CN112041987A - 两步l形选择性外延生长 - Google Patents
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Abstract
本公开提供了一种处理半导体器件的方法，所述半导体器件具有形成在衬底上方的源极牺牲层之上的堆叠层、垂直延伸穿过堆叠层和源极牺牲层的沟道结构、垂直延伸穿过堆叠层的栅极线切口沟槽、以及覆盖堆叠层的未覆盖的顶表面和未覆盖的侧表面的间隔层。所述方法可以包括：通过去除源极牺牲层来暴露沟道结构的下侧壁；在所有未覆盖的表面上形成保护层；通过去除保护层的第一部分和沟道结构的绝缘层来暴露沟道结构的沟道层；在暴露的沟道层之上形成初始源极连接层；通过去除保护层的第二部分来暴露衬底；以及在初始源极连接层和暴露的衬底之上形成源极连接层。
Description
背景技术
已经开发了三维(3D)NAND闪存存储技术以实现更高的数据存储密度而无需更小的存储单元。3D NAND存储器件通常包括交替的字线层和绝缘层的堆叠层，所述堆叠层用于形成垂直堆叠的存储单元。3D NAND存储器件还可以包括在堆叠层下方的源极连接层，以将垂直存储单元电连接到源极区。
已经开发了各种制作技术(例如，侧壁选择性外延生长(SEG))以制作垂直存储器件。侧壁SEG技术也被称为SWS技术。在半导体器件的制作期间，SWS技术用外延层替换在可以用于形成垂直存储单元串的层堆叠下方的源极牺牲层，该外延层形成用于垂直存储单元串的源极连接。这种外延层可以形成在单个外延工艺中，但是该技术可能对层厚度和均匀性具有较差的控制，并且甚至可能使栅极线轮廓变形。
发明内容
本公开提供了具有通过选择性外延生长(SEG)工艺形成的源极连接层的半导体器件及其形成方法。
根据第一方面，公开了具有通过两个SEG工艺形成的L形源极连接层的半导体器件。L形源极连接层可以具有沿着器件的衬底平行延伸的第一部分和从衬底垂直延伸的第二部分。两个SEG工艺可以包括沉积L形源极连接层的初始部分的第一SEG工艺，以及完成L形源极连接层的初始部分并且沉积L形源极连接层的另一部分的第二SEG工艺。
器件还可以包括沟道结构，该沟道结构具有延伸穿过堆叠层的第一部分以及延伸穿过L形源极连接层的初始部分并且与L形源极连接层的初始部分接触的第二部分。沟道结构还可以具有沟道层。沟道结构的第一部分可以具有沟道层的第一部分和包围沟道层的第一部分的绝缘层。沟道结构的第二部分可以具有沟道层的第二部分，该沟道层的第二部分延伸穿过L形源极连接层的第二部分并且与L形源极连接层的第二部分直接接触。在一些实施例中，L形源极连接层可以作为公共源极线，或者将沟道层电连接到半导体器件的源极区。
器件还可以包括在堆叠层中的栅极线缝隙结构、在堆叠层中的阶梯区以及在阶梯区中的接触结构。接触结构可以与字线层电耦合，以向沟道结构提供控制信号。
本公开的第二方面提供了处理半导体器件的方法，该半导体器件包括形成在衬底上方的源极牺牲层之上的堆叠层、垂直延伸穿过堆叠层和源极牺牲层的沟道结构、垂直延伸穿过堆叠层的栅极线切口沟槽、以及覆盖堆叠层的未覆盖的顶表面和未覆盖的侧表面的间隔层。堆叠层可以由交替的绝缘层和牺牲字线层形成。该方法可以包括通过去除源极牺牲层来暴露沟道结构的下侧壁。在一些实施例中，暴露下侧壁还可以包括去除衬底上的氧化物层和沟道结构的下部氧化物层。
该方法还可以包括形成保护层，该保护层具有覆盖沟道结构的下侧壁的第一部分、覆盖衬底的第二部分和覆盖间隔层的第三部分。例如，保护层可以是氧化物层。在一些实施例中，保护层的第一部分可以比保护层的第二部分更薄，并且保护层的第二部分可以比保护层的第三部分更薄。
该方法还可以包括通过去除保护层的第一部分和沟道结构的绝缘层来暴露沟道结构的沟道层。在一些实施例中，可以经由栅极线切口沟槽来执行第一蚀刻工艺以去除保护层的第一部分并且部分地去除保护层的第二部分和第三部分，并且可以经由栅极线切口沟槽来执行第二蚀刻工艺以去除沟道结构的绝缘层。随后，可以在沟道结构的暴露的沟道层之上形成初始源极连接层。例如，可以执行第一选择性沉积工艺以仅在暴露的沟道层上沉积初始源极连接层。然后，该方法可以包括通过去除保护层的第二部分来暴露衬底。在一些实施例中，可以经由栅极线切口沟槽来执行第三蚀刻工艺，以去除保护层的第二部分并且部分地去除保护层的第三部分。
该方法还可以包括在初始源极连接层和暴露的衬底之上形成源极连接层。在一些实施例中，可以执行第二选择性沉积工艺以仅在初始源极连接层和暴露的衬底上沉积源极连接材料。此外，源极连接层可以作为公共源极线，或者将沟道层电连接到半导体器件的源极区。
在一些实施例中，该方法还可以包括去除保护层的第三部分、去除间隔层、以及用字线层替换牺牲字线层。另外，可以在包括接触结构的堆叠层中形成阶梯区。接触结构可以与字线层电耦合，以向沟道结构提供控制信号。
附图说明
当与附图一起阅读时，从以下具体实施方式可以最好地理解本公开的方面。注意，根据工业中的标准实践，各种特征没有按比例绘制。实际上，为了讨论的清楚，各种特征的尺寸可以增大或减小。
图1A和图1B是根据本公开的示例性实施例的半导体器件的截面图。
图2-9是根据本公开的示例性实施例的在制造的各个中间步骤处的半导体器件的截面图。
图10是根据本公开的实施例的用于制造示例性半导体器件的示例性工艺的流程图。
具体实施方式
以下公开提供了用于实施所提供的主题的不同特征的许多不同的实施例或示例。下面描述了部件和布置的特定示例以简化本公开。当然，这些仅仅是示例，且并非旨在是限制性的。例如，在下列描述中，第一特征形成在第二特征之上或上可以包括第一特征和第二特征可以直接接触的实施例，并且还可以包括可以在第一特征与第二特征之间形成附加特征使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可能在各种示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且本身不表示所讨论的各种实施例和/或构造之间的关系。
此外，为了便于描述，在本文中可以使用诸如“之下”、“下方”、“下部”、“上方”、“上部”等空间相对术语，以描述一个元件或特征与另一个(一个或多个)元件或(一个或多个)特征的如图中所示的关系。除了在图中描述的取向之外，空间相对术语还旨在涵盖器件在使用或操作中的不同取向。装置可以以其他方式定向(旋转100度或以其他取向)，并且在本文使用的空间相对描述语可以以类似方式被相应地解释。
本公开提供了用于SWS技术的两步SEG方法。该方法可以包括形成保护层、去除保护层的第一部分、执行第一SEG工艺、去除保护层的第二部分以及执行第二SEG工艺。因此，可以形成L形源极连接层以将垂直存储单元串连接到源极区。与在单个步骤中形成源极连接层的相关实例相比，两步SEG方式可以提供对侧壁厚度和底部厚度两者的控制，改善层均匀性，保护栅极线轮廓，并且增大晶圆合格率。
图1A是根据本公开的示例性实施例的半导体器件100的截面图。如图所示，器件100可以包括衬底101和布置在衬底101之上的堆叠层120。器件100还可以包括布置在衬底101与堆叠层120之间的L形源极连接层171。
堆叠层120可以由在Z方向上在衬底101上方交替堆叠的绝缘层106和牺牲字线层107来形成。堆叠层120还可以包括在Z方向上延伸穿过堆叠层120的一个或多个栅极线切口沟槽109。另外，可以形成间隔层108以覆盖堆叠层120的顶表面120’和侧表面120”，并且可以形成保护层151以覆盖间隔层108。
如图1A中所示，堆叠层120还可以包括在Z方向上垂直延伸穿过堆叠层120和源极连接层171的多个沟道结构110。沟道结构110可以由许多材料形成，并且在X-Y平面中具有圆形截面形状。沟道结构110可以包括绝缘层111(例如，氧化硅和/或气隙)、包围绝缘层111的沟道层112(例如，多晶硅或单晶硅)、包围沟道层112的隧穿层114(例如，氧化硅)、包围隧穿层114的电荷捕获层115(例如，氮化硅)、以及包围电荷捕获层115并与牺牲字线层107直接接触的阻隔层116(例如，氧化硅)。
如下面详细描述的，在制造期间，可以通过使用两个SEG工艺形成源极连接层171，以形成L形源极连接层171。此外，源极连接层171可以由导电金属或任何合适的半导体材料(例如，多晶硅或单晶硅)制成，并且半导体材料可以是未掺杂的或可以包括p型或n型掺杂剂。在一些实施例中，源极连接层171可以是用于多个垂直存储单元串的公共源极线，并且因此可以被称为公共源极层。
另外，在该示例中，衬底101可以为硅。衬底101还可以是任何其它合适的衬底，例如锗(Ge)衬底、硅锗(SiGe)衬底和/或绝缘体上硅(SOI)衬底。衬底101可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。IV族半导体可以包括Si、Ge或SiGe。衬底101可以是体晶圆或外延层。
在示例性实施例中，阻隔层116可以由与绝缘层106相同的材料制成并且与绝缘层106一体形成。此外，在一些实施例中，可以在阻隔层116与牺牲字线层107之间沉积例如HfO2或Al2O3的高K层(未示出)。此外，虽然沟道结构110在图1的示例中被示出为延伸到衬底101中，但是在其它实施例中，沟道结构110可以在衬底101上或上方。
图1B是图1A中的矩形Rect1的放大图。具体地，图1B示出了L形源极牺牲层171的放大图。如图所示，源极连接层的第一部分171a可以从衬底101垂直延伸，并且源极连接层的第二部分171b可以沿着衬底101平行延伸。结果，源极连接层的第一部分171a和源极连接层的第二部分171b一起形成L形源极连接层171。此外，源极连接层171可以与沟道层112直接接触，并且将堆叠层120的沟道层112电连接到器件100中的一个或多个源极区(未示出)。
图2-图9是根据本公开的示例性实施例的在制造的各个中间步骤处的半导体器件(例如，器件100等)的截面图。器件100可以指任何合适的器件，例如，存储电路、具有形成在半导体芯片上的存储电路的半导体芯片(或管芯)、具有形成在半导体晶圆上的多个半导体管芯的半导体晶圆、半导体芯片的堆叠层、包括组装在封装衬底上的一个或多个半导体芯片的半导体封装。
图2示出了最终将成为器件100的半导体器件200的截面图。由于图2中的器件200的示例性实施例类似于图1中的器件100的示例性实施例，因此将重点解释不同点。如图所示，器件200可以包括衬底201(例如，硅)、在衬底201之上的氧化物层202(例如，氧化硅)以及在氧化物层202之上的源极牺牲层203(例如，多晶硅)。
在一些实施例中，源极牺牲层203可由多个合适的牺牲层形成。例如，源极牺牲层203可以由下至上包括氧化硅层、氮化硅层、多晶硅层、氮化硅层和氧化硅层，其中多晶硅层夹在两个氮化硅层之间，并且然后夹在两个氧化硅层之间。在一些实施例中，源极牺牲层203可以与衬底201直接接触，其中在中间没有氧化物层(未示出)。此外，在一些示例中，器件200可以包括在源极牺牲层203上的蚀刻停止层(未示出)。
器件200还可以包括与图1中的堆叠层120相对应的堆叠层220。堆叠层220可以由交替的绝缘层206和牺牲字线层207形成。堆叠层还可以包括延伸穿过堆叠层220的一个或多个栅极线切口沟槽209。可以设置间隔层208以覆盖堆叠层220的顶表面220’和侧表面220”。堆叠层还可以包括延伸穿过堆叠层220和源极牺牲层203的多个沟道结构210。类似于图1中的沟道结构110，沟道结构210可以包括绝缘层211、沟道层212、隧穿层214、电荷捕获层215和阻隔层216。
图3示出了在去除源极牺牲层203以暴露沟道结构210的下部侧壁210”之后的图2中的器件200。源极牺牲层203的去除可以通过经由栅极线切口沟槽209的任何蚀刻工艺来实现。例如，可以选择蚀刻剂，使得蚀刻剂仅蚀刻源极牺牲层203，而不蚀刻间隔层208或氧化物层202。例如，蚀刻剂可以是蚀刻多晶硅但不蚀刻氮化硅或氧化硅的含有四甲基氢氧化铵(TMAH)的溶液。
图4示出了在去除氧化物层202之后的图3中的器件200，这可以通过任何技术来实现，所述任何技术例如是经由栅极线切口沟槽209的湿法蚀刻工艺。可以选择蚀刻剂，使得蚀刻剂仅蚀刻氧化物层202，但不蚀刻间隔层208或衬底201。例如，蚀刻剂可以是蚀刻氧化硅但不蚀刻氮化硅或硅的含有氢氟酸(HF)的溶液。注意，由于阻隔层216可以是氧化硅，所以在该工艺中也可以去除阻隔层216的下部部分。在一些实施例中，绝缘层206也可以为氧化硅，因此可以部分地去除底部绝缘层206(未示出)。
在图5A中，保护层251可以形成在所有未覆盖的表面上。具体地，保护层的第一部分251a可以形成在沟道结构210的暴露的下部侧壁210”上。保护层的第二部分251b可以形成在衬底201上，并且保护层的第三部分251c可以形成在间隔层208上。如图所示，保护层的第一部分251a可以比保护层的第二部分251b更薄，并且保护层的第二部分251b可以比保护层的第三部分251c更薄。例如，保护层的第一部分251a、第二部分251b和第三部分251c可以分别具有2-3nm、15-25nm和20-40nm的范围内的厚度。此外，保护层251可以是通过湿法热氧化工艺形成的氧化硅。
图5B是图5A中的矩形Rect5的放大图，还示出了栅极线切口沟槽209和沟道结构210的底部。如可以更详细看到的，保护层251可以形成在所有未覆盖的表面上。特别地，保护层的第一部分251a、第二部分251b和第三部分251c可以分别覆盖沟道结构210的暴露的下部侧壁210”、衬底201和间隔层208。注意的是，保护层的第一部分251a可以比保护层的第二部分251b更薄，并且保护层的第二部分251b可以比保护层的第三部分251c更薄。
图6A示出了在暴露沟道结构210的沟道层212的下部侧壁212”之后的图5A中的器件200。首先，可以去除保护层的第一部分251a。类似于图3，保护层的第一部分251a的去除可以通过使用HF的经由栅极线切口沟槽209的湿法蚀刻工艺来实现。如上文在图4A中所提及的，保护层的第二部分251b和保护层的第三部分251c可以比保护层的第一部分251a更厚。因此，保护层的第二部分251b和保护层的第三部分251c可以被部分地去除。
接着，可以去除隧穿层214的下部部分和电荷捕获层215的下部部分。因此，沟道层212的下侧壁212”可以被暴露。去除隧穿层214和电荷捕获层215可以通过两个单独的蚀刻工艺来实现。在一些实施例中，隧穿层214和电荷捕获层215可以以双环工艺形成，使得它们的化学组分足够接近以在单个蚀刻工艺中被去除。
图6B是图6A中的矩形Rect6的放大图。如图所示，图5A和图5B中的保护层的第一部分251a已经被去除，而保护层的第二部分251b可以被部分地去除并保留在衬底201上。因此，沟道层212的下侧壁212”可以被暴露。虽然未示出，但是应当理解，保护层的第三部分251c也可以被部分去除并且保留在间隔层208上。
在图7A中，源极连接层的第一部分271a可以最初形成在沟道层212的暴露的下侧壁212”上。源极连接层的第一部分271a的形成可以通过第一SEG工艺来实现，该第一SEG工艺仅在沟道层212的暴露的下侧壁212”上沉积源极连接材料。如图所示，源极连接层的第一部分271a可以沿着沟道层212的下侧壁212”垂直于衬底201延伸。源极连接层的第一部分271a可以是导电金属或任何半导体材料，例如多晶硅或单晶硅，并且半导体材料可以是未掺杂的或可以包括p型或n型掺杂剂。
图7B是图7A中的矩形Rect7的放大图。如图所示，可以形成源极连接层的第一部分271a以覆盖沟道层212的下侧壁212”。第一SEG工艺的状况可以被控制，使得源极连接层的第一部分271a可以生长到预定的初始厚度。
图8示出了在去除保护层的第二部分251b之后的图7A中的器件200。因此，衬底201可以被暴露。类似于图3和图5A，保护层的第二部分251b的去除可以通过使用HF的经由栅极线切口沟槽209的湿法蚀刻工艺来实现。如上文在图4A中所提及的，保护层的第三部分251c可以比保护层的第二部分251b更厚。结果，保护层的第三部分251c可以被部分地去除。
在图9A和图9B中，源极连接层的第二部分271b可形成在源极连接层的第一部分271a上并沿暴露的衬底201延伸。类似于图6A，源极连接层的第二部分271b的形成可以是第二SEG工艺，该第二SEG工艺仅在初始源极连接层的第一部分271a和暴露的衬底201上沉积源极连接材料。因此，源极连接层271可以具有L形状。此外，源极连接层271可以将沟道层212电连接到器件200中的一个或多个源极区(未示出)。在一些实施例中，源极连接层271可以是用于多个垂直存储单元串的公共源极线，并且因此可以被称为公共源极层。
图9B是图9A中的矩形Rect9的放大图。如图所示，L形源极连接层的第二部分271b可形成在衬底201上，并与L形源极连接层的第一部分271a合并。第二SEG工艺的状况可以被控制，使得源极连接层的第一部分271a和源极连接层的第二部分271b均可以达到预定厚度。
图10是根据本公开的实施例的用于制造示例性半导体器件(例如，图1A中的器件100、图9A中的器件200等)的示例性工艺1000的流程图。工艺1000可以开始于半导体器件，该半导体器件具有形成在衬底上方的源极牺牲层之上的堆叠层、垂直延伸穿过堆叠层和源极牺牲层的沟道结构、垂直延伸穿过堆叠层的栅极线切口沟槽、以及覆盖堆叠层的未覆盖的顶表面和未覆盖的侧表面的间隔层。该堆叠层可以包括用于形成晶体管(例如，虚设底部选择晶体管、底部选择晶体管、存储单元晶体管、顶部选择晶体管等)的交替的绝缘层和牺牲字线层。沟道结构可以包括被一个或多个绝缘层(例如隧穿层、电荷捕获层和阻隔层)顺次包围的沟道层。在一些实施例中，氧化物层可以夹在源极牺牲层与衬底之间，并且阻隔层也可以是氧化物层。
在步骤S1001处，通过去除源极牺牲层可以暴露沟道结构的下侧壁。这可以通过经由栅极线切口沟槽的蚀刻工艺来实现。在氧化物层夹在源极牺牲层与衬底之间并且阻隔层也是氧化物层的示例中，暴露沟道结构的下侧壁还可以包括通过经由栅极线切口沟槽的另一个蚀刻工艺来去除氧化物层和阻隔层的下部部分。
在步骤S1002处，可以形成保护层，使得保护层的第一部分覆盖沟道结构的下侧壁，保护层的第二部分覆盖衬底，并且保护层的第三部分覆盖间隔层。特别地，保护层的第一部分可以比保护层的第二部分更薄，并且保护层的第二部分可以比保护层的第三部分更薄。
在步骤S1003处，可以通过去除保护层的第一部分和包围沟道层的一个或多个绝缘层来暴露沟道层的下侧壁。可以经由栅极线切口沟槽来实施第一蚀刻工艺，以去除保护层的第一部分。同时，保护层的第二部分和第三部分可以被部分地去除。接着，可以经由栅极线切口沟槽来实施第二蚀刻工艺，以去除包围沟道层的绝缘层。在一些实施例中，可以在步骤S1002处去除阻隔层，并且可以在步骤S1003处去除隧穿层和电荷捕获层。
在步骤S1004处，源极连接层的第一部分可以初始地形成在沟道层的暴露的下侧壁之上。可以执行第一侧壁SEG工艺，以仅在沟道层的暴露的下侧壁上生长源极连接材料的外延层，例如，掺杂的硅、掺杂的多晶硅、掺杂的非晶硅等。因此，源极连接材料可以与用于形成存储单元和选择晶体管的沟道的沟道层直接接触。
在步骤S1005处，通过去除保护层的第二部分可以暴露衬底。类似于第一蚀刻工艺，可以经由栅极线切口沟槽来实施第三蚀刻工艺以去除保护层的第二部分。同时，保护层的第三部分可以被部分地去除。
在步骤S1006处，可以在源极连接层的第一部分和衬底上形成L形源极连接层。类似于第一SEG工艺，可以执行第二SEG工艺以仅在源极连接层的第一部分和衬底上生长源极连接材料的外延层。因此，源极连接层的第二部分可以形成为与衬底直接接触并且沿着衬底平行延伸。源极连接层的第二部分可以与源极连接层的第一部分合并以形成L形源极连接层。L形源极连接层的第一部分和第二部分的厚度可以通过两个SEG工艺来控制。在一些实施例中，一个或多个源极区可以设置在衬底中。因此，L形源极连接层可以将(一个或多个)沟道层电连接到半导体器件的一个或多个源极区。在一些实施例中，L形源极连接层可以充当用于多个垂直存储单元串的公共源极线，并且因此可以形成阵列公共源极。
应当注意，可以在工艺1000之前、期间和之后提供附加步骤，并且对于工艺1000的附加实施例，可以替换、消除或以不同顺序执行所描述的步骤中的一些。例如，在步骤S1006之后，可以顺次去除保护层的第三部分和间隔层。然后，可以用字线层替换牺牲字线层。此外，阶梯区可以形成在堆叠层中，并且接触结构可以形成在阶梯区中。接触结构可以与字线层电耦合，以向沟道结构提供控制信号。
本文所述的各种实施例提供了若干优点。例如，L形源极牺牲层的侧壁厚度和底部厚度可以通过两个SEG工艺单独地调整。因此，可以改善L形源极牺牲层的均匀性，并且因此可以增加晶圆合格率。此外，合并L形源极牺牲层的水平部分和垂直部分的处理窗口可以扩展为允许不同器件中的更多变化。与间隔物为NON(氮化物-氧化物-氮化物)的相关示例相比，这里的新间隔物可以是厚度减小的单个氮化物层，这有助于经由栅极线切口沟槽的蚀刻并保护栅极线轮廓。
以上概述了数个实施例的特征，使得本领域中的技术人员可以更好地理解本公开的各方面。本领域中的技术人员应当理解，他们可以容易地使用本公开作为基础以用于设计或修改用于实施与本文所介绍的实施例的相同的目的和/或实现相同优点的其它工艺和结构。本领域中的技术人员还应当认识到，这种等效构造并不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，他们可以在本文中进行各种改变、替代和变更。
Claims (18)
1.一种处理半导体器件的方法，所述半导体器件具有形成在衬底上方的源极牺牲层之上的堆叠层、垂直延伸穿过所述堆叠层和所述源极牺牲层的沟道结构、垂直延伸穿过所述堆叠层的栅极线切口沟槽、以及覆盖所述堆叠层的未覆盖的顶表面和未覆盖的侧表面的间隔层，所述方法包括：
通过去除所述源极牺牲层来暴露所述沟道结构的下侧壁；
形成保护层，所述保护层具有覆盖所述沟道结构的所述下侧壁的第一部分、覆盖所述衬底的第二部分、以及覆盖所述间隔层的第三部分；
通过去除所述保护层的所述第一部分和所述沟道结构的绝缘层来暴露所述沟道结构的沟道层；
在所述沟道结构的暴露的沟道层之上形成初始源极连接层；
通过去除所述保护层的所述第二部分来暴露所述衬底；以及
在所述初始源极连接层和暴露的衬底之上形成源极连接层。
2.根据权利要求1所述的方法，其中：
所述保护层的所述第一部分比所述保护层的所述第二部分更薄；并且
所述保护层的所述第二部分比所述保护层的所述第三部分更薄。
3.根据权利要求1所述的方法，其中，去除所述保护层的所述第一部分和所述沟道结构的所述绝缘层包括：
经由所述栅极线切口沟槽的第一蚀刻工艺，所述第一蚀刻工艺用于去除所述保护层的所述第一部分，并且部分地去除所述保护层的所述第二部分和所述第三部分；以及
经由所述栅极线切口沟槽的第二蚀刻工艺，所述第二蚀刻工艺用于去除所述沟道结构的所述绝缘层。
4.根据权利要求3所述的方法，其中，去除所述保护层的所述第二部分包括：
执行经由所述栅极线切口沟槽的第三蚀刻工艺，以去除所述保护层的所述第二部分并且部分地去除所述保护层的所述第三部分。
5.根据权利要求1所述的方法，其中，通过第一选择性沉积工艺来执行在所述沟道结构的所述暴露的沟道层之上形成初始源极连接层，所述第一选择性沉积工艺仅在所述暴露的沟道层上沉积初始源极连接层。
6.根据权利要求5所述的方法，其中，通过第二选择性沉积工艺来执行在所述初始源极连接层和所述暴露的衬底之上形成所述源极连接层，所述第二选择性沉积工艺仅在所述初始源极连接层和所述暴露的衬底上沉积所述源极连接材料。
7.根据权利要求1所述的方法，其中，所述源极连接层充当公共源极线，或者将所述沟道层电连接到所述半导体器件的源极区。
8.根据权利要求1所述的方法，其中，暴露所述沟道结构的下侧壁还包括：
去除在所述衬底上的氧化物层和所述沟道结构的下氧化物层。
9.根据权利要求1所述的方法，其中，所述保护层是氧化物层。
10.根据权利要求1所述的方法，其中，所述堆叠层包括交替的绝缘层和牺牲字线层。
11.根据权利要求10所述的方法，还包括：
去除所述保护层的所述第三部分；
去除所述间隔层；以及
用字线层替换所述牺牲字线层。
12.根据权利要求11所述的方法，还包括：
在所述堆叠层中形成阶梯区；以及
在所述阶梯区中形成接触结构，所述接触结构与字线层电耦合以向所述沟道结构提供控制信号。
13.一种半导体器件，包括：
衬底；
堆叠层，所述堆叠层具有在所述衬底之上垂直堆叠的交替的字线层和绝缘层；
所述衬底之上的L形源极连接层，所述L形源极连接层具有沿着所述衬底平行延伸的第一部分和从所述衬底垂直延伸的第二部分；以及
沟道结构，所述沟道结构具有延伸穿过所述堆叠层的第一部分和延伸穿过所述L形源极连接层的所述第二部分并且与所述L形源极连接层的所述第二部分接触的第二部分，
其中，通过两个选择性外延生长工艺来形成所述L形源极连接层。
14.根据权利要求13所述的半导体器件，其中：
所述沟道结构包括沟道层；
所述沟道结构的所述第一部分包括所述沟道层的第一部分和包围所述沟道层的所述第一部分的绝缘层；以及
所述沟道结构的所述第二部分包括所述沟道层的第二部分。
15.根据权利要求14所述的半导体器件，其中，所述沟道层的所述第二部分延伸穿过所述L形源极连接层的所述第二部分并且与所述L形源极连接层的所述第二部分直接接触。
16.根据权利要求15所述的半导体器件，其中，所述L形源极连接层充当公共源极线，或者将所述沟道层电连接到所述半导体器件的源极区。
17.根据权利要求13所述的半导体器件，其中，所述两个选择性外延生长工艺包括：
第一选择性外延生长工艺，所述第一选择性外延生长工艺用于沉积所述L形源极连接层的初始第二部分；以及
第二选择性外延生长工艺，所述第二选择性外延生长工艺用于完成所述L形源极连接层的所述第二部分并且沉积所述L形源极连接层的所述第一部分。
18.根据权利要求13所述的半导体器件，还包括：
所述堆叠层中的栅极线缝隙结构；
所述堆叠层中的阶梯区；以及
所述阶梯区中的接触结构，所述接触结构与字线层电耦合以向所述沟道结构提供控制信号。
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