CN113206106A - 三维存储器及其制备方法 - Google Patents

Abstract

本申请提供了一种三维存储器及其制备方法。该方法包括：在衬底上形成包括交替叠置的电介质层和第一牺牲层的叠层结构；形成贯穿叠层结构的沟道孔并在沟道孔的侧壁上依次形成功能层和沟道层，以形成沟道结构；形成贯穿至少一个第一牺牲层的顶部选择栅切口；经由顶部选择栅切口，依次去除至少一个第一牺牲层和功能层的与至少一个第一牺牲层对应的部分，以形成选择栅极间隙；在选择栅极间隙内形成第二牺牲层；以及将叠层结构内的第一牺牲层和第二牺牲层置换为包括栅极阻挡层和导电层的栅极层。该三维存储器及其制备方法能够提高顶部选择晶体管的阈值电压的稳定性，并提高顶部选择晶体管的可靠性。

Description

三维存储器及其制备方法

技术领域

本申请涉及半导体技术领域，更具体地，涉及三维储存器及其制备方法。

背景技术

随着NAND闪存技术的发展，3D NAND架构可在不牺牲数据完整性的情况下扩展到更高的存储密度，从而实现更大的存储容量。

在3D NAND存储器中，通常由沟道结构形成存储阵列，并且沟道结构可包括在垂直方向上的多个存储单元，从而在三维方向上形成阵列布置的存储单元(cell)。每个沟道结构的两端可分别与位线(BL)和公共源极线(CSL)连接，使沟道结构能够形成电路回路。此外，沟道结构的顶部可包括至少一个顶部选择晶体管，并通过该顶部选择晶体管控制沟道结构中电路的接通或者切断。

为实现3D NAND存储器编程、读取或者擦除等操作，顶部选择晶体管通常由对应的栅极层控制。现有技术中，当对应的栅极层对顶部选择晶体管施加电压时，顶部选择晶体管会存在被编程或者擦除的风险。换言之，顶部选择晶体管的阈值电压Vt会产生漂移，从而使顶部选择晶体管的功能异常或失效，进而影响三维存储器的电气性能。

发明内容

本申请提供了一种三维存储器的制备方法。该制备方法包括：在衬底上形成包括交替叠置的电介质层和第一牺牲层的叠层结构；形成贯穿叠层结构的沟道孔并在沟道孔的侧壁上依次形成功能层和沟道层，以形成沟道结构；形成贯穿至少一个第一牺牲层的顶部选择栅切口；经由顶部选择栅切口，依次去除至少一个第一牺牲层和功能层的与至少一个第一牺牲层对应的部分，以形成选择栅极间隙；在选择栅极间隙内形成第二牺牲层；以及将叠层结构内的第一牺牲层和第二牺牲层置换为包括栅极阻挡层和导电层的栅极层。

在一些实施方式中，将叠层结构内的第一牺牲层和第二牺牲层置换为包括栅极阻挡层和导电层的栅极层的步骤可包括：形成贯穿叠层结构并延伸至衬底的栅极缝隙；经由栅极缝隙去除叠层结构内的第一牺牲层和第二牺牲层，以形成牺牲间隙；以及在牺牲间隙的内壁上形成栅极阻挡层；以及在形成有栅极阻挡层的牺牲间隙内形成导电层，以形成栅极层。

在一些实施方式中，在牺牲间隙内依次形成栅极阻挡层和导电层，以形成栅极层的步骤可包括：在栅极阻挡层和导电层之间形成粘合层。

在一些实施方式中，栅极阻挡层的材料包括氧化铝，粘合层的材料可包括氮化钛，导电层的材料可包括钨。

在一些实施方式中，将叠层结构内的第一牺牲层和第二牺牲层置换为包括栅极阻挡层和导电层的栅极层的步骤之后，该方法还可包括：在栅极缝隙的侧壁上形成隔离层；以及在形成有隔离层的栅极缝隙内填充导电材料，以形成栅极缝隙结构。

在一些实施方式中，在选择栅极间隙内形成第二牺牲层的步骤可包括：形成填充选择栅极间隙且覆盖顶部选择栅切口内壁的第二牺牲层；以及去除第二牺牲层的位于顶部选择栅切口内壁的部分。

在一些实施方式中，该方法还可包括：在顶部选择栅切口内填充电介质材料，以形成顶部选择栅切口结构。

本申请还提供了一种三维存储器。该三维存储器包括：衬底；叠层结构，位于衬底上，包括交替叠置的电介质层和栅极层，其中，栅极层包括导电层以及位于电介质层和导电层之间并至少部分包围导电层的栅极阻挡层；沟道结构，贯穿叠层结构，包括沿沟道结构的径向方向由内向外的沟道层和功能层；其中，位于远离衬底一侧的至少一个栅极层在平行于衬底的方向上贯穿功能层，并与沟道层相接触，导电层、栅极阻挡层以及沟道层共同组成三维存储器的选择晶体管。

在一些实施方式中，栅极层还可包括位于导电层和栅极阻挡层之间的粘合层。

在一些实施方式中，栅极阻挡层的材料可包括氧化铝，粘合层的材料可包括氮化钛，导电层的材料可包括钨。

在一些实施方式中，该三维存储器还可包括：顶部选择栅切口结构，从叠层结构远离衬底的一侧，贯穿至少一个栅极层，并且顶部选择栅切口结构的材料包括电介质材料。

在一些实施方式中，该三维存储器还可包括：栅极缝隙结构，贯穿叠层结构并延伸至衬底，包括与衬底相接触的导电芯部以及位于所述导电芯部的侧壁上并至少部分围绕导电芯部的隔离层。

本申请实施方式提供的三维存储器及其制备方法通过将与存储单元相同物理结构的顶部选择晶体管替换为常规的MOSFET晶体管，能够提高顶部选择晶体管的阈值电压的稳定性，并提高顶部选择晶体管的可靠性。此外，该三维存储器的制备方法工艺复杂度较低，并与其它工艺方法兼容较好。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1是根据本申请实施方式的三维存储器的制备方法流程图；以及

图2A至图2J是根据本申请实施方式的三维存储器的制备方法的工艺剖面示意图。

具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。

本文使用的术语是为了描述特定示例性实施方式的目的，并且不意在进行限制。当在本说明书中使用时，术语“包含”、“包含有”、“包括”和/或“包括有”表示存在所述特征、整体、元件、部件和/或它们的组合，但是并不排除一个或多个其它特征、整体、元件、部件和/或它们的组合的存在性。

本文参考示例性实施方式的示意图来进行描述。本文公开的示例性实施方式不应被解释为限于示出的具体形状和尺寸，而是包括能够实现相同功能的各种等效结构以及由例如制造时产生的形状和尺寸偏差。附图中所示的位置本质上是示意性的，而非旨在对各部件的位置进行限制。

除非另有限定，否则本文使用的所有术语(包括技术术语和科学术语)具有与本公开所属技术领域的普通技术人员的通常理解相同的含义。诸如常用词典中定义的术语应被解释为具有与其在相关领域的语境下的含义一致的含义，并且将不以理想化或过度正式的意义来解释，除非本文明确地如此定义。

本申请提供了一种三维存储器的制备方法1000。图1是根据本申请实施方式的三维存储器的制备方法1000的流程图。如图1所示，三维存储器的制备方法1000包括如下步骤。

S110，在衬底上形成包括交替叠置的电介质层和第一牺牲层的叠层结构。

S120，形成贯穿叠层结构的沟道孔并在沟道孔的侧壁上依次形成功能层和沟道层，以形成沟道结构。

S130，形成贯穿至少一个第一牺牲层的顶部选择栅切口。

S140，经由顶部选择栅切口，依次去除至少一个第一牺牲层和功能层的与至少一个第一牺牲层对应的部分，以形成选择栅极间隙。

S150，在选择栅极间隙内形成第二牺牲层。

S160，将叠层结构内的第一牺牲层和第二牺牲层置换为包括栅极阻挡层和导电层的栅极层。

图2A至图2J是根据本申请实施方式的三维存储器的制备方法1000的工艺剖面示意图。应理解的是，方法1000中所示的步骤不是排它性的，还可以在所示步骤中的任何步骤之前、之后或之间执行其它步骤。此外，所述步骤中的一些步骤可以是同时地执行的或者可以是按照不同于图1所示的顺序执行的。下面结合图2A至图2J进一步描述上述的步骤S110至步骤S160。

S110，在衬底上形成包括交替叠置的电介质层和第一牺牲层的叠层结构。

在步骤S110中，如图2A所示，衬底110可用于支撑其上的器件结构。衬底110可为单晶硅(Si)衬底、单晶锗(Ge)衬底、绝缘体上硅(SOI)衬底或者绝缘体上锗(GOI)衬底等。衬底110的材料还可为化合物半导体。举例而言，衬底110可为砷化镓(GaAs)衬底、磷化铟(InP)衬底或碳化硅(SiC)衬底等。值得注意的是，本申请所述的衬底110还可采用本领域中已知的其它半导体材料中的至少一种制备。

叠层结构120可包括在垂直于衬底110方向上交替叠置的多个电介质层121和多个第一牺牲层122。叠层结构120的形成方法可包括诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺。在叠层结构120中，多个电介质层121的厚度可相同也可不相同，多个第一牺牲层122的厚度可相同也可不相同，并且可根据具体工艺需求进行设置。此外，在叠层结构120的生产工艺中，不同的堆叠层数会对应不同的堆叠高度，举例而言，叠层结构120堆叠的层数可为8层、32层、64层、128层等，叠层结构120的层数越多，集成度越高，由其形成的存储单元的个数越多，可根据实际存储需求来设计叠层结构120的堆叠层数及堆叠高度，本申请在此不做具体的限定。

在一些实施方式中，电介质层121和第一牺牲层122可具有不同的刻蚀选择比，至少部分第一牺牲层122可在后续的工艺过程中被去除并被导电材料代替，从而形成栅极层即字线。可选地，电介质层121的材料可包括氧化硅，第一牺牲层122的材料可包括氮化硅。

在一些实施方式中，叠层结构120的边缘可形成阶梯结构。阶梯结构可通过向叠层结构120的多个电介质层121和多个第一牺牲层122执行多次“修整-刻蚀(trim-etch)”循环工艺而形成。绝缘覆盖层131可通过将一种或多种电介质材料填充于阶梯结构的远离衬底110的一侧并覆盖阶梯结构而形成。可选地，绝缘覆盖层131还可进一步地向叠层结构120的远离衬底110的表面延伸以覆盖叠层结构120的远离衬底110的表面。绝缘覆盖层131的形成方法可包括诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺。绝缘覆盖层131的材料可选用与电介质层121相同的材料制备，例如氧化硅。可选地，可采用例如机械化学研磨(CMP)工艺对绝缘覆盖层131的远离衬底110的表面进行平坦化处理。

在一些实施方式中，在形成阶梯结构的步骤之后，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在阶梯结构的表面形成阶梯式保护层132，换言之，阶梯式保护层132可形成于绝缘覆盖层131和阶梯结构之间。阶梯式保护层132可选用与第一牺牲层122不同的电介质材料例如氧化硅或者氧化铝制备。

S120，形成贯穿叠层结构的沟道孔并在沟道孔的侧壁上依次形成功能层和沟道 层，以形成沟道结构。

在步骤S120中，如图2B所示，可采用例如干法或者湿法刻蚀工艺在叠层结构120中形成沟道孔。该沟道孔可垂直地向衬底110的方向延伸，从而暴露衬底110。可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在沟道孔的侧壁上依次形成功能层142和沟道层143，从而可形成包括多个存储单元的沟道结构140。

沟道结构140可采用深孔刻蚀(SONO etch)工艺使其与衬底110形成电路回路。示例性地，当采用深孔刻蚀工艺时，形成沟道结构140可包括如下文中所描述的步骤。

在叠层结构120中形成沟道孔的步骤之后，可采用例如选择性外延生长(SEG)工艺在沟道孔的底部形成外延层141，外延层141可覆盖于在形成沟道孔的步骤中暴露的衬底110。并且外延层141可与至少一个第一牺牲层122相对应。在后续工艺过程中，第一牺牲层122被去除而形成栅极层时，外延层141可与其对应的栅极层形成沟道结构140的底部选择晶体管。并且外延层141可形成沟道层143和衬底110之间的电耦合区域。

进一步地，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在沟道孔的侧壁和外延层141远离衬底110的表面依次形成阻挡层、电荷捕获层和隧穿层。其中，阻挡层、电荷捕获层和隧穿层可被称为功能层142。示例性地，阻挡层、电荷捕获层和隧穿层的材料可依次选用氧化硅、氮化硅和氧化硅制备。

进一步地，可采用例如干法或者湿法刻蚀工艺去除功能层142的位于外延层141的远离衬底110的一部分，以形成暴露外延层141的开口。可选地，在去除功能层142的位于外延层141的远离衬底110的一部分的工艺过程中，还可使该开口进一步地延伸至外延层141内部。

进一步地，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在上述步骤中形成的开口内壁上形成沟道层143。沟道层143可选用多晶硅制备。应理解的是，沟道层143的材料不限于此，还可采用其它导电材料进行制备。

可选地，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在沟道孔内填充电介质材料例如氧化硅，以形成绝缘填充层144，从而形成沟道结构140。可选地，可通过控制填充工艺，在填充过程中形成一个或多个空气间隙以减轻结构应力。

值得注意的是，在制备衬底110和沟道结构140的工艺过程中，可采用无深孔刻蚀(Less SONO)架构，本申请在此不做具体的限定。因而，本申请提供的三维存储器的制备方法1000与制备衬底110和沟道结构140的工艺方法的兼容性较好。

在一些实施方式中，可采用例如干法或者湿法刻蚀工艺对绝缘填充层144的远离衬底110的一部分回刻，并填充导电材料，从而形成与沟道层143相接触的沟道插塞145。沟道插塞145可选用与沟道层143相同的材料例如多晶硅制备，并且沟道插塞145可为作为沟道结构140的漏极端。

在一些实施方式中，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在叠层结构120的远离衬底110的一侧形成盖帽层133，以覆盖沟道结构140远离成衬底110的端面和叠层结构120的远离衬底110的表面。可选地，盖帽层133可选用与绝缘覆盖层131相同的材料例如氧化硅制备。

S130，形成贯穿至少一个第一牺牲层的顶部选择栅切口。

在步骤S130中，如图2C所示，可采用例如干法或者湿法刻蚀工艺在相邻的沟道结构140之间形成贯穿至少一个第一牺牲层122顶部选择栅切口151，更具体地，顶部选择栅切口151可停止于叠层结构120中的电介质层121。可选地，顶部选择栅切口151可依次贯穿盖帽层133和叠层结构120。顶部选择栅切口151可在衬底110的x方向上延伸。在后续工艺过程中，顶部选择栅切口151对应的第一牺牲层122可形成沟道结构140的顶部选择晶体管的控制端。示例性地，顶部选择晶体管的数量可为一个。

S140，经由顶部选择栅切口，依次去除至少一个第一牺牲层和功能层的与至少一 个第一牺牲层对应的部分，以形成选择栅极间隙。

在步骤S140中，如图2D所示，可利用上述步骤S130工艺处理后形成的顶部选择栅切口151作为刻蚀剂的通道，采用例如湿法刻蚀工艺依次去除与顶部选择栅切口151对应的第一牺牲层122和沟道结构140侧壁上的功能层142与第一牺牲层122对应的部分，以形成至少一个选择栅极间隙123。示例性地，在该步骤中可形成一个选择栅极间隙123。

S150，在选择栅极间隙内形成第一牺牲层。

在步骤S150中，如图2E所示，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺，在步骤S140工艺处理后形成的选择栅极间隙123的内形成第二牺牲层1221。经该步骤工艺处理后形成的第二牺牲层1221与经步骤S110工艺处理后形成的第一牺牲层122可在后续步骤中被栅极层代替。示例性地，第二牺牲层1221可与步骤S110中形成的第一牺牲层122选用相同的材料制备，例如氮化硅。

在一些实施方式中，在形成第二牺牲层1221的工艺过程中，第二牺牲层1221可形成于顶部选择栅切口151的内壁和盖帽层133的表面。并且可采用例如CMP工艺、干法或者湿法刻蚀工艺去除第二牺牲层1221位于顶部选择栅切口151的内壁和盖帽层133的表面的部分，从而使形成的第二牺牲层1221保留于选择栅极间隙123内。

在一些实施方式中，如图2F所示，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在顶部选择栅切口151内沉积例如氧化硅或者氮化硅等电介质材料，从而形成顶部选择栅切口结构150。顶部选择栅切口结构150能够将由沟道结构140阵列而形成的存储块划分为多个子存储块，并且可使后续形成的选择栅极层独立地控制相应的顶部选择晶体管。这样通过本申请实施方式提供的三维存储器的制备方法1000制备完成后的三维存储器能够精确地控制期望的子存储块，从而有效地减少编程、读取和擦除时间以及数据传输时间，并提高数据存储效率。

S160，将叠层结构内的第一牺牲层和第二牺牲层置换为包括栅极阻挡层和导电层 的栅极层。

在步骤S160中，可利用栅极缝隙将叠层结构120中的全部的第一牺牲层1221和第二牺牲层122置换为栅极层，并且栅极层包括栅极阻挡层和导电层。第一牺牲层1221对应的栅极层与沟道层143形成选择晶体管，并且导电层可作为选择晶体管的控制端。第二牺牲层122对应的栅极层与功能层142和沟道层143可形成存储单元，导电层可作为存储单元的控制端，栅极阻挡层可用于实现导电层和沟道层中的阻挡层之间的进一步的绝缘隔离。

具体地，在一些实施方式中，将叠层结构内的第一牺牲层和第二牺牲层置换为包括栅极阻挡层和导电层的栅极层的步骤可包括如下文中所述的S161至S163的子步骤。

S161，形成贯穿叠层结构并延伸至衬底的栅极缝隙。

S162，经由栅极缝隙去除叠层结构内的第一牺牲层和第二牺牲层，以形成牺牲间隙。

S163，在牺牲间隙的内壁上形成栅极阻挡层。

S164，在形成有栅极阻挡层的牺牲间隙内形成导电层，以形成栅极层。

在步骤S161中，如图2G所示，可采用例如干法或者湿法刻蚀工艺形成贯穿叠层结构120并延伸至衬底110栅极缝隙161，栅极缝隙161可为与沟道结构140具有一定的间隔距离的并贯穿叠层结构120至衬底110的沟槽。栅极缝隙161可在衬底110的x方向上延伸。

在步骤S162中，如图2H所示，可利用上述工艺处理后形成的栅极缝隙161作为刻蚀剂的通道，采用例如湿法刻蚀工艺去除叠层结构120中的全部的第一牺牲层122和第二牺牲层1221，以形成多个牺牲间隙124。

在步骤S163中，如图2I所示，可采用诸如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在牺牲间隙124内的内壁上形成栅极阻挡层125。可选地，栅极阻挡层125可选用例如氧化铝和氧化铪等高介电常数的材料制备。

在步骤S164中，如图2I所示，可采用诸如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在形成有栅极阻挡层125的牺牲间隙124内形成导电层127。可选地，导电层127可选用诸如钨、钴、铜、铝或者多晶硅等制备。栅极层可包括位于芯部的导电层127以及位于相邻的电介质层121和导电层127之间并至少部分包围导电层127的栅极阻挡层125。举例而言，靠近栅极缝隙161的栅极层中，栅极阻挡层125未包围导电层127的朝向栅极缝隙161的端部。

经由上述工艺处理后，基于导电层127和栅极阻挡层125的材料选取，与步骤S150中形成的第二牺牲层1221对应的栅极层可与沟道结构140中的沟道层143形成选择晶体管。并且当导电层127采用例如钨制备时，选择晶体管的栅控能力较强，电阻延迟较小。同时，在形成选择晶体管的工艺过程可与形成存储单元对应的栅极层的工艺过程同步执行，因而形成选择栅极层对应的栅极层和存储单元对应的栅极层可共享相同的材料和工艺方法，从而降低工艺复杂程度，并提高工艺稳定性。

在一些实施方式中，在形成栅极阻挡层125的步骤之后，可采用诸如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在牺牲间隙124内的栅极阻挡层125的表面形成粘合层126。可选地，粘合层126可选用例如氮化钛或者氮化钽制备。栅极层可包括位于芯部的导电层127以及至少部分包围导电层127的粘合层126和栅极阻挡层125。换言之，粘合层126可形成于栅极阻挡层125和导电层127之间。同样地，靠近栅极缝隙161的栅极层中，粘合层126未包围导电层127的朝向栅极缝隙161的端部。粘合层127有助于增加栅极阻挡层125和导电层127之间的附着力。

在一些实施方式中，在依次形成栅极阻挡层125、粘合层126以及导电层127的栅极层的步骤之后，可采用例如湿法刻蚀工艺将栅极层中的粘合层126和导电层127的靠近栅极缝隙161的一部分去除，以形成与栅极缝隙161连通的沟槽，但本申请的实施方式不限于此。在其它实施方式中，栅极层可与栅极缝隙161的内侧壁对齐，而不形成沟槽。

经上述步骤的工艺处理后，选择栅极间隙对应的栅极层直接与沟道结构140中的沟道层143相接触。基于栅极层中的导电层127和栅极阻挡层125以及沟道层143的材料选取，三者可形成MOSFET晶体管结构，该MOSFET晶体管可作为沟道结构140的顶部选择晶体管。本申请实施方式提供的顶部选择晶体管不具有电荷捕获层结构。换言之，在通过施加电压的方式使选择栅极层控制顶部选择晶体管导通或者关断的过程中，不会存在由于电荷捕获层捕获电荷而造成顶部选择晶体管的阈值电压发生变化的情况。

申请实施方式提供的三维存储器的制备方法通过将与存储单元相同物理结构的顶部选择晶体管替换为常规的MOSFET晶体管，能够提高顶部选择晶体管的阈值电压的稳定性，并提高顶部选择晶体管的可靠性。此外，该三维存储器的制备方法工艺复杂度较低，并且无需改变形成例如叠层结构以及其它结构的工艺方法，因而本申请的制备方法与其它工艺兼容性较好。

在一些实施方式中，本申请实施方式的三维存储器的制备方法1000还包括形成栅极缝隙结构的步骤。

具体地，如图2J所示，在步骤S163中的形成栅极阻挡层125的工艺过程中，可采用相同的工艺方法在栅极缝隙161的内壁上形成栅极阻挡层125。换言之，栅极阻挡层125可延伸至栅极缝隙161的内壁。进一步地，可采用诸如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在栅极缝隙161的侧壁和底部形成隔离层162。隔离层162可选用例如氧化硅或氮化硅制备。隔离层162可填充于栅极层的端部并与栅极缝隙161连通的沟槽内。进一步地，可采用干法或者湿法刻蚀工艺依次去除隔离层162和栅极阻挡层125的位于栅极缝隙161的底部的部分，以暴露衬底110，从而保留隔离层162的位于栅极缝隙161的侧壁上的部分。

进一步地，可采用诸如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在隔离层162的表面和栅极缝隙161的对应的衬底110的表面而形成的沟槽内填充诸如钨、钴、铜或者铝等导电材料164，从而形成栅极缝隙结构160。可选地，在填充导电材料的步骤之前，可采用诸如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在隔离层162的表面和衬底110与栅极缝隙161对应的部分的表面形成阻隔层163。换言之，阻隔层163可形成于填充的导电材料164与隔离层162以及衬底110之间。阻隔层163可例如选用氮化钛或者氮化钽制备，用于阻隔导电材料例如钨的扩散。

在一些实施方式中，可采用例如干法或者湿法刻蚀工艺去除导电材料164的远离衬底110的一部分，以形成暴露阻隔层163的凹孔，并在该凹孔内填充诸如钨、钴、铜或者铝等导电材料，以形成栅极缝隙结构触点170，并且栅极缝隙结构触点170可作为阵列共源极的拾取区，用于与外围电路电连接。同样地，阻隔层163可至少部分包围栅极缝隙触点170，可用于阻隔形成栅极缝隙触点170的导电材料例如钨的扩散。

本申请还提供了一种三维存储器。该三维存储器可采用上述实施方式中任一制备方法获得。该三维存储器可包括：衬底、叠层结构以及沟道结构。

叠层结构位于衬底上，并包括交替叠置的电介质层和栅极层。其中，栅极层包括导电层以及位于电介质层和导电层之间并至少部分包围导电层的栅极阻挡层。沟道结构贯穿叠层结构，并包括沿沟道结构的径向方向由内向外的沟道层和功能层。其中，位于远离衬底一侧的至少一个栅极层在平行于衬底的方向上贯穿功能层，并与沟道层相接触，以使导电层、栅极阻挡层以及沟道层共同组成三维存储器的选择晶体管。

由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器，因此与其相关或相似的内容不再赘述。

以上描述仅为本申请的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (12)

1.三维存储器的制备方法，其特征在于，所述方法包括：

在衬底上形成包括交替叠置的电介质层和第一牺牲层的叠层结构；

形成贯穿所述叠层结构的沟道孔并在所述沟道孔的侧壁上依次形成功能层和沟道层，以形成沟道结构；

形成贯穿至少一个所述第一牺牲层的顶部选择栅切口；

经由所述顶部选择栅切口，依次去除所述至少一个第一牺牲层和所述功能层的与所述至少一个第一牺牲层对应的部分，以形成选择栅极间隙；

在所述选择栅极间隙内形成第二牺牲层；以及

将所述叠层结构内的所述第一牺牲层和所述第二牺牲层置换为包括栅极阻挡层和导电层的栅极层。

2.根据权利要求1所述的制备方法，其特征在于，将所述叠层结构内的所述第一牺牲层和所述第二牺牲层置换为包括栅极阻挡层和导电层的栅极层的步骤包括：

形成贯穿所述叠层结构并延伸至所述衬底的栅极缝隙；

经由所述栅极缝隙去除所述叠层结构内的所述第一牺牲层和所述第二牺牲层，以形成牺牲间隙；以及

在所述牺牲间隙的内壁上形成所述栅极阻挡层；以及

在形成有所述栅极阻挡层的所述牺牲间隙内形成导电层，以形成栅极层。

3.根据权利要求2所述的制备方法，其特征在于，在所述牺牲间隙内依次形成所述栅极阻挡层和所述导电层，以形成所述栅极层的步骤包括：

在所述栅极阻挡层和所述导电层之间形成粘合层。

4.根据权利要求3所述的制备方法，其特征在于，所述栅极阻挡层的材料包括氧化铝，所述粘合层的材料包括氮化钛，所述导电层的材料包括钨。

5.根据权利要求3所述的制备方法，其特征在于，将所述叠层结构内的所述第一牺牲层和所述第二牺牲层置换为包括栅极阻挡层和导电层的栅极层的步骤之后，所述方法还包括：

在所述栅极缝隙的侧壁上形成隔离层；以及

在形成有所述隔离层的所述栅极缝隙内填充导电材料，以形成栅极缝隙结构。

6.根据权利要求5所述的制备方法，其特征在于，在所述选择栅极间隙内形成第二牺牲层的步骤包括：

形成填充所述选择栅极间隙且覆盖所述顶部选择栅切口内壁的第二牺牲层；以及

去除所述第二牺牲层的位于所述顶部选择栅切口内壁的部分。

7.根据权利要求1或6所述的制备方法，其特征在于，所述方法还包括：

在所述顶部选择栅切口内填充电介质材料，以形成顶部选择栅切口结构。

8.三维存储器，其特征在于，包括：

衬底；

叠层结构，位于所述衬底上，包括交替叠置的电介质层和栅极层，其中，所述栅极层包括导电层以及位于所述电介质层和所述导电层之间并至少部分包围所述导电层的栅极阻挡层；

沟道结构，贯穿所述叠层结构，包括沿所述沟道结构的径向方向由内向外的沟道层和功能层；

其中，位于远离所述衬底一侧的至少一个所述栅极层在平行于所述衬底的方向上贯穿所述功能层，并与所述沟道层相接触，所述导电层、所述栅极阻挡层以及所述沟道层共同组成所述三维存储器的选择晶体管。

9.根据权利要求8所述的三维存储器，其特征在于，所述栅极层还包括位于所述导电层和所述栅极阻挡层之间的粘合层。

10.根据权利要求9所述的三维存储器，其特征在于，所述栅极阻挡层的材料包括氧化铝，所述粘合层的材料包括氮化钛，所述导电层的材料包括钨。

11.根据权利要求10所述的三维存储器，其特征在于，所述三维存储器还包括：

顶部选择栅切口结构，从所述叠层结构远离所述衬底的一侧，贯穿所述至少一个栅极层，并且所述顶部选择栅切口结构的材料包括电介质材料。

12.根据权利要求11所述的三维存储器，其特征在于，所述三维存储器还包括：

栅极缝隙结构，贯穿所述叠层结构并延伸至所述衬底，包括与所述衬底相接触的导电芯部以及位于所述导电芯部的侧壁上并至少部分围绕所述导电芯部的隔离层。

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