CN114171533A - 3d nand存储器及其形成方法 - Google Patents

3d nand存储器及其形成方法 Download PDF

Info

Publication number
CN114171533A
CN114171533A CN202111238942.XA CN202111238942A CN114171533A CN 114171533 A CN114171533 A CN 114171533A CN 202111238942 A CN202111238942 A CN 202111238942A CN 114171533 A CN114171533 A CN 114171533A
Authority
CN
China
Prior art keywords
channel hole
layer
sacrificial layer
forming
charge storage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111238942.XA
Other languages
English (en)
Inventor
刘高山
孙凯
何欢
朱黎晓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202111238942.XA priority Critical patent/CN114171533A/zh
Publication of CN114171533A publication Critical patent/CN114171533A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明提供一种3D NAND存储器及其形成方法，所述方法形成初始牺牲层，所述初始牺牲层位于所述第二沟道孔顶部侧壁的的厚度大于位于所述台阶上的厚度，再利用湿法刻蚀工艺对深孔顶部刻蚀快，底部刻蚀慢的特性，采用湿法刻蚀工艺刻蚀所述初始牺牲层，从而在电荷存储层上形成厚度一致的沟道孔牺牲层，则在形成开口的刻蚀过程中，位于第一沟道孔与第二沟道孔交界处(即台阶处)的沟道孔牺牲层不会被完全刻蚀，能够对该处的电荷存储层起到良好的保护作用，防止由于该处电荷存储层被破坏而造成3D NAND存储器失效。

Description

3D NAND存储器及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种3D NAND存储器及其形成方法。
背景技术
NAND闪存是一种比硬盘驱动器更好的存储设备，随着人们追求功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构的3D NAND存储器。
现有的3D NAND存储器的制作过程包括：在衬底上形成有隔离层和牺牲层交替层叠的堆叠结构；刻蚀所述堆叠结构，在堆叠结构中形成暴露出衬底表面的沟道孔；在沟道孔中形成存储结构；形成存储结构后，刻蚀所述堆叠结构，在堆叠结构中形成栅极隔槽；去除所述牺牲层，在去除牺牲层的位置形成控制栅；在所述栅极隔槽中填充导电材料，形成阵列共源极。
而为了进一步提高存储容量，现有技术在形成所述堆叠结构时，通常会形成多层堆叠结构，每一层堆叠结构中均包括若干层交替层叠的牺牲层和隔离层，多层堆叠结构中形成有沟道孔；沟道孔中形成有存储结构，但是这种存储结构仍存在失效的问题。
发明内容
本发明所要解决的技术问题是，提供一种3D NAND存储器及其形成方法，其能够防止由于电荷存储层被破坏而造成3D NAND存储器失效。
为了解决上述技术问题，本发明提供了一种3D NAND存储器的形成方法，其包括：
提供半导体衬底，所述半导体衬底上形成有堆叠结构，所述堆叠结构中具有第一沟道孔和第二沟道孔，所述第二沟道孔与第一沟道孔连通；
在所述第一沟道孔和第二沟道孔侧壁和底部上形成电荷存储层；
在所述电荷存储层上形成初始牺牲层；
湿法刻蚀部分所述初始牺牲层，剩余部分的所述初始牺牲层作为沟道孔牺牲层；
刻蚀所述第一沟道孔底部的沟道孔牺牲层和电荷存储层，形成开口。
在一些实施例中，在所述半导体衬底上形成堆叠结构的方法进一步包括：
在所述半导体衬底上形成由若干交替层叠的第一栅极牺牲层和第一隔离层构成的第一堆叠结构；
形成第一沟道孔，所述第一沟道孔贯穿所述第一堆叠结构；
在所述第一堆叠结构上形成由若干交替层叠的第二栅极牺牲层和第二隔离层构成的第二堆叠结构；
形成第二沟道孔，所述第二沟道孔贯穿所述第二堆叠结构。
在一些实施例中，刻蚀所述第一沟道孔底部的沟道孔牺牲层和电荷存储层，形成开口的步骤后，去除所述第一沟道孔侧壁及所述第二沟道孔侧壁的沟道孔牺牲层。
在一些实施例中，还包括步骤：
在所述沟道孔牺牲层上形成保护层；
刻蚀第一沟道孔底部的保护层、沟道孔牺牲层和电荷存储层，形成开口；
去除所述保护层和沟道孔牺牲层。
在一些实施例中，所述沟道孔牺牲层和所述保护层的材料不相同。
在一些实施例中，去除所述沟道孔牺牲层的步骤之后，还包括：
在电荷存储层的表面上以及开口中形成沟道层；
在沟道层上形成填充层，所述填充层填充满第一沟道孔和第二沟道孔。
在一些实施例中，形成填充层的步骤之后，还包括：
去除所述第一堆叠结构的第一栅牺牲层和所述第二堆叠结构中的第二栅牺牲层；
在去除第一栅牺牲层及第二栅牺牲层的位置对应形成控制栅。
本发明还提供一种3D NAND存储器，其包括：
半导体衬底，所述半导体衬底上形成有堆叠结构，所述堆叠结构中具有第一沟道孔和第二沟道孔，所述第二沟道孔与第一沟道孔连通，且所述第二沟道孔相对于第一沟道孔存在对准偏移，在所述第一沟道孔和第二沟道孔的交界处形成台阶；
电荷存储层，位于所述第一沟道孔和第二沟道孔侧壁及底部；
沟道孔牺牲层，位于所述电荷存储层上，其中，所述沟道孔牺牲层由湿法刻蚀初始牺牲层而获得，所述初始牺牲层位于所述电荷存储层上，且位于所述第二沟道孔顶部侧壁的初始牺牲层的厚度大于位于所述台阶上的初始牺牲层的厚度。
在一些实施例中，位于所述第二沟道孔顶部侧壁的沟道孔牺牲层的厚度与位于所述台阶上的沟道孔牺牲层的厚度相等。
在一些实施例中，所述堆叠结构包括第一堆叠结构和位于第一堆叠结构上的第二堆叠结构，所述第一堆叠结构包括若干交替层叠的第一栅牺牲层和第一隔离层，所述第二堆叠结构包括若干交替层叠的第二栅牺牲层和第二隔离层，所述第一沟道孔贯穿所述第一堆叠结构，所述第二沟道孔贯穿所述第二堆叠结构。
在一些实施例中，还包括开口，设置在所述第一沟道孔底部，且贯穿所述沟道孔牺牲层与所述电荷存储层。
在一些实施例中，在所述第一沟道孔底部的半导体衬底中具有半导体外延层，所述开口暴露出所述半导体外延层。
在一些实施例中，还包括保护层，覆盖所述沟道孔牺牲层，所述保护层用于形成所述开口时，保护所述沟道孔牺牲层。
本发明的优点在于，形成初始牺牲层，其位于所述第二沟道孔顶部侧壁的的厚度大于位于所述台阶上的厚度，再利用湿法刻蚀工艺对深孔顶部刻蚀快，底部刻蚀慢的特性，采用湿法刻蚀工艺刻蚀所述初始牺牲层，从而在电荷存储层上形成厚度一致的沟道孔牺牲层，则在形成开口的刻蚀过程中，位于第一沟道孔与第二沟道孔交界处(即台阶处)的沟道孔牺牲层不会被完全刻蚀，能够对该处的电荷存储层起到良好的保护作用，防止由于该处电荷存储层被破坏而造成3D NAND存储器失效。
附图说明
图1是本发明一具体实施方式提供的3D NAND存储器的形成过程的剖面结构示意图；
图2是本发明另一具体实施方式提供的3D NAND存储器形成方法的步骤示意图；
图3A～图3I是本发明另一具体实施方式提供的3D NAND存储器的形成过程的剖面结构示意图；
图4A～图4D是本发明另一具体实施方式提供的一种堆叠结构的形成过程的剖面结构示意图；
图5是本发明另一具体实施方式提供的3D NAND存储器的电荷存储层的放大示意图；
图6A是图3C中虚线框B标示区域的放大示意图；
图6B是图3C中虚线框C标示区域的放大示意图；
图7是本发明另一具体实施方式提供的D NAND存储器的结构示意图。
具体实施方式
如背景技术所言，现有的3D NAND存储器存在失效的问题。经过进一步研究，上述问题产生的具体原因如下。
图1是本发明一具体实施方式提供的3D NAND存储器的形成过程的剖面结构示意图，请参阅图1，3D NAND存储器包括第一堆叠结构110及第二堆叠结构120。第一沟道孔111贯穿所述第一堆叠结构110，第二沟道孔121贯穿所述第二堆叠结构120。第二沟道孔111和第一沟道孔121侧壁和底部表面上形成电荷存储层130，所述电荷存储层130为氧化硅层-氮化硅层-氧化硅层的叠层结构。在所述电荷存储层130上形成有沟道孔牺牲层140。刻蚀去除第一沟道孔111底部的沟道孔牺牲层140和电荷存储层130，形成开口150。所述多沟道孔牺牲层140在刻蚀电荷存储层130时用于保护第一沟道孔111和第二沟道孔121侧壁的电荷存储层130不会被损伤。
由于光刻和/或刻蚀工艺的偏差或应力的影响，第一沟道孔111与第二沟道孔121很难对准，所述第二沟道孔121相对于第一沟道孔111存在对准偏移，即第二沟道孔121的中轴线偏移第一沟道孔111的中轴线(中轴线为穿过第二沟道孔121或第一沟道孔111的中心并且垂直于第一堆叠结构110及第二堆叠结构120表面的直线)，使得第二沟道孔12和第一沟道孔111侧壁的交界位置形成台阶160。在所述电荷存储层130上形成有沟道孔牺牲层140时，沟道孔牺牲层140的台阶覆盖能力较差，台阶160处形成的沟道孔牺牲层140较薄，则在刻蚀沟道孔牺牲层140和电荷存储层130时，台阶160处的电荷存储层130 也可能会被刻蚀，因而台阶160处的电荷存储层130被破坏，形成刻蚀缺陷，如图中虚线框A标示区域，由于电荷存储层130是用于存储电荷的，台阶160 处的电荷存储层130被破坏而不能存储电荷，从而造成3D NAND存储器的失效。
若是增加所述沟道孔牺牲层140的厚度，虽然能够在台阶160处形成较厚的沟道孔牺牲层140，以保护电荷存储层130，避免其被破坏，但是，第二沟道孔121顶部的沟道孔牺牲层140也会随之增加，则在后续刻蚀去除第一沟道孔111底部的沟道孔牺牲层140和电荷存储层130时，进入深孔内的等离子体会减少，极易造成底部无法形成开口，同样会导致3DNAND存储器的失效。
为此，本发明提供一种3D NAND存储器及其形成方法，其能够避免台阶处的电荷存储层被破坏，防止3D NAND存储器失效。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明具体实施方式时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图2是本发明另一具体实施方式提供的3D NAND存储器形成方法的步骤示意图，请参阅图2，所述3D NAND存储器形成方法包括如下步骤：步骤S20，提供半导体衬底，所述半导体衬底上形成有堆叠结构，所述堆叠结构中具有第一沟道孔和第二沟道孔，所述第二沟道孔与第一沟道孔连通；步骤S21，在所述第一沟道孔和第二沟道孔侧壁和底部上形成电荷存储层；步骤S22，在所述电荷存储层上形成初始牺牲层；步骤S23，湿法刻蚀部分所述初始牺牲层，剩余部分的所述初始牺牲层作为沟道孔牺牲层；步骤S24，刻蚀所述第一沟道孔底部的沟道孔牺牲层和电荷存储层，形成开口。
图3A～图3I是本发明另一具体实施方式提供的3D NAND存储器的形成过程的剖面结构示意图。
请参阅步骤S20及图3A，提供半导体衬底300，所述半导体衬底300上形成有堆叠结构，所述堆叠结构中具有第一沟道孔330和第二沟道孔340，所述第二沟道孔340与第一沟道孔330连通。
在一些实施例中，由于光刻和/或刻蚀工艺的偏差或应力的影响，所述第二沟道孔340相对于第一沟道孔330存在对准偏移，即第二沟道孔340的中轴线偏移第一沟道孔330的中轴线(中轴线为穿过第二沟道孔340或第一沟道孔 330的中心并且垂直于第一堆叠结构310及第二堆叠结构320表面的直线)，在所述第一沟道孔330和第二沟道孔340的交界处形成台阶350。
所述半导体衬底300的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本具体实施方式中，所述半导体衬底300的材料为单晶硅(Si)。
本具体实施方式提供一种形成所述堆叠结构的方法，所述方法包括如下步骤：
请参阅图4A，在半导体衬底300上形成由若干交替层叠的第一栅极牺牲层311和第一隔离层312第一堆叠结构310。所述第一栅极牺牲层311和第一隔离层312交替层叠是指：在形成一层第一栅极牺牲层311后，在该第一栅极牺牲层311的表面形成一层第一隔离层312，然后依次循环进行形成第一栅极牺牲层311和位于第一栅极牺牲层311上的第一隔离层312的步骤。本具体实施方式中，所述第一堆叠结构310的最底层为一层第一栅极牺牲层311，最顶层为一层第一隔离层312。
所述第一堆叠结构310的层数(第一堆叠结构310中的第一栅牺牲层311 和第一隔离层312的双层堆叠结构的层数)，根据垂直方向所需形成的存储单元的个数来确定，例如，所述第一堆叠结构310的层数可以为8层、32层、64 层等，堆叠结构的层数越多，越能提高集成度。本具体实施方式中，仅以第一堆叠结构310的层数为4层作为示例进行说明。
所述第一栅牺牲层311后续被去除以形成空腔，然后在去除第一栅牺牲层 311的位置形成控制栅。所述第一隔离层312作为不同层的控制栅之间，以及控制栅与其他器件(导电接触部、沟道孔等)之间的电学隔离。
所述第一栅牺牲层311与第一隔离层312的材料不相同，牺牲层311相对于第一隔离层312具有高的刻蚀选择比，因而在后续去除第一栅牺牲层311时，对第一隔离层312的刻蚀量较小或者忽略不计，保证第一隔离层312的完整性。
所述第一栅牺牲层311的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅、无定型硅、无定形碳、多晶硅中的一种，所述第一隔离层312的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种,。本具体实施方式中，所述第一栅牺牲层311的材料为氮化硅，所述第一隔离层312的材料为氧化硅。
请参阅图4B，形成第一沟道孔330，所述第一沟道孔330贯穿所述第一堆叠结构310。所述第一沟道孔330通过各向异性的干法刻蚀工艺形成。所述各向异性的干法刻蚀工艺可以为等离子刻蚀工艺。
可选地，在一些实施例中，请参阅图4C，所述第一堆叠结构310与半导体衬底300之间还形成有缓冲氧化层302和位于缓冲氧化层302上的介质层 303，在形成第一沟道孔330后，继续刻蚀第一沟道孔330底部的缓冲氧化层 302和介质层303，以及部分半导体衬底300，形成凹槽304。
在所述凹槽304中通过选择性外延工艺形成外延半导体层305，所述外延半导体层305的表面低于介质层303的表面高于半导体衬底300的表面，即所述第一沟道孔330暴露出所述外延半导体层305。所述外延半导体层305的材料为硅、锗或硅锗，本实施例中，所述外延半导体层305的材料为硅。
请参阅图4D，在所述第一堆叠结构310上形成由若干交替层叠的第二栅极牺牲层321和第二隔离层322构成的第二堆叠结构320。所述第二堆叠结构 320与所述第一堆叠结构310的结构相同或者相似，不再赘述。
进一步，在形成所述第二堆叠结构320之前，在所述第一沟道孔330内形成填充层331，所述填充层331的材料可以为多晶硅、无定形硅或无定型碳。本具体实施方式中，所述填充层331材料为多晶硅。
请继续参阅图3A，在图4D所示半导体结构的基础上，刻蚀所述第二堆叠结构320，形成贯穿所述第二堆叠结构320的第二沟道孔340。所述第二沟道孔340通过各向异性的干法刻蚀工艺形成。所述各向异性的干法刻蚀工艺可以为等离子刻蚀工艺。
可选地，在刻蚀所述第二堆叠结构320之前，在所述第二堆叠结构320上形成介质层(附图中未绘示)，在刻蚀第二堆叠结构320之前，先在介质层中形成与第二沟道孔340对应的开口。
在实际的NAND存储器的制作过程中，由于光刻和/或刻蚀工艺的偏差或应力的影响，在刻蚀第二堆叠结构320形成第二沟道孔340时，形成的第二沟道孔340相对于第一沟道孔330会存在对准偏移，即第二沟道孔340的中轴线偏移第一沟道孔330的中轴线(中轴线为穿过第二沟道孔340或第一沟道孔330 的中心并且垂直于半导体衬底300表面的直线)，使得第二沟道孔340和第一沟道孔330侧壁的交界位置形成台阶350。
可选地，若所述第一沟道孔330内填充有填充层331，在形成所述第二沟道孔340后，还包括去除所述填充层331的步骤。
请参阅步骤S21及图3B，在所述第一沟道孔330和第二沟道孔340侧壁和底部上形成电荷存储层360。
由于在第一沟道孔330和第二沟道孔340交界处形成台阶350，在形成电荷存储层360时，台阶350处的电荷存储层360表面也会存在台阶。
图5是所述电荷存储层360的放大示意图，请参阅图5，所述电荷存储层 360包括阻挡氧化层360a、位于阻挡氧化层360a上的电荷捕获层360b以及位于电荷捕获层360b上的隧穿氧化层360c。所述阻挡氧化层360a和隧穿氧化层 360c的材料为氧化硅，所述电荷捕获层360b的材料为氮化硅。所述阻挡氧化层360a、电荷捕获层360b、隧穿氧化层360c均可采用化学气相沉积工艺形成。
请参阅步骤S22及图3C，在所述电荷存储层360上形成初始牺牲层400。位于所述第二沟道孔340顶部侧壁的初始牺牲层400的厚度大于位于所述台阶 350上的初始牺牲层400的厚度。
所述初始牺牲层400的材料可为多晶硅、无定型硅或无定型碳。在本具体实施方式中，所述初始牺牲层400的材料为多晶硅。
由于初始牺牲层400的台阶覆盖能力较差，在形成所述初始牺牲层400后，台阶350处形成的初始牺牲层400的厚度小于位于所述第二沟道孔340顶部侧壁的初始牺牲层400的厚度。具体地说，请参阅图6A及图6B，其中，图6A 为图3C中虚线框B标示区域的放大示意图，图6B为图3C中虚线框C标示区域的放大示意图，在形成所述初始牺牲层400后，台阶350处形成的初始牺牲层400的厚度D1小于位于所述第二沟道孔340顶部侧壁的初始牺牲层400 的厚度D2。
可选地，位于所述第二沟道孔340侧壁及位于所述第一沟道孔330侧壁的所述初始牺牲层400的厚度逐渐减小，即沿着第二堆叠结构320至第一堆叠结构310的方向上，所述初始牺牲层400的厚度逐渐减小，这是由于采用沉积工艺形成所述初始牺牲层400时，随着深孔深度的增加，沉积气体进入深孔的气体量逐渐减少，从而使得形成的初始牺牲层的厚度逐渐减小。
请参阅步骤S23及图3D，湿法刻蚀部分所述初始牺牲层400，剩余的所述初始牺牲层400作为沟道孔牺牲层370。
受限于深孔尺寸的影响，湿法刻蚀工艺采用的刻蚀溶液在深孔顶部的分布量大于在深孔底部的分布量，使得湿法刻蚀工艺具有对深孔顶部刻蚀快，底部刻蚀慢的特性，即在该步骤中，湿法刻蚀工艺对第二沟道孔340顶部侧壁的初始牺牲层400的刻蚀速率大于对台阶350上的初始牺牲层400的刻蚀速率。并且，在台阶350处形成的初始牺牲层400的厚度小于位于所述第二沟道孔340 顶部侧壁的初始牺牲层400的厚度，则在湿法刻蚀部分所述初始牺牲层400后，位于所述第二沟道孔340顶部侧壁的沟道孔牺牲层370(即剩余的初始牺牲层 400)的厚度与位于所述台阶350上的沟道孔牺牲层370(即剩余的初始牺牲层 400)的厚度差别很小。在一些实施例中，位于所述第二沟道孔340顶部侧壁的沟道孔牺牲层370的厚度与位于所述台阶350上的沟道孔牺牲层370的厚度甚至趋于相等。
本实施例形成方法利用初始牺牲层400在第二沟道孔340顶部侧壁及台阶 350处的刻蚀速率及厚度的差别，在湿法刻蚀工艺结束后，能够缩小位于第二沟道孔340顶部侧壁及台阶350处的沟道孔牺牲层370的厚度差。
可选地，在步骤S23之后，还包括如下步骤，请参阅图3E，形成保护层380，所述保护层380覆盖所述沟道孔牺牲层370。所述保护层380用于在形成开口的刻蚀的过程中保护沟道孔牺牲层370，避免沟道孔牺牲层370被破坏，使得沟道孔牺牲层370能够对台阶350附近的电荷存储层360进行有效的保护。
所述沟道孔牺牲层370和所述保护层380的材料不相同，后续在刻蚀第一沟道孔330底部的所述沟道孔牺牲层370时，所述沟道孔牺牲层370相对于保护层380具有高的刻蚀选择比，使得保护层380能对沟道牺牲层380进行更好的保护。
请参阅步骤S24及图3F，依次刻蚀所述第一沟道孔330底部的沟道孔牺牲层370和电荷存储层360，形成开口332。在本具体实施方式中，所述保护层380也被刻蚀。所述开口332暴露出所述半导体外延层305。
依次刻蚀第一沟道孔330底部上的保护层380、沟道孔牺牲层370和电荷存储层360的方法是各向异性的干法刻蚀工艺，所述各向异性的干法刻蚀工艺可以为等离子体刻蚀工艺。
在该步骤中，由于覆盖所述电荷存储层360的沟道孔牺牲层370位于所述第二沟道孔340顶部侧壁与位于所述台阶350处的厚度差很小或近似相等，则在刻蚀过程中，位于台阶350处的沟道孔牺牲层370不会被完全刻蚀，能够对该处的电荷存储层360起到良好的保护作用，防止由于电荷存储层360被破坏而造成3D NAND存储器失效。
进一步，在该刻蚀步骤中，所述第一沟道孔330侧壁及所述第二沟道孔340 侧壁的保护层380或沟道孔牺牲层370也被同时刻蚀，但是，两者并未被完全去除，则在该步骤之后，还包括如下步骤：请参阅图3G，去除所述第一沟道孔330侧壁及所述第二沟道孔340侧壁的保护层380及沟道孔牺牲层370，暴露出所述电荷存储层360。
可选地，在暴露出电荷存储层360的步骤之后，所述方法还包括如下步骤：
请参阅图3H，所述在电荷存储层360的表面上以及开口332中形成沟道层390，在沟道层390上形成填充层391，所述沟道层390与所述半导体外延层305接触，所述填充层391填充满第一沟道孔330和第二沟道孔340。
本具体实施方式中，所述沟道层390的材料为多晶硅，沟道层390的形成工艺为化学气相沉积。所述填充层391的材料为氧化硅或其他合适的材料。
进一步，在形成所述沟道层390及填充层391后，平坦化去除第二堆叠结构320上的沟道层390、填充层391和电荷存储层360。
请参阅图3I，去除所述第一堆叠结构310中的第一栅牺牲层311和所述第二堆叠结构320中的第二栅牺牲层321，在去除第一栅牺牲层311及第二栅牺牲层321的位置对应形成控制栅313及控制栅323。
去除所述第一栅牺牲层311及第二栅牺牲层321的方法可为湿法刻蚀。所述控制栅313及控制栅323的材料可以为金属或其他的导电材料(比如多晶硅等)。本具体实施方式中，所述金属为W、Al、Cu、Ti、Ag、Au、Pt、Ni其中一种或几种。
在一具体实施方式中，所述控制栅313和控制栅323与相应的第一隔离层 312和第二隔离层322之间还形成有高K介质层(附图未绘示)，所述高K介质层的材料可为HfO2、TiO2、HfZrO、HfSiNO、Ta2O5、ZrO2、ZrSiO2、Al2O3、 SrTiO3或BaSrTiO。
在上述具体实施方式中，在所述凹槽304中形成外延半导体层305，用于形成源线选通管，而在本发明另一些具体实施方式中，也可提供另外一种三维存储器的架构，其并未形成外延半导体层305，而是在衬底300侧形成源线选通管。具体地说，请参阅图7，在形成所述沟道层390及填充层391后，翻转该半导体结构，使衬底300朝上，对所述衬底300进行减薄，并暴露出所述沟道层390；形成掺杂半导体层700，所述掺杂半导体层700与所述沟道层390 连接；形成源极触点710，所述源极触点710与所述掺杂半导体层700连接；形成互连层720，并在所述互连层720上形成焊盘730，以将所述源极触点710 引出。
本发明一具体实施方式还提供了一种3D NAND存储器。请参阅图3F，所述3D NAND存储器包括半导体衬底300、电荷存储层360及沟道孔牺牲层370。
所述半导体衬底300上形成有堆叠结构。所述堆叠结构中具有第一沟道孔和第二沟道孔，所述第二沟道孔与第一沟道孔连通，且所述第二沟道孔相对于第一沟道孔存在对准偏移，在所述第一沟道孔和第二沟道孔的交界处形成台阶。
在本具体实施方式中，所述堆叠结构包括第一堆叠结构310和位于第一堆叠结构310上的第二堆叠结构320。所述第一堆叠结构310包括若干交替层叠的第一栅牺牲层311和第一隔离层312，所述第二堆叠结构320包括若干交替层叠的第二栅牺牲层321和第二隔离层322。所述第一沟道孔330贯穿所述第一堆叠结构310，所述第二沟道孔340贯穿所述第二堆叠结构320，所述第二沟道孔340与第一沟道孔330连通，且所述第二沟道孔340相对于第一沟道孔 330存在对准偏移，即第二沟道孔340的中轴线偏移第一沟道孔330的中轴线 (中轴线为穿过第二沟道孔340或第一沟道孔330的中心并且垂直于第一堆叠结构310及第二堆叠结构320表面的直线)，在所述第一沟道孔330和第二沟道孔340的交界处形成台阶350(绘示于图3A中)。
所述电荷存储层360位于所述第一沟道孔330和第二沟道孔340侧壁及底部。所述电荷存储层360包括阻挡氧化层360a、位于阻挡氧化层360a上的电荷捕获层360b以及位于电荷捕获层360b上的隧穿氧化层360c(绘示于图5 中)。所述阻挡氧化层360a和隧穿氧化层360c的材料为氧化硅，所述电荷捕获层360b的材料为氮化硅。
所述沟道孔牺牲层370位于所述电荷存储层360上。位于所述第二沟道孔 340顶部侧壁的沟道孔牺牲层370的厚度与位于所述台阶350上的沟道孔牺牲层370的厚度差很小，在一些实施例中，位于所述第二沟道孔340顶部侧壁的沟道孔牺牲层370的厚度与位于所述台阶350上的沟道孔牺牲层370的厚度相等。
其中，所述沟道孔牺牲层370由湿法刻蚀初始牺牲层400(绘示于图3C 中)而获得，所述初始牺牲层400位于所述电荷存储层360上，且位于所述第二沟道孔340顶部侧壁的初始牺牲层400的厚度大于位于所述台阶350上的初始牺牲层400的厚度。
湿法刻蚀工艺具有对深孔顶部刻蚀快，底部刻蚀慢的特性，例如，在本实施例中，湿法刻蚀工艺对第二沟道孔340顶部侧壁的初始牺牲层400的刻蚀速率大于对台阶350上的初始牺牲层400的刻蚀速率。并且，在台阶350处形成的初始牺牲层400的厚度小于位于所述第二沟道孔340顶部侧壁的初始牺牲层 400的厚度，则在湿法刻蚀部分所述初始牺牲层400后，形成的位于所述第二沟道孔340顶部侧壁的沟道孔牺牲层370(即剩余的初始牺牲层400)的厚度与位于所述台阶350上的沟道孔牺牲层370(即剩余的初始牺牲层400)的厚度差较初始牺牲层400大大减小。在一些实施例中，位于所述第二沟道孔340 顶部侧壁的沟道孔牺牲层370的厚度与位于所述台阶350上的沟道孔牺牲层 370的厚度甚至趋于相等。
本发明实施例利用湿法刻蚀工艺对深孔顶部刻蚀快，底部刻蚀慢的特性及初始牺牲层400的厚度差异形成厚度差很小，甚至趋于相等的沟道孔牺牲层 370
进一步，还包括开口332，设置在所述第一沟道孔330底部，且贯穿所述沟道孔牺牲层370与所述电荷存储层360。在本具体实施方式中，在所述第一沟道孔330底部的半导体衬底300中具有半导体外延层305，所述开口暴露出所述半导体外延层305。
由于覆盖所述电荷存储层360的沟道孔牺牲层370位于所述第二沟道孔 340顶部侧壁与位于所述台阶350处的厚度相等，则在形成所述开口332的刻蚀过程中，位于台阶350处的沟道孔牺牲层370不会被完全刻蚀，能够对该处的电荷存储层360起到良好的保护作用，防止由于电荷存储层360被破坏而造成3D NAND存储器失效。
可选地，3D NAND存储器还包括保护层380。所述保护层380覆盖所述沟道孔牺牲层370，所述保护层380用于形成所述开口332时，保护所述沟道孔牺牲层370。所述开口332贯穿所述保护层380。
所述沟道孔牺牲层370和所述保护层380的材料不相同，则在刻蚀第一沟道孔330底部的所述沟道孔牺牲层370时，所述沟道孔牺牲层370相对于保护层380具有高的刻蚀选择比，使得保护层380能对沟道牺牲层380进行更好的保护。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (14)

1.一种3D NAND存储器的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有堆叠结构，所述堆叠结构中具有第一沟道孔和第二沟道孔，所述第二沟道孔与第一沟道孔连通；
在所述第一沟道孔和第二沟道孔侧壁和底部上形成电荷存储层；
在所述电荷存储层上形成初始牺牲层；
湿法刻蚀部分所述初始牺牲层，剩余部分的所述初始牺牲层作为沟道孔牺牲层；
刻蚀所述第一沟道孔底部的沟道孔牺牲层和电荷存储层，形成开口。
2.根据权利要求1所述的3D NAND存储器的形成方法，其特征在于，在所述半导体衬底上形成堆叠结构的方法进一步包括：
在所述半导体衬底上形成由若干交替层叠的第一栅极牺牲层和第一隔离层构成的第一堆叠结构；
形成第一沟道孔，所述第一沟道孔贯穿所述第一堆叠结构；
在所述第一堆叠结构上形成由若干交替层叠的第二栅极牺牲层和第二隔离层构成的第二堆叠结构；
形成第二沟道孔，所述第二沟道孔贯穿所述第二堆叠结构。
3.根据权利要求2所述的3D NAND存储器的形成方法，其特征在于，刻蚀所述第一沟道孔底部的沟道孔牺牲层和电荷存储层，形成开口的步骤后，去除所述第一沟道孔侧壁及所述第二沟道孔侧壁的沟道孔牺牲层。
4.根据权利要求2所述的3DNAND存储器的形成方法，其特征在于，还包括步骤：
在所述沟道孔牺牲层上形成保护层；
刻蚀第一沟道孔底部的保护层、沟道孔牺牲层和电荷存储层，形成开口；去除所述保护层和沟道孔牺牲层。
5.根据权利要求4所述的3D NAND存储器的形成方法，其特征在于，所述沟道孔牺牲层和所述保护层的材料不相同。
6.根据权利要求3或4所述的3DNAND存储器的形成方法，其特征在于，去除所述沟道孔牺牲层的步骤之后，还包括：
在电荷存储层的表面上以及开口中形成沟道层；
在沟道层上形成填充层，所述填充层填充满第一沟道孔和第二沟道孔。
7.根据权利要求6所述的3D NAND存储器的形成方法，其特征在于，形成填充层的步骤之后，还包括：
去除所述第一堆叠结构的第一栅牺牲层和所述第二堆叠结构中的第二栅牺牲层；
在去除第一栅牺牲层及第二栅牺牲层的位置对应形成控制栅。
8.一种3D NAND存储器，其特征在于，包括：
半导体衬底，所述半导体衬底上形成有堆叠结构，所述堆叠结构中具有第一沟道孔和第二沟道孔，所述第二沟道孔与第一沟道孔连通，且所述第二沟道孔相对于第一沟道孔存在对准偏移，在所述第一沟道孔和第二沟道孔的交界处形成台阶；
电荷存储层，位于所述第一沟道孔和第二沟道孔侧壁及底部；
沟道孔牺牲层，位于所述电荷存储层上，其中，所述沟道孔牺牲层由湿法刻蚀初始牺牲层而获得，所述初始牺牲层位于所述电荷存储层上，且位于所述第二沟道孔顶部侧壁的初始牺牲层的厚度大于位于所述台阶上的初始牺牲层的厚度。
9.根据权利要求8所述的3D NAND存储器，其特征在于，位于所述第二沟道孔顶部侧壁的沟道孔牺牲层的厚度与位于所述台阶上的沟道孔牺牲层的厚度相等。
10.根据权利要求8所述的3D NAND存储器，其特征在于，所述堆叠结构包括第一堆叠结构和位于第一堆叠结构上的第二堆叠结构，所述第一堆叠结构包括若干交替层叠的第一栅牺牲层和第一隔离层，所述第二堆叠结构包括若干交替层叠的第二栅牺牲层和第二隔离层，所述第一沟道孔贯穿所述第一堆叠结构，所述第二沟道孔贯穿所述第二堆叠结构。
11.根据权利要求8所述的3D NAND存储器，其特征在于，还包括开口，设置在所述第一沟道孔底部，且贯穿所述沟道孔牺牲层与所述电荷存储层。
12.根据权利要求11所述的3D NAND存储器，其特征在于，在所述第一沟道孔底部的半导体衬底中具有半导体外延层，所述开口暴露出所述半导体外延层。
13.根据权利要求12所述的3D NAND存储器，其特征在于，还包括保护层，覆盖所述沟道孔牺牲层，所述保护层用于形成所述开口时，保护所述沟道孔牺牲层。
14.根据权利要求13所述的3D NAND存储器，其特征在于，所述沟道孔牺牲层和所述保护层的材料不相同。
CN202111238942.XA 2021-10-25 2021-10-25 3d nand存储器及其形成方法 Pending CN114171533A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111238942.XA CN114171533A (zh) 2021-10-25 2021-10-25 3d nand存储器及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111238942.XA CN114171533A (zh) 2021-10-25 2021-10-25 3d nand存储器及其形成方法

Publications (1)

Publication Number Publication Date
CN114171533A true CN114171533A (zh) 2022-03-11

Family

ID=80477252

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111238942.XA Pending CN114171533A (zh) 2021-10-25 2021-10-25 3d nand存储器及其形成方法

Country Status (1)

Country Link
CN (1) CN114171533A (zh)

Similar Documents

Publication Publication Date Title
CN109524417B (zh) 3d nand存储器及其形成方法
CN110112134B (zh) 3d nand存储器及其形成方法
CN112802854B (zh) 3d nand存储器及其形成方法
US9559112B2 (en) Semiconductor devices and methods of fabricating the same
CN110211965B (zh) 3d nand存储器及其形成方法
KR101731060B1 (ko) 수직형 반도체 소자 및 그 제조 방법
CN112864167B (zh) 3d nand存储器及其形成方法
CN113707665A (zh) 存储器及其形成方法
CN111540752B (zh) 3d nand存储器及其形成方法
CN109830483B (zh) 3d nand存储器及其形成方法
CN109727981B (zh) 3d nand存储器及其形成方法
CN109904169B (zh) 3d nand存储器的形成方法
CN110289263B (zh) 3d nand存储器及其形成方法
CN110197830B (zh) 3d nand存储器及其形成方法
CN109860196B (zh) 3d nand存储器的形成方法
CN111564448B (zh) 存储器及其形成方法
CN108615733B (zh) 半导体结构及其形成方法
CN109887924B (zh) 3d nand存储器的形成方法
CN109817635B (zh) 3d nand存储器的形成方法
CN111785733A (zh) 3d nand存储器的形成方法
CN109273456B (zh) 三维存储器的制造方法
CN111403400B (zh) 存储器的阵列共源极及其形成方法
US20230142924A1 (en) 3d nand memory device and forming method thereof
TW201904027A (zh) 記憶體元件及其製作方法
TWI791201B (zh) 記憶體元件及其製作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination