KR20220012341A

KR20220012341A - 3-차원 메모리 디바이스 및 이의 제조 방법

Info

Publication number: KR20220012341A
Application number: KR1020217042398A
Authority: KR
Inventors: 린춘 우
Original assignee: 양쯔 메모리 테크놀로지스 씨오., 엘티디.
Priority date: 2020-01-17
Filing date: 2020-04-30
Publication date: 2022-02-03
Also published as: CN111771281A; CN111771281B; EP3966867A4; CN113644077A; CN113644077B; US11723201B2; JP2022539396A; US20210225865A1; EP3966867A1

Abstract

3D(three-dimensional) NAND 메모리 디바이스들 및 방법들이 제공된다. 일 양상에서, 3D NAND 메모리 디바이스는, 기판, 기판 위의 층 스택, 제1 에피택셜 층, 제2 에피택셜 층, 제1 어레이 공통 소스(ACS: array common source)들, 및 제2 ACS들을 포함한다. 층 스택은 교번식으로 적층되는 제1 스택 층들 및 제2 스택 층들을 포함한다. 제1 에피택셜 층은 층 스택을 통해 연장되는 채널 층의 측면 부분 상에 증착된다. 제2 에피택셜 층은 기판 상에 증착된다. 층 스택의 일부 및 제1 ACS들은 제2 ACS들 사이에 있다.

Description

3-차원 메모리 디바이스 및 이의 제조 방법

본 출원은 2020년 1월 17일자로 출원된 중국 특허 출원 제 202010054215.7호를 우선권으로 주장하며, 이 특허 출원의 전체 내용은 인용에 의해 본원에 포함된다.

본 출원은 반도체 기술 분야에 관한 것으로, 특히 3D(three-dimensional) 반도체 메모리 디바이스 및 이의 제조 방법에 관한 것이다.

NAND(Not-AND) 메모리는 저장된 데이터를 유지하는 데 전력을 요구하지 않는 비-휘발성 메모리 타입이다. 소비자 가전, 클라우드 컴퓨팅 및 빅 데이터에 대한 수요가 증가함에 따라 더 큰 용량의 그리고 더 나은 성능의 NAND 메모리들이 지속적으로 필요하게 되었다. 종래의 2D(two-dimensional) NAND 메모리가 그의 물리적 한계에 가까워짐에 따라, 이제는 3D(three-dimensional) NAND 메모리가 중요한 역할을 하고 있다. 3D NAND 메모리는 단일 칩에 다수의 스택 층들을 사용하여 더 높은 밀도, 더 높은 용량, 더 빠른 성능, 더 낮은 전력 소비 및 더 나은 비용 효율성을 달성한다.

3D NAND 메모리 디바이스의 제조 동안, 기판 위의 희생 층을 노출시키기 위해 게이트 라인 슬릿(GLS: gate line slit)들이 형성된다. 그런 다음, 캐비티가 에칭되고, 캐비티 내에 단결정질 실리콘 및 폴리실리콘의 선택적 에피택셜 성장이 수행된다. 캐비티의 개구들 근처에서는 에피택셜 성장이 빨라지기 때문에, 개구들이 채워질 때 캐비티 중간에는 보이드(void)들이 남게 된다. 보이드들은 전류(electrical current)의 누설 및 신뢰성 문제들을 일으킬 수 있다.

GLS들은 또한, 층 스택에서 게이트 전극들을 형성하는 데 사용된다. 게이트 전극들이 만들어지기 전에, 층 스택의 희생 스택 층들이 에칭 제거(etch away)된다. 그러나, 희생 층들 중, GLS들로부터 더 멀리 떨어져 있는 일부 부분들은 종종 불완전하게 에칭된다. 따라서, 게이트 전극들의 특정 부분들만이 부분적으로만 만들어질 수 있으며, 이는 NAND 메모리 셀의 고장으로 이어진다.

개시되는 방법들 및 시스템들은 위에서 제시된 하나 이상의 문제점들 및 다른 문제점들을 해결하는 것에 관한 것이다.

본 개시내용의 일 양상에서, 3D NAND 메모리 디바이스는, 기판, 기판 위의 층 스택, 제1 에피택셜 층, 제2 에피택셜 층, 제1 어레이 공통 소스(ACS: array common source)들, 및 제2 ACS들을 포함한다. 층 스택은, 교번식으로 적층되는 제1 스택 층들 및 제2 스택 층들, 및 메모리 블록들을 포함한다. 제1 에피택셜 층은 층 스택을 통해 연장되는 채널 층의 측면 부분 상에 증착된다. 제2 에피택셜 층은 기판 상에 증착된다. 제1 ACS들 및 제2 ACS들은 각각의 메모리 블록에 대해 구성되며, 층 스택을 통해 연장된다. 제1 에피택셜 층은 제2 에피택셜 층에 접한다(adjoin). 제1 ACS들 및 제2 ACS들은 제2 에피택셜 층과 전기적으로 연결된다. 층 스택의 일부 및 제1 ACS들은 제2 ACS들 사이에 있다.

본 개시내용의 다른 양상에서, 3D NAND 메모리 디바이스에 대한 제조 방법은, 기판 위에 층 스택을 형성하는 단계, 층 스택을 통해 연장되는 채널 층의 측면 부분 상에 제1 에피택셜 층을 증착하고 그리고 기판 상에 제2 에피택셜 층을 증착하기 위해, 에피택셜 성장을 수행하는 단계, 및 각각의 메모리 블록에 대해 층 스택을 통해 연장되는 제1 GLS(gate line slit)들 및 제2 GLS들을 형성하는 단계를 포함한다. 층 스택은 교번식으로 적층되는 제1 스택 층들 및 제2 스택 층들을 포함한다. 제1 에피택셜 층은 제2 에피택셜 층에 접한다. 층 스택의 일부 및 제1 GLS들은 제2 GLS들 사이에 있다.

본 개시내용의 다른 양상에서, 3D NAND 메모리 디바이스에 대한 다른 제조 방법은, 기판 위에 층 스택을 형성하는 단계, 층 스택을 통해 연장되는 채널 층의 측면 부분 상에 제1 에피택셜 층을 증착하고 그리고 기판 상에 제2 에피택셜 층을 증착하기 위해, 에피택셜 성장을 수행하는 단계, 및 각각의 메모리 블록에 대해 층 스택을 통해 연장되는 제1 ACS(array common source)들 및 제2 ACS들을 형성하는 단계를 포함한다. 층 스택은 교번식으로 적층되는 제1 스택 층들 및 제2 스택 층들을 포함한다. 제1 에피택셜 층은 제2 에피택셜 층에 접한다. 제1 ACS들 및 제2 ACS들은 제2 에피택셜 층과 전기적으로 연결된다. 층 스택의 일부 및 제1 ACS들은 제2 ACS들 사이에 있다.

본 개시내용의 다른 양상들을 본 개시내용의 설명, 청구항들 및 도면들에 비추어 당업자들이 이해할 수 있다.

도 1은, 본 개시내용의 실시예들에 따른 예시적인 제조 프로세스에서의 3D(three-dimensional) 메모리 디바이스의 개략적인 단면도를 예시한다.
도 2 및 도 3은, 본 개시내용의 실시예들에 따라 채널 홀들이 형성된 후의, 도 1에 도시된 3D 메모리 디바이스의 평면도 및 단면도를 개략적으로 예시한다.
도 4 및 도 5는, 본 개시내용의 실시예들에 따라 GLS(gate line slit)들이 형성된 후의, 도 2 및 도 3에 도시된 3D 메모리 디바이스의 평면도 및 단면도를 개략적으로 예시한다.
도 6 및 도 7은, 본 개시내용의 실시예들에 따라 GLS 스페이서들이 증착된 다음 선택적으로 에칭된 후의, 도 4 및 도 5에 도시된 3D 메모리 디바이스의 단면도들을 개략적으로 예시한다.
도 8 및 도 9는, 본 개시내용의 실시예들에 따라 특정 에칭 단계들이 수행된 후의, 도 7에 도시된 3D 메모리 디바이스의 단면도들을 개략적으로 예시한다.
도 10은, 본 개시내용의 실시예들에 따른 선택적 에피택셜 성장 후의, 도 9에 도시된 3D 메모리 디바이스의 단면도를 개략적으로 예시한다.
도 11은, 본 개시내용의 실시예들에 따라 전도체 층들이 형성된 후의, 도 10에 도시된 3D 메모리 디바이스의 단면도를 개략적으로 도시한다.
도 12는, 본 개시내용의 실시예들에 따라 ACS(array common source)들이 형성된 후의, 도 11에 도시된 3D 메모리 디바이스의 단면도를 개략적으로 예시한다.
도 13은, 본 개시내용의 실시예들에 따른 3D 메모리 디바이스의 제조에 대한 개략적인 흐름도를 예시한다.
도 14 및 도 15는, 본 개시내용의 실시예들에 따라 GLS들이 형성된 후의, 다른 3D 메모리 디바이스의 평면도 및 단면도를 개략적으로 예시한다.
도 16은, 본 개시내용의 실시예들에 따른 다른 3D 메모리 디바이스의 평면도를 개략적으로 예시한다.
도 17 및 도 18은, 본 개시내용의 실시예들에 따라 GLS들이 형성된 후의, 다른 3D 메모리 디바이스의 평면도 및 단면도를 개략적으로 예시한다. 그리고,
도 19 및 20은, 본 개시내용의 실시예들에 따른 여러 제조 단계들 후의, 도 17 및 도 18에 도시된 3D 메모리 디바이스의 단면도 및 평면도를 개략적으로 예시한다.
도 21 및 도 22는, 본 개시내용의 실시예들에 따른 추가의 특징을 갖는, 도 17 및 도 18에 도시된 3D 메모리 디바이스의 평면도 및 단면도를 개략적으로 예시한다.

이하에서는 첨부된 도면들을 참조하여 본 개시내용의 실시예들의 기술적 솔루션을 설명한다. 가능하면 어디든, 동일한 또는 비슷한 부분들을 지칭하기 위해 도면들 전반에 걸쳐 동일한 참조 번호들이 사용될 것이다. 명백하게, 설명된 실시예들은 단지 일부일 뿐이고, 본 개시내용의 모든 실시예들은 아니다. 다양한 실시예들의 특징들은 교환되고 그리고/또는 결합될 수 있다. 창의적 노력들 없이 본 개시내용의 실시예들에 기반하여 당업자들에 의해 얻어지는 다른 실시예들도 본 개시내용의 범위에 속한다.

도 1-도 12는, 본 개시내용의 실시예들에 따른 예시적인 3D 메모리 디바이스(100)의 제조 프로세스를 개략적으로 도시한다. 도 1- 도 12 중, 단면도들은 Y-Z 평면에 있고 평면도들은 X-Y 평면에 있다. 도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)는 기판(110)을 포함한다. 일부 실시예들에서, 기판(110)은 단결정질 실리콘 층을 포함할 수 있다. 일부 다른 실시예들에서, 기판(110)은 다른 반도체 재료, 이를테면, 게르마늄(Ge), 실리콘-게르마늄(SiGe), 실리콘 탄화물(SiC), SOI(silicon-on-insulator), GOI(germanium-on-insulator), 다결정질 실리콘(폴리실리콘), III-V 화합물, 이를테면 갈륨 비소(GaAs) 또는 인듐 인화물(InP) 등을 포함할 수 있다. 일부 다른 실시예들에서, 기판(110)은 전기적 비-전도성 재료, 이를테면 유리, 플라스틱 재료, 또는 세라믹 재료를 포함할 수 있다. 하기의 설명들에서, 일 예로서, 기판(110)은 도핑되지 않은 또는 저농도로 도핑된(light doped) 단결정질 실리콘 층을 포함한다. 일부 다른 실시예들에서, 기판(110)은 p-형 또는 n-형 도펀트들로 상이하게 도핑될 수 있다. 기판(110)이 유리, 플라스틱 또는 세라믹 재료를 포함하는 경우, 기판(110)은 유리, 플라스틱 또는 세라믹 재료 상에 증착된 폴리실리콘의 얇은 층을 더 포함할 수 있어, 기판(110)이 폴리실리콘 기판처럼 프로세싱될 수 있다.

도 1에 도시된 바와 같이, 커버 층(120)이 기판(110) 위에 증착될 수 있다. 커버 층(120)은 희생 층이며, 단일 층 또는 복합 층(다수의 층들을 포함)을 포함할 수 있다. 예를 들어, 층(120)은 실리콘 산화물 층 및 실리콘 질화물 층 중 하나 이상을 포함할 수 있다. 층(120)은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 또는 이들 방법 중 둘 이상의 것의 조합에 의해 증착될 수 있다. 일부 다른 실시예들에서, 층(120)은 알루미늄 산화물과 같은 다른 재료를 포함할 수 있다.

커버 층(120) 위에, 희생 층(130)이 증착될 수 있다. 희생 층(130)은 유전체 재료, 반도체 재료 또는 전도성 재료를 포함할 수 있다. 예를 들어, 층(130)은 CVD 및/또는 PVD 프로세스에 의해 증착될 수 있는 단결정질 실리콘 또는 폴리실리콘일 수 있다. 아래의 설명들에서, 층(130)을 위한 예시적인 재료는 폴리실리콘이다. 폴리실리콘 층(130)이 형성된 이후, 층 스택(140)이 증착될 수 있다. 층 스택(140)은 다수의 쌍들의 스택 층들(141 및 142)을 포함하는데, 즉, 층들(141 및 142)은 교번식으로 적층된다. 예를 들어, 층 스택은 64개 쌍들, 128개 쌍들, 또는 128개 초과의 쌍들의 층들(141, 142)을 포함할 수 있다.

일부 실시예들에서, 층들(141, 142)은, 각각, 제1 유전체 재료 및 제1 유전체 재료와 상이한 제2 유전 재료를 포함할 수 있다. 교번하는 층들(141, 142)은 CVD, PVD, ALD, 또는 이들 프로세스들 중 둘 이상의 것의 조합을 통해 증착될 수 있다. 아래의 논의들에서, 층들(141 및 142)에 대한 예시적인 재료들은, 각각, 실리콘 산화물 및 실리콘 질화물이다. 실리콘 산화물 층(141)은 격리 층으로서 구성될 수 있고, 실리콘 질화물 층(142)은 희생 층으로서 구성될 수 있다. 희생 스택 층(142)은, 에칭되고 제조 프로세스 동안 전도체 층으로 대체될 것이다. 일부 다른 실시예들에서, 교번하는 스택 층들(141, 142)을 형성하기 위해 상이한 재료들이 사용될 수 있다. 예를 들어, 층들(141, 142)은 실리콘 산화물 및/또는 실리콘 질화물 이외의 유전체 재료들 포함할 수 있다. 추가로, 일부 다른 실시예들에서, 층들(141, 142)은 유전체 층 및 전도성 층을 포함할 수 있다. 전도성 층은 예를 들어, 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 도핑된 실리콘, 또는 실리사이드를 포함할 수 있다. 아래의 논의들에서, 전술한 바와 같이, 층들(141, 142)은, 각각, 실리콘 산화물 및 실리콘 질화물을 포함한다. 추가로, 실리콘 질화물 층(142)은, 제조 프로세스에서 에칭 제거(etah away)될 희생 층으로서 구성된다.

도 2 및 도 3은, 본 개시내용의 실시예들에 따라, 채널 홀들(150)이 형성된 다음 채워진 후의, 3D 메모리 디바이스(100)의 평면도 및 단면도를 개략적으로 도시한다. 도면들에 도시된 채널 홀(150)의 수량, 치수들 및 배열은 단지 예시적일 뿐이며, 디바이스(100)의 구조들 및 제조 방법들을 설명하기 위한 것이다. 채널 홀들(150)은, Z 방향으로 연장되고 그리고 X-Y 평면에서 미리결정된 패턴의 어레이를 형성하도록 구성된다. 도 3에 도시된 단면도는 도 2의 AA' 라인을 따라 취한 것이다. 따라서, 도 3은 단지, 도 2의 채널 홀들(150) 중, Y-Z 평면의 단면에 있는 일부만을 예시한다.

채널 홀들(150)은, 예를 들어, 건식 에칭 프로세스, 또는 건식 및 습식 에칭 프로세스들의 조합에 의해 형성될 수 있다. 리소그래피, 세정 및/또는 CMP(chemical mechanical polishing)를 수반하는 패터닝 프로세스와 같은 다른 제조 프로세스들이 또한 수행될 수 있지만, 이 프로세스들에 대한 상세한 설명들은 간략화를 위해 생략된다. 채널 홀들(150)은, 층 스택(140) 및 층들(130, 120)을 통하여 연장되고 기판(110)을 부분적으로 관통하는 실린더 형상 또는 기둥(pillar) 형상을 가질 수 있다. 채널 홀들(150)이 형성된 후, 채널 홀의 측벽 및 최하부 상에 기능 층(functional layer)(151)이 증착될 수 있다. 기능 층(151)은, 전하들의 유출을 차단하기 위한, 채널 홀의 측벽 및 최하부 상의 차단 층(152), 3D 메모리 디바이스(100)의 동작 동안 전하들을 저장하기 위한, 차단 층(152)의 표면 상의 전하 트랩 층(153), 및 전하 트랩 층(153)의 표면 상의 터널 절연 층(154)을 포함할 수 있다. 차단 층(152)은 하나 이상의 재료들을 포함할 수 있는 하나 이상의 층들을 포함할 수 있다. 차단 층(152)을 위한 재료는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물 또는 하프늄 산화물과 같은 고-k 유전체 재료, 다른 넓은 밴드 갭(bandgap) 재료 등을 포함할 수 있다. 전하 트랩 층(153)은 하나 이상의 재료들을 포함할 수 있는 하나 이상의 층들을 포함할 수 있다. 전하 트랩 층(153)을 위한 재료들은 폴리실리콘, 실리콘 질화물, 실리콘 산질화물, 나노결정질 실리콘, 다른 넓은 밴드 갭 재료 등을 포함할 수 있다. 터널 절연 층(154)은 하나 이상의 재료들을 포함할 수 있는 하나 이상의 층들을 포함할 수 있다. 터널 절연 층(154)을 위한 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물 또는 하프늄 산화물과 같은 고-k 유전체 재료, 다른 넓은 밴드 갭 재료 등을 포함할 수 있다.

일부 실시예들에서, 기능 층(151)은 ONO(oxide-nitride-oxide) 구조를 포함할 수 있다. 그러나, 일부 다른 실시예들에서, 기능 층(151)은 ONO 구성과 상이한 구조를 가질 수 있다. 아래 설명들에서는, ONO 구조가 사용된다. 예를 들어, 기능 층(151)은 실리콘 산화물 층, 실리콘 질화물 층 및 다른 실리콘 산화물 층을 포함할 수 있다.

도 3에 도시된 바와 같이, 차단 층(152)으로서 채널 홀(150)의 측벽 상에 실리콘 산화물 층이 증착될 수 있다. 전하 트랩 층(153)으로서 차단 층(152) 상에 실리콘 질화물 층이 증착될 수 있다. 터널 절연 층(154)으로서 전하 트랩 층(153) 상에 다른 실리콘 산화물 층이 증착될 수 있다. 터널 절연 층(154) 상에, 폴리실리콘 층이 채널 층(155)으로서 증착될 수 있으며, 이는 또한 '반도체 채널'로 지칭된다. 일부 다른 실시예들에서, 채널 층(155)(반도체 채널)은 비정질 실리콘을 포함할 수 있다. 채널 홀들과 마찬가지로, 채널 층들(155)(반도체 채널들)은, 또한 층 스택(140)을 통해 기판(110) 내로 연장된다. 도 3에 도시된 바와 같이, 각각의 기능 층(151)의 일부는, 스택 층들(141, 142) 중 하나의 일부와 채널 층들(155) 중 하나의 일부 사이에 구성된다. 차단 층(152), 전하 트랩 층(153), 터널 절연 층(154) 및 채널 층(155)은, 예를 들어, CVD, PVD, ALD 또는 이들 프로세스들 중 둘 이상의 것의 조합에 의해 증착될 수 있다. 채널 홀들(150)은, 채널 층들(155)이 형성된 후에 산화물 재료(156)로 채워질 수 있다.

도 4 및 도 5는, 본 개시내용의 실시예들에 따라 GLS(gate line slit)들이 형성된 후의, 3D 메모리 디바이스(100)의 평면도 및 단면도를 개략적으로 도시한다. 도 5에 도시된 단면도는 도 4의 BB' 라인을 따라 취한 것이다. 3D 메모리 디바이스(100)는, 층 스택(140)에 구성된 다수의 NAND 메모리 셀들을 가질 수 있다. 층 스택(140)은 다수의 메모리 블록들로 분할될 수 있다. 일부 실시예들에서, 메모리 블록에 속하는 NAND 메모리 셀들은 블록 소거 동작에서 함께 리셋될 수 있다. 도 4에 도시된 바와 같이, 메모리 블록에 대응하는 메모리 블록 영역(101)은, 제1 GLS(gate line slit) 영역(160)을 포함할 수 있는 채널 홀 영역(102)을 포함할 수 있다. 메모리 블록 영역(101)은, 제2 GLS 영역들을 표현하는 한 쌍의 GLS들(170)에 의해 다른 메모리 블록 영역들(미도시)과 분리된다. 도 4에 도시된 바와 같이, 메모리 블록 영역(101)은 Y 방향에서 한 쌍의 GLS들(170) 사이에 구성된다.

제1 GLS 영역(160)은 GLS들(170) 사이의 채널 홀 영역(102)의 중간 부분에 다수의 GLS들(161)을 포함할 수 있다. 일부 실시예들에서, GLS들(161)은 채널 홀(150)의 것과 동일한 형상 및 유사한 치수들을 가질 수 있다. 일부 실시예들에서, GLS들(161)은 채널 홀(150)의 것과 상이한 형상 및/또는 상이한 치수들을 가질 수 있다. GLS들(161)은, 예를 들어, 원형 형상, 정사각형 형상, 다이아몬드 형상, 타원 형상 등을 가질 수 있다. 제1 GLS 영역(160)은 특정 수의 GLS들(161)을 포함할 수 있으며, 일부 실시예들에서는 X 방향을 따라 연장될 수 있다. 일부 다른 실시예들에서, 제1 GLS 영역(160)은 X 및 Y 방향들 둘 다를 따라 연장될 수 있다. 제1 GLS 영역(160)의 GLS들(161)은 X 방향을 따라 서로 이격되고 비연속적으로 구성된다. 즉, 인접한 GLS들(161)은 서로 분리되고, 2개의 인접한 GLS들(161) 사이의 간격은 적어도, 미리결정된 값보다 클 수 있다. GLS(170)가 X 방향을 따라 연속적으로 연장됨에 따라, GLS들(161)의 배열은 GLS들(170)과 평행한 방향을 따라 이격되고 연장된 것으로 보일 수 있다. 일부 실시예들에서, 2개의 인접한 GLS들(161) 사이의 간격은 고정된 값일 수 있다. 일부 다른 실시예들에서, 2개의 인접한 GLS들(161) 사이의 간격은 상이한 값들을 가질 수 있다. 인접한 GLS들(161) 사이의 간격은, 메모리 블록 영역(101)의 각각의 NAND 메모리 셀의 게이트 전극들이 전기적으로 연결되도록 구성된다. 이로써, 제1 GLS 영역(160) 또는 GLS들(161)은 채널 홀 영역(102)을 2개의 전기적으로 연결된 부분들로 분할하고, 메모리 블록 영역(101)의 기능은 GLS들(161)에 의해 영향을 받지 않는다.

비연속적인 GLS(161)에 비해, GLS(170)은 X 방향으로 연속적이다. 도 4에 도시된 바와 같이, 한 쌍의 GLS들(170)은 서로 평행하며, 이 각각은 채널 홀 영역(102)의 좌측으로부터 우측으로 X 방향으로 연속적으로 연장된다. 제2 GLS 영역들을 표현하는 한 쌍의 GLS들(170)은, 메모리 블록 영역(101)의 두 경계 영역들로서 보여질 수 있다. 따라서, 다수의 쌍들의 GLS들(170)은 디바이스(100)의 NAND 메모리 셀들을 다수의 메모리 블록 영역들(미도시)로 분할할 수 있다.

GLS들(161, 170)은, 예를 들어, 건식 에칭 프로세스, 또는 건식 및 습식 에칭 프로세스들의 조합에 의해 형성될 수 있다. 도 5에 도시된 바와 같이, GLS들(161, 170) 각각은 층 스택(140)을 통해 연장되고 Z 방향으로 폴리실리콘 층(130)에 도달하거나 이를 부분적으로 관통한다. 이로써, GLS들(161, 170)의 최하부에서, 폴리실리콘 층(130)의 부분들이 노출된다. GLS들(161) 때문에, GLS들(161)이 존재하지 않는 시나리오들에 비해, 층(130)의 더 많은 부분들 또는 더 큰 전체 면적이 노출된다. 따라서, 캐비티를 형성하기 위해 층(130)을 에칭하는 것이 더 빠르고 더 쉬워지며, 또한 캐비티 내에 에피택셜 층을 성장시키는 것이 더 빠르고 더 쉬워진다. 또한, GLS들(161) 때문에, 스택 층들(142)의 더 많은 부분들 또는 더 큰 전체 면적이 노출된다. 유사하게, 캐비티들을 형성하기 위해 층들(142)을 에칭하는 것이 더 빠르고 더 쉬워지며, 전도성 재료로 캐비티들을 채우는 것이 더 빠르고 더 쉬워진다.

도 6 및 도 7은, 본 개시내용의 실시예들에 따라 GLS 스페이서들이 증착된 다음 선택적으로 에칭된 후의, 3D 메모리 디바이스(100)의 단면도들을 개략적으로 도시한다. 도 6 및 도 7에 도시된 바와 같이, GLS 스페이서들은, CVD, PVD, ALD 또는 이들 프로세스들 중 둘 이상의 것의 조합에 의해 순차적으로 증착될 수 있는 층들(171, 172, 173, 174)을 포함한다. 층들(171, 173)은, 예를 들어, 실리콘 질화물을 포함할 수 있고, 층들(172, 174)은, 예를 들어, 실리콘 산화물을 포함할 수 있다. GLS 스페이서들이 증착된 후, GLS들(161, 170)의 최하부에서 스페이서들의 부분들이 건식 에칭 또는 건식 에칭과 습식 에칭의 조합에 의해 제거되도록, 선택적 에칭이 수행된다. 이로써, 도 7에 도시된 바와 같이, GLS들(161, 170)의 최하부에서 폴리실리콘 층(130)이 부분적으로 노출된다.

도 8-도 12는, 본 개시내용의 실시예들에 따라 하나 이상의 에칭 단계들이 수행된 후의, 3D 메모리 디바이스(100)의 단면도들을 개략적으로 도시한다. 폴리실리콘 층(130)의 폴리실리콘 재료들을 제거하기 위해, 제1 선택적 에칭 프로세스, 예를 들어 선택적 습식 에칭 프로세스가 수행된다. 도 8에 예시된 바와 같이, 폴리실리콘 재료들의 제거로 캐비티(180)가 생성되어, 채널 홀들(150)에 형성되는 전술된 기능 층들(151)의 실리콘 산화물 층들(즉, 차단 층들(152))의 최하부 부분들 및 커버 층(120)이 노출된다.

폴리실리콘 층(130)이 에칭된 후, 캐비티(180) 내에서 노출되는, 기능 층(151)의 실리콘 산화물 층의 부분들을 제거하기 위해, 제2 선택적 에칭 프로세스, 예를 들어 선택적 습식 에칭 프로세스가 수행된다. 그 결과, 기능 층들(151)의 실리콘 질화물 층들(즉, 전하 트랩 층들(153))의 일부들이 노출된다. GLS 스페이서들의 층(174)이 실리콘 산화물이기 때문에, 층(174)이 또한 제2 선택적 에칭 프로세스에서 제거된다. 그런 다음, 실리콘 질화물 층(173)이 노출된다.

층(173) 및 실리콘 질화물 층들(153)의 일부들이 노출된 후, 층(173) 및 실리콘 질화물 전하 트랩 층들(153)의 노출된 부분들을 포함하는 노출된 실리콘 질화물 재료들을 제거하기 위해, 제3 선택적 에칭 프로세스, 예를 들어, 선택적 습식 에칭 프로세스가 수행된다. 실리콘 질화물 재료들의 제거는, 캐비티(180) 내의 기능 층(151)의 실리콘 산화물 층(즉, 터널 절연 층(154))의 부분들, 및 GLS 스페이서들의 실리콘 산화물 층(172)을 노출시킨다.

그런 다음, 실리콘 산화물 터널 절연 층(154)의 노출된 부분들을 제거하기 위해, 제4 선택적 에칭 프로세스, 예를 들어 선택적 습식 에칭 프로세스가 수행된다. 일부 실시예들에서, 실리콘 산화물 층(172)은 층(154)보다 충분히 두껍게 구성될 수 있다. 이로써, 제4 선택적 에칭에서 층(154)이 에칭 제거된 후에, 층(172)의 일부만이 제거될 수 있다. 층(172)의 나머지 부분은 층(1721)을 형성할 수 있다. 터널 절연 층(154)의 제거는 캐비티(180) 내의 폴리실리콘 층(즉, 채널 층(155))의 부분들을 노출시킨다.

일부 실시예들에서, 커버 층(120)은 실리콘 산화물을 포함할 수 있다. 그런 다음, 기능 층(151)의 최하부 부분들이 에칭 제거되는 경우 층(120)이 제거될 수 있다. 일부 다른 실시예들에서, 커버 층(120)은 실리콘 산화물 이외의 재료를 포함할 수 있거나 또는 복합 층일 수 있다. 그런 다음, 제5 선택적 에칭 프로세스에 의해 층(120)이 제거될 수 있다.

커버 층(120)의 제거는 캐비티(181)를 생성하고, 도 9에 도시된 바와 같이 캐비티(181)의 최하부에서 기판(110)의 최상부 표면을 노출시킨다. 캐비티(181)는 캐비티(180)보다 크고 개구들(182, 183)을 갖는다. 개구들(182, 183)은 각각 GLS들(161, 170)에 대응한다. 개구들(182)이 존재하지 않는 경우, 캐비티(181)는 단지 2개의 개구들, 즉 좌측 및 우측 상의 개구들(183)만을 가질 것이다. 그런 다음, 기판의 일부 부분 및 중간에 있는 채널 층들(155)의 일부 노출된 부분들(즉, 캐비티(181)의 측벽들)이 개구들(183) 사이의 거리의 약 절반의 거리만큼 개구들(183)로부터 떨어져 있을 수 있다. 개구들(183)로부터 멀리 떨어질수록, 실리콘의 선택적 에피택셜 성장은 더 느려진다. 그런 다음, 실리콘 층들은, 기판의 일부 다른 부분들 및 개구들(183)로부터 더 멀리 떨어져 있는 일부 측벽들 상에서보다는, 기판(110) 중 개구(183)에 대향하는 일부 부분들 상에서 더 빠르게 성장할 수 있다. 그런 다음, 기판(110) 상에 증착되는 실리콘은, 개구들(183) 사이의 중간 영역 주위에 보이드들이 채워지기 전에, 개구들(183)에 접근하여 이를 밀봉할 수 있다. 즉, 채널 홀들(150) 중 일부의 것 주위에, 특히 개구들(183) 사이의 중간에 보이드들이 형성될 수 있다. GLS(161) 때문에, 개구(182)는 개구들(183) 사이의 중간 영역 주위에 생성된다. 이로써, 실리콘 층들은 중간 영역 주위에서 더 빠르게 성장할 수 있고, 이후 실리콘 층들은 캐비티(181) 내에서 더 고르게 성장할 수 있고 보이드들이 방지될 수 있다.

도 9에 도시된 바와 같이, 위에서 설명된 에칭 프로세스 후에, 채널 홀들(150)의 최하부에 가까운 폴리실리콘 채널 층들(155)의 부분들 및 기판(110)이 노출된다. 또한, 층(1721)도 노출된 상태에 있다. 층들(1721, 171)은, 스택 층들(142)이 에칭되고 대체되기 전에, 층 스택(140)을 보호하는 데 사용될 수 있다.

도 10은, 본 개시내용의 실시예들에 따른 선택적 에피택셜 성장 후의, 3D 메모리 디바이스(100)의 단면도를 개략적으로 도시한다. 캐비티(181) 내에 실리콘 층(184)을 증착하기 위해 선택적 에피택셜 성장이 수행된다. 기판(110)이 단결정질 실리콘이고 채널 층들(155)(측벽들)의 노출된 부분들은 폴리실리콘이므로, 기판 상에는 단결정질 실리콘 층이 성장되고, 캐비티(181)의 측벽들 상에는 폴리실리콘 층이 성장된다. 도 10에 도시된 바와 같이, 단결정질 실리콘 층 및 폴리실리콘 층은 동시에 성장하고 서로 접하거나 병합되어 층(184)을 형성한다. 일부 실시예들에서, 층(184)은 p-형 도펀트들로 도핑될 수 있다.

GLS(161)는 GLS들(170) 사이의 중간에 개구(182)를 제공하기 때문에, 기판(110)의 최상부 표면 및 캐비티(181)의 측벽들(중간에 있는 것들 포함)은 개구 중 적어도 하나(182 또는 183)로부터 특정 거리 이내에 있다. 따라서, 캐비티(181)는 보이드들 없이 층(184)으로 채워질 수 있다. 전술한 바와 같이, GLS(161)가 존재하지 않는 경우, 개구들(183) 사이의 중간에 있는 실리콘 층은 더 느리게 성장하여 기판(110)의 일부 부분들 위에 보이드들이 형성될 수 있다. 보이드들은, 전류의 누설 및 기능상의 그리고 신뢰성 문제들을 일으킬 수 있다.

도 11은, 본 개시내용의 실시예들에 따라 추가의 제조 단계들이 수행된 후의, 3D 메모리 디바이스(100)의 단면도를 개략적으로 도시한다. 선택적 에피택셜 성장에 이어, 실리콘 산화물 층(1721) 및 실리콘 질화물 층(171)을 제거하기 위해, 선택적 습식 에칭과 같은 에칭 프로세스들이 수행될 수 있다. 층 스택(140)의 층들(142)이 또한 실리콘 질화물 층들이기 때문에, 실리콘 질화물 층들(142)이 에칭 프로세스들 동안 제거되어, 실리콘 산화물 층들(141) 사이에 캐비티들이 남게된다. 그런 다음, W와 같은 전기 전도성 재료가 층들(142)의 제거에 의해 남겨진 캐비티들을 채우도록 성장되어, 실리콘 산화물 층들(141) 사이에 전도체 층들(143)이 형성된다. 즉, 전도체 층들(143)이 유전체 층들(142)을 대체하고, 층 스택(140)은 이제 도 11에 도시된 바와 같이 교번하는 유전체 층들(141) 및 전도체 층들(143)을 포함한다. 전도체 층들(143)은 기판(110)에 평행할 수 있고, 채널 홀(150) 내의 각각의 기능 층(151)의 일부는 전도체 층들(143) 중 하나의 전도체 층의 일부와, 채널 홀(150) 내의 채널 층(155)의 일부 사이에 있다. 전도성 재료는 CVD, PVD, ALD, 또는 이들 프로세스들 중 둘 이상의 것의 조합에 의해 증착될 수 있다. 일부 실시예들에서, Co, Cu 또는 Al과 같은 다른 금속이 전도체 층들(143)을 형성하기 위한 전도성 재료로 사용될 수 있다.

각각의 전도체 층(143)은, Y 방향을 따라 또는 X-Y 평면에서 하나 이상의 행들의 NAND 메모리 셀들을 전기적으로 연결하도록 구성되고 그리고 3D 메모리 디바이스(100)에 대한 워드 라인으로서 구성된다. 채널 홀(150)에 형성된 채널 층(155)은, Z 방향을 따라 NAND 메모리 셀들의 스트링 또는 열(column)을 전기적으로 연결하도록 구성되며 그리고 3D 메모리 디바이스(100)에 대한 비트 라인으로 구성된다. 이로써, X-Y 평면에서 채널 홀(150)의 기능 층(151)의 일부는, NAND 메모리 셀의 일부로서, 전도체 층(143)과 채널 층(155) 사이, 즉 워드 라인과 비트 라인 사이에 배열된다. 채널 홀(150)의 일부 주위에 있는 전도체 층(143)의 일부는, NAND 메모리 셀에 대한 제어 게이트 또는 게이트 전극으로서 기능한다. 도 11에 묘사된 3D 메모리 디바이스(100)는, NAND 셀들의 스트링들의 2D 어레이(이러한 스트링은 또한 "NAND 스트링"으로 지칭됨)를 포함하는 것으로 간주될 수 있다. 각각의 NAND 스트링은 다수의 NAND 셀들을 포함하고 기판(110)을 향해 수직으로 연장된다. NAND 스트링들은 NAND 메모리 셀들의 3D 배열을 형성한다.

희생 층들(142)이 에칭되고 전도체 층들(143)이 증착되는 경우, GLS(161)는 중요한 역할을 한다. 인접한 층들(141) 사이의 간격은 비교적 좁고, GLS들(170) 사이의 거리는 비교적 길다. GLS(161)가 존재하지 않는 경우, 층(142)을 에칭하는 것은 층들(141) 사이의 좁고 긴 간격을 통과해야 한다. 그런 다음, 수평으로 중간 영역에 있는 층(142)의 일부 부분들은 완전히 에칭되지 않을 수 있다. 층(142)의 일부 부분들이 에칭되지 않는 경우, 전도체 층(143)의 일부 부분들은 증착되지 않을 수 있거나 또는 적절히 증착되지 않을 수 있다. 전도체 층(143)이 NAND 메모리 셀에 대한 게이트 전극으로서 기능하기 때문에, 불완전한 게이트 전극은 NAND 메모리 셀의 고장으로 이어질 수 있다. GLS(161)는 GLS들(170) 사이의 중간 영역 주위에 구성되기 때문에, 층들(141) 사이의 좁고 긴 간격의 길이가 절반으로 절단된다. 이로써, 층들(142)이 완전히 에칭 제거될 수 있고, 전도체 층들(143) 또는 게이트 전극들이 적절하게 증착될 수 있다.

전도체 층(143)이 형성된 후, 제1 ACS(array common source)들(190) 및 제2 ACS들(191)이 제조될 수 있다. 먼저, GLS들(161, 170)의 측벽들 및 최하부 표면들 상에 CVD, PVD, ALD 또는 이들 프로세스들 중 2개 이상의 것의 조합에 의해, 전기 절연 층인 실리콘 산화물 층(192)이 증착될 수 있다. 그런 다음, 건식 에칭 프로세스 또는 건식 에칭과 습식 에칭 프로세스들의 조합이 수행될 수 있으며, 이는 GLS들(161, 170)의 최하부에서 층(192)의 일부들을 제거하여 층(184)의 부분들을 노출시킨다.

그런 다음, GLS들(161, 170)에서 제1 ACS들(190) 및 제2 ACS들(191)을 형성하기 위해 다른 프로세스들이 수행된다. 예를 들어, 티타늄 질화물, W, Co, Cu, Al, 도핑된 실리콘 또는 실리사이드와 같은 전도성 재료를 포함하는 전도성 층(193)이 실리콘 산화물 층(192) 상에 증착될 수 있고 GLS들(161, 170)의 최하부에 있는 층(184)과 전기적으로 접촉할 수 있다. 그런 다음, GLS들(161, 170)은 도핑된 폴리실리콘과 같은 전도성 재료(194)로 채워질 수 있다. 즉, 일부 실시예들에서, 제1 ACS들(190) 및 제2 ACS들(191) 각각은, GLS의 측벽 상에 증착된 격리 층, 격리 층 상에 증착된 전도성 재료, 및 GLS를 채우는 전도성 재료를 포함할 수 있다. 격리 층은 전도체 층들(143)으로부터 제1 ACS들(190)과 제2 ACS들(191)을 절연시킨다. 일부 실시예들에서, 제1 ACS들(190) 및 제2 ACS들(191) 각각은, GLS의 측벽 상에 증착된 격리 층 및 격리 층 상에 증착되고 GLS를 채우는 하나 이상의 전도성 재료들을 포함할 수 있다. 도 12에 도시된 바와 같이, 제1 ACS들(190) 및 제2 ACS들(191)이 형성된 후, 이들은 전기적 전도성 채널들이 되어, 층 스택(140)을 통해 연장되고 층(184)과 전기적으로 접촉한다.

제1 ACS들(190)은 제1 GLS 영역(160)에 GLS들(161)을 채움으로써 형성되므로, 제1 ACS들(190)이 또한 실린더 또는 기둥 형상을 가질 수 있다. 유사하게, 제2 ACS들(191)은 GLS(170)의 것과 동일한 형상 또는 유사한 형상을 가질 수 있다. 이로써, 제1 ACS(190)의 배열은 GLS(161)의 배열과 동일하고, 제2 ACS(191)의 배열은 GLS(170)의 배열과 동일하다. 즉, 제1 ACS들(190)은 X 방향을 따라 이격되며 비연속적인 방식으로 연장되고, 제2 ACS들(191)은 X 방향을 따라 연속적인 방식으로 메모리 블록 영역(101)의 좌측에서 우측으로 연장된다. 제1 ACS들(190)은 제2 ACS들(191) 사이의 영역(101)의 중간 부분에 있고 제2 ACS들(191)과 평행한 방향을 따라 이격된다. 추가로, 제2 ACS들(191)은 NAND 메모리 셀들을 다수의 메모리 블록 영역들(미도시)로 분할한다. 각각의 메모리 블록 영역은 Y 방향으로 한 쌍의 제2 ACS들(191) 사이에 배열될 수 있으며, 비연속적인 제1 ACS들(190)을 포함하는 채널 홀 영역을 포함한다. 일부 다른 실시예들에서, 제1 ACS들(190)은 X 방향 및 Y 방향을 따라 비연속적인 방식으로 연장될 수 있다. 제1 ACS들이 X 방향 및 Y 방향 둘 다를 따라 연장되는 경우, 대응하는 제조 프로세스는 제1 ACS들이 X 방향으로만 연장되는 경우의 것과 동일하게 유지될 수 있다.

제1 및 제2 ACS들이 형성된 후, 디바이스(100)의 제조를 완료하기 위해 다른 제조 단계들 또는 프로세스들이 수행된다. 다른 제조 단계들 또는 프로세스들의 세부사항들은 간략화를 위해 생략된다.

도 13은, 본 개시내용의 실시예들에 따른 3D 메모리 디바이스의 제조를 위한 개략적인 흐름도(200)를 도시한다. 211에서, 희생 층이 기판의 최상부 표면 위에 증착될 수 있다. 기판은 반도체 기판, 이를테면 단결정질 실리콘 기판을 포함할 수 있다. 일부 실시예들에서, 희생 층을 증착하기 전에, 베이스 층 또는 커버 층이 기판 상에 증착될 수 있다. 베이스 층 또는 커버 층은 단일 층, 또는 기판 위에 순차적으로 증착되는 다수의 층들을 포함하는 복합 층을 포함할 수 있다. 일부 실시예들에서, 베이스 또는 커버 층은 실리콘 산화물, 실리콘 질화물, 및/또는 알루미늄 산화물을 포함할 수 있다. 일부 다른 실시예들에서, 희생 층은, 기판 위에 베이스 또는 커버 층을 먼저 증착하지 않고 증착될 수 있다. 희생 층은 단결정질 실리콘, 폴리실리콘, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.

212에서, 층 스택이 희생 층 위에 증착될 수 있다. 층 스택은 교번식으로 적층되는 제1 스택 층들 및 제2 스택 층들을 포함한다. 일부 실시예들에서, 제1 스택 층은 제1 유전체 층을 포함할 수 있고, 제2 스택 층은 제1 유전체 층과 상이한 제2 유전체 층을 포함할 수 있다. 일부 실시예들에서, 제1 및 제2 유전체 층들 중 하나는 희생 스택 층으로서 구성된다. 일부 다른 실시예들에서, 제1 및 제2 스택 층들은 각각 유전체 층 및 전기 전도성 층을 포함할 수 있다.

213에서, 기판의 일부들을 노출시키기 위해 층 스택 및 희생 층을 관통하는 채널 홀들이 형성될 수 있다. 각각의 채널 홀의 측벽 상에는 기능 층 및 채널 층이 증착될 수 있다. 기능 층을 형성하는 것은, 채널 홀의 측벽 상에 차단 층을 증착하는 것, 차단 층 상에 전하 트랩 층을 증착하는 것 및 전하 트랩 층 상에 터널 절연 층을 증착하는 것을 포함할 수 있다. 터널 절연 층 상에 증착된 채널 층은, 반도체 채널로서 기능하며, 폴리실리콘 층을 포함할 수 있다.

214에서, 제1 GLS들 및 제2 GLS들이 형성될 수 있으며, 이는 층 스택을 통해 희생 층 내로 수직으로 연장되고 희생 층의 부분들을 노출시킨다. 제2 GLS들이 또한, 수평 방향을 따라 연속적으로 연장되고 NAND 메모리 셀들을 다수의 메모리 블록 영역들로 분할한다. 메모리 블록 영역은 제1 GLS들을 포함하는 채널 홀 영역을 포함한다. 제1 GLS들은 수평 방향을 따라 비연속적일 수 있고 하나 이상의 미리결정된 거리 값들만큼 이격될 수 있다. 제1 GLS들은 비연속적이므로, 제1 GLS들은 메모리 블록 영역의 기능에 영향을 미치지 않는다.

215에서, 희생 층이 에칭 제거될 수 있고 캐비티가 기판 위에 생성될 수 있다. 캐비티는 캐비티 내의 기능 층의 차단 층의 일부를 노출시킨다. 베이스 또는 커버 층은 또한, 기판 상에 증착되는 경우, 캐비티에서 노출된다. 그런 다음, 캐비티 내에서 순차적으로 노출되는 기능 층의 층들(차단 층, 전하 트랩 층 및 터널 절연 층을 포함)은, 각각, 예를 들어, 하나 이상의 선택적 에칭 프로세스들에 의해 에칭 제거된다. 결과적으로, 기판에 가까운 기능 층의 일부가 캐비티 내에서 제거될 수 있다. 베이스 또는 커버 층은 또한, 증착되는 경우, 기능 층의 일부를 에칭하기 위한 프로세스 동안 또는 다른 선택적 에칭 프로세스에서 에칭 제거될 수 있다. 따라서, 기판의 일부와 채널 층들의 측면 부분들이 캐비티 내에서 노출된다.

216에서, 기판 상에 단결정질 실리콘 층을 그리고 캐비티 내의 채널 층들(즉, 측벽들)의 노출된 부분들 상에 폴리실리콘 에피택셜 층을 성장시키기 위해, 선택적 에피택셜 성장이 수행될 수 있다. 단결정질 실리콘 층 및 폴리실리콘 층들은 서로 접하거나 병합되어 에피택셜 성장 동안 캐비티를 채운다. 제1 GLS들이 채널 홀 영역에 배열되기 때문에, 단결정질 실리콘 및 폴리실리콘의 에피택셜 성장 레이트는, 제1 GLS들이 존재하지 않을 때에 비해, 캐비티 내에서 보다 균일하다. 이로써, 캐비티가 채워질 때, 보이드 형성이 방지된다.

일부 실시예들에서, 층 스택은 2개의 유전체 스택 층을 포함하고 스택 층들 중 하나는 희생 층이다. 희생 스택 층들이, 217에서 에칭 제거되어 캐비티들을 남길 수 있으며, 이후 이들은, 218에서, 전기 전도성 재료로 채워져 전도체 층들을 형성할 수 있다. 전기 전도성 재료는 W, Co, Cu 또는 Al과 같은 금속을 포함할 수 있다. 제1 GLS들은 채널 홀 영역의 중간에 배열되기 때문에, 희생 스택 층들이 완전히 에칭될 수 있다. 따라서, 불완전한 게이트 전극의 형성이 방지될 수 있다.

219에서, 캐비티를 채우는 에피택셜 층을 노출시키기 위해, 산화물 층이 제1 및 제2 GLS들에 선택적으로 증착 및 에칭될 수 있다. 티타늄 질화물, W, Cu, Al 및/또는 도핑된 폴리실리콘과 같은 전기 전도성 재료들이 GLS들에 증착되어, 에피택셜 층과 전기적으로 접촉하는 제1 및 제2 ACS들을 각각 형성할 수 있다.

도 14 및 도 15는, 본 개시내용의 실시예들에 따른, 다른 3D 메모리 디바이스(300)의 평면도 및 단면도를 개략적으로 도시한다. 도 15에 도시된 단면도는 도 14의 CC' 라인을 따라 취한 것이다. 3D 메모리 디바이스(300)의 구조는 디바이스(100)의 것과 유사할 수 있지만, 디바이스(300)의 제1 GLS 영역(162)은 디바이스(100)의 제1 GLS 영역(160)과 상이하다.

도 14 및 도 15에 도시된 바와 같이, 디바이스(300)의 채널 홀들(150)은, Z 방향으로 연장되고 X-Y 평면에서 특정 패턴의 어레이를 형성하도록 구성된다. 3D 메모리 디바이스(300)의 NAND 메모리 셀들은 GLS들(171)에 의해 다수의 메모리 블록 영역들(미도시)로 분할될 수 있다. GLS들(171)은 디바이스(100)의 GLS(170)의 것과 동일한 구조 또는 유사한 구조를 가질 수 있다. 다른 메모리 블록 영역들(미도시)과 분리된 메모리 블록 영역(103)은 채널 홀 영역(104)을 포함할 수 있다. 메모리 블록 영역(103)은 쌍의 GLS들(171) 사이에 구성될 수 있다. 채널 홀 영역(104)은 다수의 GLS들(163)을 포함하는 제1 GLS 영역(162)을 포함할 수 있다. GLS들(163)은 X 방향을 따라 서로 이격되고 비연속적으로 연장되는 반면, GLS들(171)은 X 방향으로 연속적으로 연장된다. X-Y 평면에서 원형 단면을 갖는 디바이스(100)의 GSL(161)과 대조적으로, GLS(163)는 X-Y 평면에서 다이아몬드-형상 단면을 갖는다. 일부 실시예들에서, 도 14에서와 같이, GLS들(163)은 채널 홀 영역(104)에서 동일한 형상 및 치수들을 가질 수 있다. 일부 다른 실시예들에서, GLS들(163)은 채널 홀 영역(104)에서 상이한 형상들 및/또는 상이한 치수들을 가질 수 있다.

3D NAND 메모리 디바이스(300)에 대한 제조 방법은, 디바이스(100)에 사용되는 것들과 동일하거나 유사한 하나 이상의 프로세스들을 사용할 수 있다. 예를 들어, 디바이스(100)에 사용되는 하나 이상의 증착 프로세스들, 하나 이상의 에칭 프로세스들, 및/또는 하나 이상의 채움 프로세스들이 디바이스(300)의 제조에 사용될 수 있다.

예를 들어, 도 14 및 도 15에 도시된 바와 같이, 3D 메모리 디바이스(300)가 제조되는 경우, 층(120)은 CVD, PVD, ALD 또는 이들 프로세스들 중 둘 이상의 것의 조합에 의해 기판(110)의 최상부 표면 위에 증착될 수 있다. 그 다음, 디바이스(100)와 유사하게, 폴리실리콘 층(130)과 같은 희생 층, 및 교번하는 스택 층들(141, 142)을 포함하는 층 스택(140)이 층(120) 위에 순차적으로 증착될 수 있다. 디바이스(100)와 유사하게, 디바이스(300)의 스택 층들(141, 142)은 또한, 예시적으로, 실리콘 산화물 및 실리콘 질화물을 각각 포함할 수 있다. 도 15에 도시된 바와 같이, 디바이스(100)와 유사하게, 디바이스(300)는 또한, 채널 홀들(150), 기능 층들(151) 및 폴리실리콘 채널 층들(155)(반도체 채널들)을 포함할 수 있다. 기능 층들(151)은 디바이스(100)에 대한 것과 동일한 방식으로 채널 홀들(150)의 측벽들 및 최하부 표면들 상에 형성된다. 기능 층(151)은 예시적으로, 채널 홀(150)의 측벽 및 최하부 상에 증착되는 차단 층(152)으로서의 실리콘 산화물 층, 차단 층(152)의 표면 상에 증착되는 전하 트랩 층(153)으로서의 실리콘 질화물 층, 및 전하 트랩 층(153)의 표면 상에 증착되는 터널 절연 층(154)으로서의 실리콘 산화물 층을 포함할 수 있다. 폴리실리콘 채널 층(155)은 터널 절연 층(154)의 표면 상에 증착될 수 있다. 채널 홀들(150)은 유전체 재료(156)로 채워질 수 있다.

그 다음, GLS들(163, 171)이 형성될 수 있다. 도 14에 도시된 바와 같이, GLS(163)의 단면은 X-Y 평면에서 다이아몬드 형상을 갖는다. 디바이스(100)와 유사하게, GLS 스페이서들이 증착되고 선택적으로 에칭되어, 희생 층(130)이 노출될 수 있다. 그 다음, 기판과 가까운 기능 층(151)의 일부, 층(120) 및 희생 층(130)이 에칭될 수 있으며, 이는 캐비티 내의 채널 층(155)의 측면 부분 및 기판을 노출시킨다. 채널 층(155)의 측면 부분 및 기판이 노출된 후, 캐비티를 채우도록 에피택셜 층들을 성장시키기 위해 선택적 에피택셜 성장이 수행될 수 있다. 에피택셜 층들은 채널 층(155)의 노출된 측면 부분과 전기적으로 접촉한다. GLS들(163)은 GLS들(171) 사이의 중간에 구성되기 때문에, 에피택셜 층들이 캐비티를 채우도록 성장되는 경우 보이드 형성이 방지될 수 있다.

그 후, 디바이스(100)와 유사하게, 스택 층들(142)은 에칭 제거될 수 있고 W 층들과 같은 전도체 층들로 대체될 수 있다. 전도체 층들은 3D 메모리 디바이스(300)의 워드 라인들로서 구성되고, 채널 층들(155)은 비트 라인들로서 구성된다. 그런 다음, GLS들(163, 171)의 최하부에 있는 에피택셜 층을 노출시키기 위해, 산화물 층의 증착 및 에칭 프로세스가 사용될 수 있다. 전기 전도성 재료들이 GLS들(163, 171)에 증착되어 제1 ACS들 및 제2 ACS들이 형성될 수 있다. 제1 및 제2 ACS들 각각은 층 스택(140)을 통해 연장되고 에피택셜 층들과 전기적으로 접촉한다. 그 이후에, 디바이스(300)의 제조를 완료하기 위해 다른 제조 단계들 또는 프로세스들이 수행된다.

GLS(163)는 X-Y 평면에서 다이아몬드-형상 단면을 갖기 때문에, GLS들(163)에 형성된 제1 ACS들도 또한, X-Y 평면에서 다이아몬드-형상 단면을 갖는다. 추가로, 디바이스(100)와 유사하게, 제1 ACS들은 X 방향을 따라 서로 이격되며 비연속적인 방식으로 연장되고, 제2 ACS들은 X 방향을 따라 연속적인 방식으로 연장된다. 추가로, 제2 ACS들은 NAND 메모리 셀들을 다수의 메모리 블록 영역들로 분할한다. 각각의 메모리 블록 영역은 Y 방향으로 한 쌍의 제2 ACS들 사이에 배열될 수 있다. 메모리 블록은 비연속적인 제1 ACS들을 포함하는 채널 홀 영역을 포함할 수 있다. 일부 다른 실시예들에서, GLS들(163) 및 이에 따른 제1 ACS들은 각각 X 방향 및 Y 방향을 따라 비연속적인 방식으로 연장될 수 있다.

도 16은 본 개시내용의 실시예들에 따른 다른 3D 메모리 디바이스(400)의 평면도를 개략적으로 도시한다. 디바이스(400)의 단면도들은 간략화를 위해 생략된다. 3D 메모리 디바이스(400)의 구조는 디바이스들(100, 300)의 것과 유사할 수 있지만, 디바이스(400)의 제1 GLS 영역(164)은 디바이스(100)의 제1 GLS 영역(160) 및 디바이스(300)의 제1 GLS 영역(162)과 상이하다.

디바이스(100, 300)와 유사하게, 디바이스(400)의 채널 홀들(150)은, Z 방향으로 연장되고 X-Y 평면에서 일정 패턴을 형성하도록 구성된다. 도 16에 도시된 바와 같이, 3D 메모리 디바이스(400)의 NAND 메모리 셀들은 GLS들(172)에 의해 다수의 메모리 블록 영역들(미도시)로 분할될 수 있다. GLS들(172)은, 디바이스(100)의 GLS(170) 또는 디바이스(300)의 GLS(171) 것과 동일한 구조 또는 유사한 구조를 가질 수 있다. 다른 메모리 블록 영역들(미도시)과 분리된 메모리 블록 영역(105)이 쌍의 GLS들(172) 사이에 구성될 수 있으며, 채널 홀 영역(106)을 포함할 수 있다. 채널 홀 영역(106)은, GLS들(172) 사이의 중간 영역 주위에 다수의 GLS들(165)을 포함할 수 있는 제1 GLS 영역들(164)을 포함할 수 있다. 일부 실시예들에서, GLS(165)는 디바이스(100)의 GLS(161)의 것과 동일한 형상 및 치수들을 가질 수 있다. 일부 다른 실시예들에서, GLS(165)는 GLS(161)의 것과 상이한 형상 또는 상이한 치수들, 이를테면 정사각형 형상, 타원형 형상, 또는 다른 형상을 가질 수 있다.

추가로, GLS들(161 또는 163)이 X 방향을 따라 연장되는 단일 행을 형성하는 디바이스들(100, 300)과 대조적으로, GLS들(165)은, 각각이 X 방향을 따라 연장되는 2개의 행들을 형성할 수 있다. 일 행에서, GLS들(165)은 서로 이격되며 비연속적으로 연장된다. 일부 실시예들에서, 인접한 GLS들(165)은 일정한 거리만큼 이격될 수 있다. 일부 다른 실시예들에서, 인접한 GLS들(165)은 상이한 값들의 거리들만큼 이격될 수 있다. 일부 실시예들에서, GLS들(165)의 2개의 행들은 GLS들(172) 사이의 중간 영역 주위에 배열되고 미리결정된 거리만큼 이격될 수 있다.

일부 다른 실시예들에서, 2개 초과의 행들의 GLS들(165)이 GLS들(172) 사이의 중간 영역 주위에 배열될 수 있다. 이로써, GLS들(165)은 X 방향 및 Y 방향 둘 다를 따라 연장되도록 구성될 수 있다. 즉, GLS들(165)은 메모리 블록 영역(105)의 X-Y 평면에서 또는 GLS들(172) 사이에 적절한 패턴을 형성하도록 구성될 수 있다. 일부 실시예들에서, 도 16에서와 같이, GLS들(165)은 Y 방향을 따르는 것보다 X 방향을 따라 더 긴 범위에 걸쳐 연장될 수 있다.

인접한 GLS들(165)은 적어도 특정 거리만큼 이격되기 때문에, 메모리 블록 영역(105)의 각각의 NAND 메모리 셀의 게이트 전극들은 전기적으로 연결된다. 이로써, 제1 GLS 영역들(164) 또는 GLS들(165)은 채널 홀 영역(106)을 3개의 전기적으로 연결된 부분들로 분할하는 것처럼 보여질 수 있다. 따라서, 메모리 블록 영역(105)의 기능은 영향을 받지 않는다.

하나 초과의 행의 GLS들(165)이 한 쌍의 GLS들(172) 사이에 형성되는 경우, 희생 층, 예를 들어, 디바이스(100)의 층들(130, 142)을 에칭하는 프로세스는 더 빠르고 더 완벽해질 수 있다. 유사하게, 캐비티 내의 에피택셜 층의 성장 레이트, 예를 들어, 디바이스(100)의 캐비티(181) 내의 층(184)의 성장 레이트는 보이드들의 형성을 방지하도록 더 균일해질 수 있다. 또한, 다른 실시예들에서, 메모리 블록 영역에 더 많은 채널 홀들이 배열되는 경우, GLS들(172) 사이의 거리는 Y 방향을 따라 증가할 수 있다. GLS들(172) 사이의 거리가 너무 커져서, 한 행의 GLS들(165)이 캐비티 내의 선택적 에피택셜 성장(예를 들어, 디바이스(100)의 캐비티(181) 내의 층(184)의 성장)에서의 보이드 형성을 또는 희생 스택 층들(예를 들어, 디바이스(100)의 층들(142))의 불완전한 에칭을 방지하기에 충분하지 않을 수 있다. 따라서, 일부 실시예들에서는, 보이드들 및 불완전한 에칭을 방지하는 데 다수의 행들의 GLS들(165)이 바람직할 수 있다.

도면들에는 도시되지 않았지만 디바이스들(100, 300)과 유사하게, 디바이스(400)는 기판(110) 및 기판 위에 증착되는 층 스택(140)을 포함할 수 있다. 디바이스(400)는 또한, Z 방향을 따라 층 스택(140)을 통해 수직으로 연장되는, 기능 층들(151), 채널 층들(155), 제1 ACS들 및 제2 ACS들을 포함할 수 있다. 이러한 구조에 대한 설명은 생략되거나 상세하게 반복되지 않는다.

3D NAND 메모리 디바이스(400)에 대한 제조 방법은, 디바이스들(100, 300)에 사용되는 것들과 동일하거나 유사한 하나 이상의 프로세스들을 사용할 수 있다. 예를 들어, 디바이스들(100, 300)에 사용되는 하나 이상의 증착 프로세스들, 하나 이상의 에칭 프로세스들, 및/또는 하나 이상의 채움 프로세스들이 디바이스(400)의 제조에 사용될 수 있다. 이러한 제조 프로세스들에 대한 설명은 생략되거나 상세하게 반복하지 않는다.

도 17, 도 18, 도 19 및 도 20은 본 개시내용의 실시예들에 따른 다른 3D 메모리 디바이스(500)의 평면도들 및 단면도들을 개략적으로 도시한다. 도 18에 도시된 단면도는 도 17의 DD' 라인을 따라 취한 것이다. 도 19에 도시된 단면도는 도 20의 EE' 라인을 따라 취한 것이다. 3D 메모리 디바이스(500)의 구조는 디바이스들(100, 300, 및/또는 400)의 것과 유사할 수 있지만, 디바이스(500)의 제1 GLS 영역(166)은 디바이스(100)의 제1 GLS 영역(160), 디바이스(300)의 제1 GLS 영역(162) 및 디바이스(400)의 제1 GLS 영역(164)과 상이하다.

디바이스들(100, 300, 400)과 유사하게, 디바이스(500)의 채널 홀들(150)은, Z 방향으로 연장되고 X-Y 평면에서 일정 패턴을 형성하도록 구성된다. 도 17에 도시된 바와 같이, 3D 메모리 디바이스(500)의 NAND 메모리 셀들은 GLS들(173)에 의해 다수의 메모리 블록 영역들(미도시)로 분할될 수 있다. GLS들(173)은, 디바이스(100)의 GLS(170) 또는 디바이스(300)의 GLS(171) 것과 동일한 구조 또는 유사한 구조를 가질 수 있다. 메모리 블록 영역(107)은 채널 홀 영역(108)을 포함할 수 있다. 메모리 블록 영역(107)은 쌍의 GLS들(173) 사이에 구성될 수 있고, GLS들(173)에 의해 다른 메모리 블록 영역들(미도시)과 분리될 수 있다. 채널 홀 영역(108)은, GLS들(173) 사이의 중간 영역 주위에 다수의 GLS들(167)을 포함할 수 있는 제1 GLS 영역(166)을 포함할 수 있다. 디바이스들(100, 300, 400)과 유사하게, GLS(167)는 Z 방향으로 연속적으로 연장되고 X 방향으로 비연속적으로 연장된다. GLS(167)의 단면은 X-Y 평면에서 다양한 형상들, 이를테면 도 17에 도시된 직사각형 형상을 가질 수 있다.

디바이스들(100, 300)과 상이하지만 디바이스(400)와 유사하게, GLS들(167)은, GLS들(173)에 평행하고 X 방향을 따라 연장되는 2개의 행들을 형성할 수 있다. 일부 실시예들에서, 2개의 행들의 GLS들(167)은 GLS들(173) 사이의 중간 영역 주위에 배열되고 미리결정된 거리만큼 이격될 수 있다. 각각의 행에서 GLS들(167)은 서로 이격되며 비연속적으로 연장될 수 있다. 일부 실시예들에서, 인접한 GLS들(167)은 X 방향으로 일정한 거리만큼 이격될 수 있다. 일부 실시예들에서, 인접한 GLS(167)는 X 방향으로 상이한 값의 거리만큼 이격될 수 있다. 일부 다른 실시예들에서, 2개 초과의 행들의 GLS들(167)이 GLS들(173) 사이의 중간 영역 주위에 배열될 수 있다. 이로써, GLS들(167)은, X 방향 및 Y 방향 둘 다를 따라 연장되고 그리고 GLS들(173) 사이에 또는 메모리 블록 영역(107)에서 X-Y 평면에서 2D 패턴을 형성하도록 구성될 수 있다. 일부 실시예들에서, GLS들(167)은, Y 방향을 따르기 보다 X 방향을 따른 더 긴 범위에 걸쳐 연장될 수 있다.

인접한 GLS들(165)이 X 방향, Y 방향 또는 X 방향과 Y 방향 사이의 다른 방향을 따라 적어도 특정 거리만큼 이격되기 때문에, 메모리 블록 영역(107)의 각각의 NAND 메모리 셀의 게이트 전극들이 전기적으로 연결된다. 이로써, 제1 GLS 영역들(166) 또는 GLS들(167)은 채널 홀 영역(108)을 3개의 전기적으로 연결된 부분들로 분할하는 것처럼 보여질 수 있다. 따라서, 메모리 블록 영역(107)의 기능은 GLS들(167)에 의해 영향을 받지 않는다.

디바이스(400)와 유사하게, 하나 초과의 행의 GLS들(167)이 쌍의 GLS들(173) 사이에 배열되는 경우, 희생 층, 예를 들어, 디바이스(100)의 층(130 또는 142)을 에칭하는 프로세스는, GLS들(167)이 존재하지 않는 시나리오에 비해, 더 빠르고 더 완벽해질 수 있다. 또한, 캐비티 내의 에피택셜 층들의 성장 레이트, 예를 들어, 디바이스(100)의 캐비티(181) 내의 층(184)의 성장 레이트는 보이드들의 형성을 방지하도록 더 균일해질 수 있다. 추가로, 일부 다른 실시예들에서, 더 많은 채널 홀들이 GLS들(173) 사이에 배열되는 경우, GLS들(173) 사이의 거리가 그에 따라 증가할 수 있다. GLS들(173) 사이의 거리가 너무 커져서, 한 행의 GLS들(167)이 캐비티(예를 들어, 디바이스(100)의 캐비티(181) 내의 층(184)) 내의 선택적 에피택셜 성장에서의 보이드 형성을 또는 희생 스택 층들(예를 들어, 디바이스(100)의 층들(142))의 불완전한 에칭을 방지하기에 충분하지 않을 수 있다. 따라서, 일부 실시예들에서는, 보이드 형성 및 불완전한 에칭을 방지하기 위해 다수의 행들의 GLS들(167)이 필요할 수 있다.

디바이스들(100, 300, 400)과 유사하게, 도 19에 도시된 바와 같이, 디바이스(500)는 기판(110), 에피택셜 층(185), 층 스택(140), 제1 ACS들(195), 및 제2 ACS들(196)을 포함할 수 있다.

3D NAND 메모리 디바이스(500)에 대한 제조 방법은, 디바이스들(100, 300, 400)에 사용된 것들과 동일하거나 유사한 하나 이상의 프로세스들을 사용할 수 있다. 예를 들어, 디바이스들(100, 300, 400)에 사용되는 하나 이상의 증착 프로세스들, 하나 이상의 에칭 프로세스들, 및/또는 하나 이상의 채움 프로세스들이 디바이스(500)의 제조에 사용될 수 있다.

도 18 및 도 19에 도시된 바와 같이, 3D 메모리 디바이스(500)가 제조되는 경우, 커버 층(120)은 CVD, PVD, ALD 또는 이들 프로세스들 중 둘 이상의 것의 조합에 의해 기판(110)의 최상부 표면 위에 증착될 수 있다. 그 다음, 디바이스들(100, 300, 400)와 유사하게, 폴리실리콘 층(130)과 같은 희생 층, 및 교번하는 스택 층들(141, 142)을 포함하는 층 스택(140)이 커버 층(120) 위에 순차적으로 증착될 수 있다. 디바이스들(100, 300, 400)과 유사하게, 디바이스(500)의 스택 층들(141, 142)이 또한, 예시적으로 각각 실리콘 산화물 및 실리콘 질화물을 포함할 수 있다. 도 17 및 도 18에 도시된 바와 같이, 디바이스들(100, 300, 400)과 유사하게, 디바이스(500)는 또한 채널 홀들(150), 기능 층들(151) 및 폴리실리콘 채널 층들(155)(반도체 채널들)을 포함할 수 있다. 기능 층들(151)은 디바이스(100)에 대한 것과 동일한 방식으로 채널 홀들(150)의 측벽들 및 최하부 표면들 상에 형성된다. 기능 층(151)은 예시적으로, 채널 홀(150)의 측벽 및 최하부 상에 증착되는 차단 층(152)으로서의 실리콘 산화물 층, 차단 층(152)의 표면 상에 증착되는 전하 트랩 층(153)으로서의 실리콘 질화물 층, 및 전하 트랩 층(153)의 표면 상에 증착되는 터널 절연 층(154)으로서의 실리콘 산화물 층을 포함할 수 있다. 폴리실리콘 채널 층(155)은 터널 절연 층(154)의 표면 상에 증착될 수 있다. 채널 홀들(150)은 유전체 재료(156)로 채워질 수 있다.

그 다음, GLS들(167, 173)이 형성될 수 있다. 도 17에 도시된 바와 같이, GLS(167)의 단면은 X-Y 평면에서 직사각형 형상을 갖는다. 그런 다음, 디바이스(100)와 유사하게, GLS 스페이서들(168)이 증착되고 선택적으로 에칭되어, 도 18에 도시된 바와 같이, 희생 층(130)이 노출될 수 있다. 그 다음, 기판과 가까운 기능 층(151)의 일부, GLS 스페이서들(168)의 일부, 커버 층(120) 및 희생 층(130)이 에칭될 수 있으며, 이는 캐비티 내의 채널 층(155)의 측면 부분 및 기판을 노출시킨다. 채널 층(155)의 측면 부분 및 기판이 노출된 후, 채널 층(155)의 측면 부분 및 기판 상에 에피택셜 단결정질 실리콘 및 폴리실리콘 층들을 성장시키기 위해 선택적 에피택셜 성장이 수행될 수 있다. 에피택셜 성장은 캐비티를 채우고, 에피택셜 층(185)이 형성된다. 에피택셜 층(185)은 채널 층(155)의 측면 부분과 전기적으로 접촉한다. 2개의 행들의 GLS들(167)이 GLS들(173) 사이의 중간에 구성되기 때문에, 에피택셜층(185)이 캐비티를 채우도록 성장될 때 보이드 형성이 방지될 수 있다.

그 후, 디바이스들(100, 300, 400)과 유사하게, 희생 스택 층들(142) 및 GLS 스페이서들(168)의 나머지 부분이 에칭 제거될 수 있고, 층들(142)은 W 층들과 같은 전도체 층들(143)로 대체될 수 있다. 2개의 행들의 GLS들(167)이 GLS들(173) 사이의 중간에 구성되기 때문에, 희생 스택 층들(142)이 완전히 에칭될 수 있다. 따라서, 전도체 층들(143)은 층(142)의 불완전한 에칭으로 인한 문제들 없이 적절하게 증착될 수 있다. 전도체 층들(143)은 3D 메모리 디바이스(500)의 워드 라인들로서 구성되고, 채널 층들(155)은 비트 라인들로서 구성된다. 그 다음, 제1 ACS들(195) 및 제2 ACS들(196)이 제조된다. GLS들(167, 173)의 최하부 표면들 및 측벽들 상에 실리콘 산화물 층(197)과 같은 전기 격리 층을 형성하기 위해 증착 프로세스가 수행될 수 있다. 층(197)은 GLS들(167, 173)의 최하부에서 에피택셜 층(185)을 노출시키도록 선택적으로 에칭될 수 있다.

그 다음, GLS들(167, 173)에서 제1 ACS들(195) 및 제2 ACS들(196)을 형성하기 위해 다른 프로세스들이 수행될 수 있다. 도 19에 도시된 바와 같이, 티타늄 질화물, W, Co, Cu, Al, 도핑된 실리콘 또는 실리사이드와 같은 전도성 재료를 포함하는 전도성 층(198)이 실리콘 산화물 층(197)을 커버하기 위해 증착될 수 있고 GLS들(167, 173)의 최하부에 있는 층(185)과 전기적으로 접촉할 수 있다. 그런 다음, GLS들은 도핑된 폴리실리콘과 같은 전도성 재료(199)로 채워질 수 있다. 도 20은, 제1 ACS들(195) 및 제2 ACS들(196)를 형성하기 위해 GLS들이 채워진 후의 평면도를 개략적으로 도시한다. 도 19에 도시된 바와 같이, 제1 ACS들(195) 및 제2 ACS들(196)이 형성된 후, 이들은 전기적 전도성 채널들이 되어, 층 스택(140)을 통해 연장되고 에피택셜 층(185)과 전기적으로 접촉한다. 그 이후에, 디바이스(500)의 제조를 완료하기 위해 다른 제조 단계들 또는 프로세스들이 수행된다.

GLS(167)는 X-Y 평면에서 직사각형 단면을 갖기 때문에, GLS들(167)에 형성된 제1 ACS들(195)도 또한, X-Y 평면에서 직사각형 단면을 갖는다. 추가로, 디바이스들(100, 300, 400)과 유사하게, 제1 ACS들(195)은 X 방향을 따라 이격되어 비연속적인 방식으로 연장되고, 제2 ACS들(196)은 X 방향을 따라 연속적인 방식으로 메모리 홀 영역(107)의 좌측에서 우측으로 연장된다. 추가로, 제2 ACS들(196)은 디바이스(500)의 NAND 메모리 셀들을 다수의 메모리 블록 영역들(미도시)로 분할한다. 각각의 메모리 블록 영역, 예를 들어, 메모리 블록 영역(107)은 Y 방향으로 한 쌍의 제2 ACS(196) 사이에 배치될 수 있다. 부가적으로, 각각의 메모리 블록 영역은 비연속적인 제1 ACS들(195)을 포함하는 채널 홀 영역을 포함할 수 있다. 도 17 및 도 19에 도시된 바와 같이, 제1 ACS들(195)은 각각 X 방향 및 Y 방향을 따라 비연속적으로 방식으로 연장될 수 있다. 즉, 메모리 블록 영역(107)에서 또는 쌍의 제2 ACS들(196) 사이에서, 제1 ACS들(195)은 X-Y 평면에서 2D 패턴과 같은 일정 패턴을 형성하도록 구성될 수 있다. 제2 ACS들(196)이 X 방향으로 좌측에서 우측으로 연속적으로 연장됨에 따라, 제1 ACS들(195)은 Y 방향을 따르기 보다는 X 방향을 따라 더 긴 범위에 걸쳐 연장될 수 있다.

일부 실시예들에서, 인접한 제1 ACS들(195) 사이의 간격은 X 방향으로 고정된 값일 수 있다. 일부 다른 실시예에서, 인접한 제1 ACS들(195) 사이의 간격은 X 방향으로 상이한 값들을 포함할 수 있다. 또한, 일부 실시예들에서, GLS들(167)은 채널 홀 영역(108)에서 동일한 형상 또는 치수들을 가질 수 있다. 일부 다른 실시예들에서, GLS들(167)은 채널 홀 영역(108)에서 상이한 형상들 또는 치수들 가질 수 있다. 이에 따라, 일부 실시예들에서, 제1 ACS들(195)은 채널 홀 영역(108)에서 동일한 형상 또는 치수들을 가질 수 있다. 일부 다른 실시예들에서, 제1 ACS들(195)은 채널 홀 영역(108)에서 상이한 형상들 또는 치수들을 가질 수 있다.

제1 ACS들(195)은 서로 접촉하지 않게 비연속적으로 배열되며, 적어도 정해진 거리만큼 이격된다. 이로써, 인접한 제1 ACS들(195) 사이의 공간은 NAND 메모리 셀들 간의 전기적 연결을 제공한다. 제1 ACS들(195)은 채널 홀 영역(108)을 3개의 전기적으로 연결된 부분들로 분할하는 것처럼 보여질 수 있다. 따라서, 영역(107)과 같은 메모리 블록 영역에서 메모리 블록의 기능은 제1 ACS들(195)의 배열에 의해 영향을 받지 않는다.

도 21 및 도 22는, 본 개시내용의 실시예들에 따른 추가의 특징을 갖는 3D 메모리 디바이스(500)의 평면도 및 단면도를 개략적으로 도시한다. 도 22에 도시된 단면도는 도 21의 FF' 라인을 따라 취한 것이다. 추가의 특징은 최상부 선택 게이트(TSG; top select gate) 컷이다. 영역들(1951)은, TSG 컷을 표현하고 도 21 및 도 22에서 점선들로 지시된다. 도 21 및 도 22에 예시된 바와 같이, TSG 컷은, Y 방향에서 제1 ACS(195)보다 좁은 폭을 가지며, 채널 홀 영역(108)의 좌측에서 우측으로 X 방향으로 연속적으로 연장된다. 수직 방향(즉, Z 방향)에서, TSG 컷은, 제한된 범위 내에서 층 스택(140)을 통해 부분적으로만 연장된다. 따라서, 영역(1951) 및 제1 ACS들(195)은 채널 홀 영역(108) 또는 메모리 블록 영역(107)에서 부분적으로 중첩한다.

일부 실시예들에서, 비연속적인 제1 ACS들(195)의 하나의 행은 제2 ACS들(196) 사이의 TSG 컷과 함께 구성될 수 있다. 예를 들어, 일부 실시예들에서, Y 방향을 따라 제2 ACS들(196) 사이에 13개 행들의 채널 홀들(150)이 존재하는 경우, 제2 ACS(196)로부터 7번째 행의 채널 홀들(150)은 제1 ACS들(195)의 행을 형성하는 데 사용될 수 있다. 그런 다음, 6개 행들의 채널 홀들(150)이 제1 ACS들(195)의 행의 각 측에 배열된다. 또한, 다수의 행들의 제1 ACS들(195)은 Y 방향을 따라 제2 ACS들(196) 사이의 다수의 TSG 컷들과 함께 구성될 수 있다. 예를 들어, 일부 실시예들에서, 7N-1개 행들의 채널 홀들(150)이 존재하는 경우(여기서, N은 2보다 큰 정수임), ACS(196)로부터 7번째 행은 제1 ACS들(195)의 1번째 행을 형성하는 데 사용될 수 있고, 14번째 행은 제1 ACS들(195)의 2번째 행을 형성하는 데 사용될 수 있는 식이다. 이러한 시나리오에서, 제1 ACS들(195)의 2개의 인접한 행들 사이에 또는 인접한 행의 ACS(195)와 ACS(196) 사이에 6개 행들의 채널 홀들(150)이 존재한다.

도 21 및 도 22에 예시된 바와 같이, X 방향을 따라 인접한 ACS들(195) 사이의 간격이 작을수록, X-Z 평면에서 ACS들(195)의 더 큰 면적을 의미하므로 위에서 설명된 에칭 및 채움 프로세스에 바람직하다. 그러나, 인접한 ACS들(195) 사이의 간격이 너무 좁아지면, 인접한 ACS들(195)이 서로 접촉할 수 있어 신뢰성 문제들이 발생할 수 있다. 따라서, X 방향을 따라 ACS(195)의 길이를 최적화해야 한다.

개시된 메모리 구조들 및 방법들을 사용함으로써, 비연속적인 GLS들은 메모리 블록의 기능에 영향을 미치지 않으면서 메모리 블록 영역의 연속적인 GLS들 사이에 형성된다. 비연속적인 GLS들은 캐비티에서의 선택적 에피택셜 성장을 개선한다. 따라서, 보이드 형성이 방지될 수 있고 전류의 누설 문제들이 회피될 수 있다. 비연속적인 GLS들은 또한 희생 스택 층들의 에칭을 향상시키며, 이는 불완전한 게이트 전극이 발생하는 것을 방지할 수 있다. 이로써, 3D 메모리 디바이스의 품질 및 신뢰성이 향상될 수 있다.

본 개시내용의 원리들 및 구현들이 명세서에서 특정 실시예들을 사용하여 설명되지만, 실시예들에 대한 이전 설명들은 단지 본 발명의 이해를 돕기 위한 것일 뿐이다. 또한, 전술된 서로 다른 실시예들의 특징들이 결합되어 추가적인 실시예들을 형성할 수 있다. 당업자는 본 개시내용의 사상에 따라 특정 구현들 및 적용 범위를 수정할 수 있다. 따라서, 본 명세서의 내용이 본 개시내용을 제한하는 것으로 해석되어서는 안 된다.

Claims

3D(three-dimensional) 메모리 디바이스로서,
기판;
상기 기판 위의 층 스택 ―상기 층 스택은, 교번식으로 적층되는 복수의 제1 스택 층들 및 복수의 제2 스택 층들, 및 복수의 메모리 블록들을 포함함―;
상기 층 스택을 통해 연장되는 채널 층의 측면 부분 상의 제1 에피택셜 층;
상기 기판 상의 제2 에피택셜 층; 및
각각의 메모리 블록에 대해 구성되며 상기 층 스택을 통해 연장되는, 복수의 제1 어레이 공통 소스(ACS: array common source)들 및 복수의 제2 ACS들
을 포함하며,
상기 제1 에피택셜 층은 상기 제2 에피택셜 층에 접하고, 상기 복수의 제1 ACS들 및 상기 복수의 제2 ACS들은 상기 제2 에피택셜 층과 전기적으로 연결되고, 그리고 상기 층 스택의 일부 및 상기 복수의 제1 ACS들은 상기 복수의 제2 ACS들 사이에 있는,
3D 메모리 디바이스.
제1항에 있어서,
상기 복수의 제1 ACS들은 상기 복수의 제2 ACS들 사이에서 서로 이격되는, 3D 메모리 디바이스.
제1항에 있어서,
상기 복수의 제1 ACS들은 상기 복수의 제2 ACS들과 평행한 방향을 따라 이격되는, 3D 메모리 디바이스.
제1항에 있어서,
상기 복수의 제1 ACS들은 최상부 선택 게이트(TSG: top select gate) 컷(cut)의 영역과 부분적으로 중첩하는, 3D 메모리 디바이스.
제1항에 있어서,
상기 층 스택을 통해 연장되는 채널 홀의 측벽 및 최하부 표면 상에 증착되는 기능 층(functional layer); 및
상기 채널 홀을 채우는 유전체 재료
를 더 포함하며,
상기 채널 층은 상기 기능 층에 인접하게 증착되고, 상기 기능 층은 차단 층, 전하 트랩 층 및/또는 터널 절연 층을 포함하는, 3D 메모리 디바이스.
제1항에 있어서,
상기 복수의 제1 ACS들 및 상기 복수의 제2 ACS들 각각은,
게이트 라인 슬릿(GLS: gate line slit)의 측벽 상에 증착되는 전기 절연 층; 및
상기 GLS의 전기 절연 층 상에 증착되는 전기 전도성 재료
를 포함하는, 3D 메모리 디바이스.
제1항에 있어서,
상기 복수의 제1 스택 층들은 전기 전도성 재료를 포함하는, 3D 메모리 디바이스.
제1항에 있어서,
상기 복수의 제1 ACS들 각각은, 실린더 형상 또는 기둥(pillar) 형상을 형성하는, 3D 메모리 디바이스.
제1항에 있어서,
상기 복수의 제1 ACS들은 상이한 형상들을 포함하는, 3D 메모리 디바이스.
제1항에 있어서,
상기 복수의 제1 ACS들은 미리 결정된 거리만큼 이격되는, 3D 메모리 디바이스.
제1항에 있어서,
상기 복수의 제1 ACS들은 상이한 값들의 거리들만큼 이격되는, 3D 메모리 디바이스.
제1항에 있어서,
상기 복수의 제1 ACS들은 2-차원 패턴을 형성하는, 3D 메모리 디바이스.
제1항에 있어서,
상기 복수의 제1 ACS들은 복수의 행(row)들을 형성하며, 상기 복수의 행들 각각은 상기 복수의 제2 ACS들에 평행한 방향을 따라 연장되는, 3D 메모리 디바이스.
3D(three-dimensional) 메모리 디바이스를 제조하기 위한 방법으로서,
기판 위에 층 스택을 형성하는 단계 ―상기 층 스택은 교번식으로 적층되는 복수의 제1 스택 층들 및 복수의 제2 스택 층들을 포함함―;
상기 층 스택을 통해 연장되는 채널 층의 측면 부분 상에 제1 에피택셜 층을 증착하고 그리고 상기 기판 상에 제2 에피택셜 층을 증착하기 위해, 에피택셜 성장을 수행하는 단계; 및
복수의 메모리 블록들 각각에 대해 상기 층 스택을 통해 연장되는 복수의 제1 GLS(gate line slit)들 및 복수의 제2 GLS들을 형성하는 단계
를 포함하며,
상기 제1 에피택셜 층은 상기 제2 에피택셜 층에 접하고 그리고 상기 층 스택의 일부 및 상기 복수의 제1 GLS들은 상기 복수의 제2 GLS들 사이에 있는,
3D 메모리 디바이스를 제조하기 위한 방법.
제14항에 있어서,
상기 복수의 제1 GLS들은 상기 복수의 제2 GLS들 사이에서 서로 이격되는, 3D 메모리 디바이스를 제조하기 위한 방법.
제14항에 있어서,
상기 복수의 제1 GLS들은 상기 복수의 제2 GLS들과 평행한 방향을 따라 이격되는, 3D 메모리 디바이스를 제조하기 위한 방법.
제14항에 있어서,
상기 층 스택을 통해 연장되는 채널 홀을 형성하는 단계;
상기 채널 홀의 측벽 및 최하부 표면 상에 기능 층을 형성하는 단계 ―상기 기능 층은 차단 층, 전하 트랩 층 및/또는 터널 절연 층을 포함함―; 및
상기 채널 홀을 유전체 재료로 채우는 단계
를 더 포함하며,
상기 채널 층은 상기 기능 층에 인접하게 증착되는, 3D 메모리 디바이스를 제조하기 위한 방법.
제17항에 있어서,
상기 측면 부분 상에 상기 제1 에피택셜 층을 그리고 상기 기판 상에 상기 제2 에피택셜 층을 성장시키기 위해 상기 에피택셜 성장을 수행하기 전에, 상기 채널 층의 측면 부분을 노출시키기 위해 상기 기능 층의 일부를 제거하는 단계를 더 포함하는, 3D 메모리 디바이스를 제조하기 위한 방법.
제14항에 있어서,
상기 기판 위에 희생 층을 증착하는 단계;
상기 복수의 제1 GLS들 중 하나의 GLS의 측벽 및 최하부 표면 상에 스페이서 층을 증착하는 단계;
상기 희생 층의 일부가 노출되도록 에칭함으로써, 상기 최하부 표면 상의 스페이서 층의 일부를 제거하는 단계; 및
상기 에피택셜 성장을 수행하기 전에, 에칭에 의해 캐비티를 형성하기 위해 상기 희생 층을 제거하는 단계
를 더 포함하는 3D 메모리 디바이스를 제조하기 위한 방법.
제14항에 있어서,
상기 에피택셜 성장을 수행하기 전에, 에칭에 의해 상기 기판의 표면을 노출시키기 위해 상기 기판 상의 커버 층을 제거하는 단계를 더 포함하는, 3D 메모리 디바이스를 제조하기 위한 방법.
제14항에 있어서,
복수의 제1 ACS(array common source)들을 형성하기 위해, 상기 복수의 제1 GLS들을 적어도 하나의 전기 전도성 재료로 채우는 단계; 및
복수의 제2 ACS들을 형성하기 위해, 상기 복수의 제2 GLS들을 적어도 하나의 전기 전도성 재료로 채우는 단계
를 더 포함하며,
상기 복수의 제1 ACS들 및 상기 복수의 제2 ACS들은 상기 제2 에피택셜 층과 전기적으로 연결되는, 3D 메모리 디바이스를 제조하기 위한 방법.
제14항에 있어서,
에칭 프로세스에 의해 상기 복수의 제1 스택 층들의 일부를 제거하는 단계를 더 포함하는, 3D 메모리 디바이스를 제조하기 위한 방법.
제22항에 있어서,
복수의 전도체 층들을 형성하는 단계를 더 포함하며,
상기 복수의 전도체 층들 및 상기 복수의 제2 스택 층들은 교번식으로 적층되는, 3D 메모리 디바이스를 제조하기 위한 방법.
3D(three-dimensional) 메모리 디바이스를 제조하기 위한 방법으로서,
기판 위에 층 스택을 형성하는 단계 ―상기 층 스택은 교번식으로 적층되는 복수의 제1 스택 층들 및 복수의 제2 스택 층들을 포함함―;
상기 층 스택을 통해 연장되는 채널 층의 측면 부분 상에 제1 에피택셜 층을 증착하고 그리고 상기 기판 상에 제2 에피택셜 층을 증착하기 위해, 에피택셜 성장을 수행하는 단계; 및
복수의 메모리 블록들 각각에 대해 상기 층 스택을 통해 연장되는 복수의 제1 ACS(array common source)들 및 복수의 제2 ACS들을 형성하는 단계
를 포함하며,
상기 제1 에피택셜 층은 상기 제2 에피택셜 층에 접하고, 상기 복수의 제1 ACS들 및 상기 복수의 제2 ACS들은 상기 제2 에피택셜 층과 전기적으로 연결되고, 그리고 상기 층 스택의 일부 및 상기 복수의 제1 ACS들은 상기 복수의 제2 ACS들 사이에 있는,
3D 메모리 디바이스를 제조하기 위한 방법.
제24항에 있어서,
상기 복수의 제1 ACS들은 상기 복수의 제2 ACS들 사이에서 서로 이격되는, 3D 메모리 디바이스를 제조하기 위한 방법.
제24항에 있어서,
상기 복수의 제1 ACS들은 상기 복수의 제2 ACS들과 평행한 방향을 따라 이격되는, 3D 메모리 디바이스를 제조하기 위한 방법.
제24항에 있어서,
상기 층 스택을 통해 연장되는 복수의 제1 GLS(gate line slit)들 및 복수의 제2 GLS들을 형성하는 단계;
복수의 제1 ACS들을 형성하기 위해, 상기 복수의 제1 GLS들을 적어도 하나의 전기 전도성 재료로 채우는 단계; 및
상기 복수의 제2 ACS들을 형성하기 위해, 상기 복수의 제2 GLS들을 적어도 하나의 전기 전도성 재료로 채우는 단계
를 더 포함하는, 3D 메모리 디바이스를 제조하기 위한 방법.
제24항에 있어서,
상기 층 스택을 통해 연장되는 채널 홀을 형성하는 단계; 및
상기 채널 홀의 측벽 상에 기능 층을 형성하는 단계
를 더 포함하며, 상기 기능 층은 차단 층, 전하 트랩 층 및/또는 터널 절연 층을 포함하고,
상기 채널 층은 상기 기능 층에 인접하게 증착되는, 3D 메모리 디바이스를 제조하기 위한 방법.
제28항에 있어서,
상기 측면 부분 상에 상기 제1 에피택셜 층을 그리고 상기 기판 상에 상기 제2 에피택셜 층을 성장시키기 위해 상기 에피택셜 성장을 수행하기 전에, 상기 채널 층의 측면 부분을 노출시키기 위해 상기 기능 층의 일부를 제거하는 단계를 더 포함하는, 3D 메모리 디바이스를 제조하기 위한 방법.
제24항에 있어서,
상기 기판 위에 희생 층을 증착하는 단계; 및
상기 에피택셜 성장을 수행하기 전에, 에칭에 의해 캐비티를 형성하기 위해 상기 희생 층을 제거하는 단계를 더 포함하는, 3D 메모리 디바이스를 제조하기 위한 방법.
제24항에 있어서,
상기 에피택셜 성장을 수행하기 전에, 에칭에 의해 상기 기판의 표면을 노출시키기 위해 상기 기판 상의 커버 층을 제거하는 단계를 더 포함하는, 3D 메모리 디바이스를 제조하기 위한 방법.
제24항에 있어서,
에칭 프로세스에 의해 상기 복수의 제1 스택 층들의 일부를 제거하는 단계를 더 포함하는, 3D 메모리 디바이스를 제조하기 위한 방법.
제32항에 있어서,
복수의 전도체 층들을 형성하는 단계를 더 포함하며,
상기 복수의 전도체 층들 및 상기 복수의 제2 스택 층들은 교번식으로 적층되는, 3D 메모리 디바이스를 제조하기 위한 방법.
제24항에 있어서,
상기 복수의 제1 ACS들은 최상부 선택 게이트(TSG: top select gate) 컷의 영역과 부분적으로 중첩하는, 3D 메모리 디바이스를 제조하기 위한 방법.