CN114747019A - 包括分立电荷存储元件的三维存储器器件及其形成方法 - Google Patents

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Abstract

本发明提供了绝缘层和间隔物材料层的交替堆叠，该绝缘层和间隔物材料层的交替堆叠可以在衬底上方形成。间隔物材料层可以形成为导电层，或者可以随后被导电层替换。存储器开口可以穿过交替堆叠形成，并且环形横向凹陷部形成在该绝缘层的层级处。金属部分形成在该环形横向凹陷部中，并且半导体材料层沉积在该金属部分上方。金属‑半导体合金部分通过执行退火工艺形成，并且随后通过执行选择性蚀刻工艺来移除。半导体材料层的剩余部分包括半导体材料部分的竖直堆叠，该半导体材料部分可以任选地部分地或完全地转换成氮化硅材料部分。半导体材料部分和/或氮化硅材料部分可以用作分立电荷存储元件。

Description

包括分立电荷存储元件的三维存储器器件及其形成方法
相关申请
本申请要求以下专利申请的优先权权益：2020年4月15日提交的美国非临时专利申请No.16/849,600；以及2020年4月15日提交的美国非临时专利申请No.16/849,664，这些专利申请的全部内容据此以引用方式并入本文以用于所有目的。
技术领域
本公开整体涉及半导体器件领域，并且具体地涉及一种包括分立电荷存储元件的三维存储器器件及其制造方法。
背景技术
每个单元具有一个位的三维竖直NAND串在T.Endoh等人的标题为“Novel UltraHigh Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”，IEDM Proc.(2001)33-36的文章中公开。
发明内容
根据本公开的一个方面，提供了一种形成三维存储器器件的方法，该方法包括：在衬底上方形成绝缘层和间隔物材料层的交替堆叠，其中间隔物材料层形成为导电层或随后被导电层替换；形成穿过所述交替堆叠的存储器开口；通过使绝缘层的侧壁相对于存储器开口周围的间隔物材料层的侧壁横向地凹陷，在绝缘层的层级处形成环形横向凹陷部；在环形横向凹陷部中形成分立金属部分的竖直堆叠；在金属部分的竖直堆叠上形成半导体材料层；通过使金属部分的竖直堆叠与半导体材料层的被定位在绝缘层的层级处的部分反应来形成金属-半导体合金部分的竖直堆叠；相对于半导体材料层的未反应部分选择性地移除金属-半导体合金部分的竖直堆叠，其中半导体材料层的未反应部分保留在间隔物材料层的层级处并且包括分立半导体材料部分的竖直堆叠；以及在存储器开口中形成隧穿介电层和竖直半导体沟道。
根据本公开的另一方面，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层和导电层的交替堆叠，该绝缘层和导电层的交替堆叠定位在衬底上方；存储器开口，该存储器开口竖直地延伸穿过交替堆叠，其中存储器开口具有在绝缘层的每个层级处向外延伸的横向突出部分；以及存储器开口填充结构，该存储器开口填充结构被定位在存储器开口中并且从外部到内部包括：阻挡介电层；电荷存储结构，该电荷存储结构包括分立半导体材料部分的竖直堆叠以及与该竖直堆叠接触的至少一个氮化硅材料部分；隧穿介电层，该隧穿介电层与电荷存储结构接触；以及竖直半导体沟道。
根据本公开的又一个方面，提供了一种三维存储器器件，该三维存储器器件包括：位于衬底上方的绝缘层和导电层的交替堆叠；存储器开口，该存储器开口竖直地延伸穿过交替堆叠，其中存储器开口具有在绝缘层的层级处向外延伸的横向突出部分；以及存储器开口填充结构，该存储器开口填充结构被定位在存储器开口中并且从外部到内部包括阻挡介电层、分立电荷存储材料部分的竖直堆叠、隧穿介电层和竖直半导体沟道，其中每个电荷存储材料部分包括被定位在电材料层中的相应一个电材料层的层级处的管状部分、从管状部分的外侧壁的上端横向地向外延伸的上凸缘部分、以及从管状部分的外侧壁的下端横向地向外延伸的下凸缘部分。
根据本公开的又一个方面，提供了一种形成三维存储器器件的方法，该方法包括：在衬底上方形成绝缘层和间隔物材料层的交替堆叠，其中间隔物材料层形成为导电层或随后被导电层替换；形成穿过所述交替堆叠的存储器开口；通过使绝缘层的侧壁相对于存储器开口周围的间隔物材料层的侧壁横向地凹陷，在绝缘层的层级处形成环形横向凹陷部；在环形横向凹陷部中形成分立金属部分的竖直堆叠；在金属部分的竖直堆叠上形成半导体材料层；移除分立金属部分的竖直堆叠和半导体材料层的与分立金属部分的竖直堆叠相邻的部分，其中半导体材料层的剩余部分包括半导体材料部分的竖直堆叠，并且半导体材料部分中的每个半导体材料部分包括管状部分、从管状部分的外侧壁的上端横向地向外延伸的上凸缘部分以及从管状部分的外侧壁的下端横向地向外延伸的下凸缘部分；以及在存储器开口中形成隧穿介电层和竖直半导体沟道。
根据本公开的另一方面，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层和导电层的交替堆叠，该绝缘层和导电层的交替堆叠定位在衬底上方；存储器开口，该存储器开口竖直地延伸穿过交替堆叠，其中存储器开口具有在绝缘层的层级处向外延伸的横向突出部分；以及存储器开口填充结构，该存储器开口填充结构被定位在存储器开口中并且从外部到内部包括阻挡介电层、电荷存储材料部分的竖直堆叠、隧穿介电层和竖直半导体沟道、以及被定位在阻挡介电层和隧穿介电层之间的绝缘层的层级处的分立环形绝缘材料部分的竖直堆叠。
附图说明
图1是根据本公开的实施方案的在形成至少一个外围器件和半导体材料层之后的示例性结构的示意性竖直剖面图。
图2是根据本公开的实施方案的在形成绝缘层和牺牲材料层的交替堆叠体之后的示例性结构的示意性竖直剖面图。
图3是根据本公开的实施方案的在形成阶梯式平台和后向阶梯式介电材料部分之后的示例性结构的示意性竖直剖面图。
图4A是根据本公开的实施方案的在形成存储器开口和支撑开口之后的示例性结构的示意性竖直剖面图。
图4B是图4A的示例性结构的俯视图。竖直平面A-A’为图4A的剖面的平面。
图5A至图5P是根据本公开的实施方案的在形成第一示例性存储器开口填充结构期间示例性结构内的存储器开口的顺序示意性竖直剖面图。
图5Q和图5R是根据本公开的实施方案的在形成第一示例性存储器开口填充结构的替代构型期间的存储器开口的顺序示意性竖直剖面图。
图6A至图6J是根据本公开的实施方案的在形成第二示例性存储器开口填充结构期间示例性结构内的存储器开口的顺序示意性竖直剖面图。
图6K和图6L是根据本公开的实施方案的在形成第二示例性存储器开口填充结构的替代构型期间的存储器开口的顺序示意性竖直剖面图。
图7A至图7N是根据本公开的实施方案的在形成第三示例性存储器开口填充结构期间示例性结构内的存储器开口的顺序示意性竖直剖面图。
图7O和图7P是根据本公开的实施方案的在形成第三示例性存储器开口填充结构的替代构型期间的存储器开口的顺序示意性竖直剖面图。
图8A至图8F是根据本公开的实施方案的在形成第四示例性存储器开口填充结构期间示例性结构内的存储器开口的顺序示意性竖直剖面图。
图8G和图8H是根据本公开的实施方案的在形成第四示例性存储器开口填充结构的替代构型期间的存储器开口的顺序示意性竖直剖面图。
图9A至图9F是根据本公开的实施方案的在形成第五示例性存储器开口填充结构期间示例性结构内的存储器开口的顺序示意性竖直剖面图。
图9G和图9H是根据本公开的实施方案的在形成第五示例性存储器开口填充结构的替代构型期间的存储器开口的顺序示意性竖直剖面图。
图10A至图10M是根据本公开的实施方案的在形成第六示例性存储器开口填充结构期间示例性结构内的存储器开口的顺序示意性竖直剖面图。
图10N和图10O是根据本公开的实施方案的在形成第六示例性存储器开口填充结构的替代构型期间的存储器开口的顺序示意性竖直剖面图。
图11A至图11G是根据本公开的实施方案的在形成第七示例性存储器开口填充结构期间示例性结构内的存储器开口的顺序示意性竖直剖面图。
图11H和图11I是根据本公开的实施方案的在形成第七示例性存储器开口填充结构的替代构型期间的存储器开口的顺序示意性竖直剖面图。
图12A至图12G是根据本公开的实施方案的在形成第八示例性存储器开口填充结构期间示例性结构内的存储器开口的顺序示意性竖直剖面图。
图12H和图12I是根据本公开的实施方案的在形成第八示例性存储器开口填充结构的替代构型期间的存储器开口的顺序示意性竖直剖面图。
图13是根据本公开的实施方案的在形成存储器堆叠结构和支撑柱结构之后的示例性结构的示意性竖直剖面图。
图14A是根据本公开的实施方案的在形成背侧沟槽之后的示例性结构的示意性竖直剖面图。
图14B是图14A的示例性结构的局部透视俯视图。竖直平面A-A’为图14A的示意性竖直剖面图的平面。
图15是根据本公开的实施方案的在形成背侧凹陷部之后的示例性结构的示意性竖直剖面图。
图16A是根据本公开的实施方案在背侧凹陷部中形成导电层之后的示例性结构的示意性竖直剖面图。
图16B是图16A的示例性结构的局部透视俯视图。竖直平面A-A’为图16A的示意性竖直剖面图的平面。
图17是根据本公开的实施方案的在形成绝缘间隔物和背侧接触结构之后的示例性结构的示意性竖直剖面图。
图18A是根据本公开的实施方案的在形成附加接触通孔结构之后的示例性结构的示意性竖直剖面图。
图18B是图18A的示例性结构的俯视图。竖直平面A-A’为图18A的示意性竖直剖面图的平面。
图19A是根据本公开的实施方案在第一示例性存储器开口填充结构或第二示例性存储器开口填充结构存在于存储器开口中的情况下图18A和图18B的示例性结构中的存储器开口的放大视图。
图19B是根据本公开的实施方案在第一示例性存储器开口填充结构或第二示例性存储器开口填充结构的替代构型存在于存储器开口中的情况下图18A和图18B的示例性结构中的存储器开口的放大视图。
图20A是根据本公开的实施方案的在第三示例性存储器开口填充结构存在于存储器开口中的情况下图18A和图18B的示例性结构中的存储器开口的放大视图。
图20B是根据本公开的实施方案的在第三示例性存储器开口填充结构的替代构型存在于存储器开口中的情况下图18A和图18B的示例性结构中的存储器开口的放大视图。
图21A是根据本公开的实施方案的在第四示例性存储器开口填充结构存在于存储器开口中的情况下图18A和图18B的示例性结构中的存储器开口的放大视图。
图21B是根据本公开的实施方案的在第四示例性存储器开口填充结构的替代构型存在于存储器开口中的情况下图18A和图18B的示例性结构中的存储器开口的放大视图。
图22A是根据本公开的实施方案的在第五示例性存储器开口填充结构存在于存储器开口中的情况下图18A和图18B的示例性结构中的存储器开口的放大视图。
图22B是根据本公开的实施方案的在第五示例性存储器开口填充结构的替代构型存在于存储器开口中的情况下图18A和图18B的示例性结构中的存储器开口的放大视图。
图23A是根据本公开的实施方案的在第六示例性存储器开口填充结构存在于存储器开口中的情况下图18A和图18B的示例性结构中的存储器开口的放大视图。
图23B是根据本公开的实施方案的在第六示例性存储器开口填充结构的替代构型存在于存储器开口中的情况下图18A和图18B的示例性结构中的存储器开口的放大视图。
图24A是根据本公开的实施方案的在第七示例性存储器开口填充结构存在于存储器开口中的情况下图18A和图18B的示例性结构中的存储器开口的放大视图。
图24B是根据本公开的实施方案的在第七示例性存储器开口填充结构的替代构型存在于存储器开口中的情况下图18A和图18B的示例性结构中的存储器开口的放大视图。
图25A是根据本公开的实施方案的在第八示例性存储器开口填充结构存在于存储器开口中的情况下图18A和图18B的示例性结构中的存储器开口的放大视图。
图25B是根据本公开的实施方案的在第八示例性存储器开口填充结构的替代构型存在于存储器开口中的情况下图18A和图18B的示例性结构中的存储器开口的放大视图。
具体实施方式
如上文所讨论的，本公开涉及一种包括分立电荷存储元件的三维存储器器件及其制造方法，其各个方面在下文中有所描述。本公开的实施方案可用于形成各种结构，包括多层级存储器结构，其非限制性示例包括半导体器件，诸如包括多个NAND存储器串的三维单体存储器阵列器件。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。术语“至少一个”元件是指包括单个元件的可能性和多个元件的可能性的所有可能性。
相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如果两个或更多个元件彼此不直接接触，则这两个元件彼此“分离”。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料构成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面或基本上竖直的平面，则第一表面和第二表面彼此“竖直地重合”。基本上竖直的平面是沿偏离竖直方向小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿竖直方向或基本上竖直的方向为直的，并且可包括或可不包括沿垂直于竖直方向或基本上竖直的方向的方向的曲率。
单体三维存储器阵列为其中在单个衬底诸如半导体晶圆之上形成多个存储器级而不具有介于其间的衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可以采用本文所述的各种实施方案来制造。
参见图1，示出了根据本公开的实施方案的示例性结构，其可以用于例如制造含有竖直NAND存储器器件的器件结构。示例性结构包括可为半导体衬底的衬底(9,10)。衬底可以包括下衬底半导体层9和任选的上衬底半导体层10。下衬底半导体层9可以是半导体晶圆或半导体材料层，并且可以包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。衬底可以具有主表面7，该主表面可以是例如下衬底半导体层9的最顶表面。主表面7可以是半导体表面。在一个实施方案中，主表面7可以是单晶半导体表面，诸如单晶半导体表面。
如本文所用，“半导体材料”是指具有在1.0×10-5S/m至1.0×105S/m的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10-5S/m至1.0S/m的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0S/m至1.0×105S/m的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/m的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10-5S/m的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，具有大于1.0×105S/m的电导率)的半导体材料。“掺杂半导体材料”可为重掺杂半导体材料，或者可为包括呈提供在1.0×10-5S/m至1.0×105S/m的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
外围电路的至少一个半导体器件700可形成在下衬底半导体层9的一部分上。至少一个半导体器件可以包括例如场效应晶体管。例如，可以通过蚀刻下衬底半导体层9的部分并在其中沉积介电材料来形成至少一个浅沟槽隔离结构720。可以在下衬底半导体层9上方形成栅极介电层、至少一个栅极导体层和栅极帽盖介电层，并且可以随后将其图案化以形成至少一个栅极结构(750,752,754,758)，这些栅极结构中的每个栅极结构均可包括栅极介电750、栅极电极(752,754)和栅极帽盖介电758。栅极电极(752,754)可以包括第一栅极电极部分752和第二栅极电极部分754的堆叠。可以通过沉积和各向异性蚀刻介电衬垫在该至少一个栅极结构(750,752,754,758)周围形成至少一个栅极间隔物756。可以例如通过将该至少一个栅极结构(750,752,754,758)用作掩模结构引入电掺杂剂来在下衬底半导体层9的上部部分中形成有源区730。根据需要可以采用附加掩模。有源区730可包括场效应晶体管的源极区和漏极区。可以任选地形成第一介电衬垫761和第二介电衬垫762。第一介电衬垫和第二介电衬垫(761,762)中的每一者均可以包括氧化硅层、氮化硅层和/或介电金属氧化物层。如本文所用，氧化硅包括二氧化硅以及对于每个硅原子具有多于或小于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在例示性示例中，第一介电衬垫761可以是氧化硅层，并且第二介电衬垫762可以是氮化硅层。外围电路的至少一个半导体器件可以包含随后形成的存储器器件的驱动器电路，其可以包括至少一个NAND器件。
介电材料诸如氧化硅可以沉积在该至少一个半导体器件上方，并且可以随后被平面化以形成平面化介电层770。在一个实施方案中，平面化介电层770的平面化顶表面可与介电衬里(761,762)的顶表面共面。随后，可以从某个区域移除平面化介电层770和介电衬垫(761,762)以物理地暴露下衬底半导体层9的顶表面。如本文所用，如果表面与真空或气相材料(诸如空气)物理接触，则表面“物理地暴露”。
任选的上衬底半导体层10(如果存在)可在形成该至少一个半导体器件700之前或之后通过沉积单晶半导体材料(例如，通过选择性外延)形成在下衬底半导体层9的顶表面上。沉积的半导体材料可以与下衬底半导体层9的半导体材料相同或不同。沉积的半导体材料可以是可用于下衬底半导体层9的任何材料，如上所述。上衬底半导体层10的单晶半导体材料可以与下衬底半导体层9的单晶结构外延对准。可以例如通过化学机械平面化(CMP)移除沉积的半导体材料的定位在平面化介电层770的顶表面上方的部分。在这种情况下，上衬底半导体层10可以具有与平面化介电层770的顶表面共面的顶表面。
至少一个半导体器件700的区(即区域)在本文中被称为外围器件区200。随后形成存储器阵列的区在本文中称为存储器阵列区100。用于随后形成导电层的阶梯式平台的楼梯区300可在存储器阵列区100和外围器件区200之间提供。
在一个另选的实施方案中，外围器件区200可被定位在CMOS阵列下构型中的存储器阵列区100下方。在另一个另选的实施方案中，外围器件区200可以被定位在单独的衬底上，该单独的衬底随后粘结到存储器阵列区100。
参考图2，在衬底(9,10)的顶表面上方形成交替的多个绝缘层32和间隔物材料层(其可以是牺牲材料层42)的堆叠。如本文所用，“材料层”是指包括材料遍及其整体的层。如本文所用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以在其间具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其间具有相同的厚度，或者可以具有不同的厚度。交替的多个绝缘层32和间隔物材料层可以以最底部绝缘层32或以最底部间隔物材料层开始，并且可以以最顶绝缘层32或以最顶间隔物材料层结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。
通常，间隔物材料层可以形成为导电层，或者可以随后被导电层替换。在随后用导电层替换间隔物材料层的情况下，间隔物材料层形成为牺牲材料层42。另选地，如果间隔物材料层形成为导电层，则不需要用其他材料层替换间隔物材料层。虽然本公开采用间隔物材料层被形成为随后被导电层替换的牺牲材料层42的实施方案来描述，但是在此明确设想了其中牺牲材料层形成为导电层的实施方案。在此类情况下，省略用导电层替换牺牲材料层42的处理步骤。
交替的多个绝缘层32和间隔物材料层(诸如牺牲材料层42)的堆叠在本文中称为交替堆叠(32,42)。可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32的绝缘材料可以是氧化硅。
牺牲材料层42的间隔物材料包括可选择性地对于绝缘层32的绝缘材料移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
牺牲材料层42可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的间隔物材料，该导电电极可用作例如竖直NAND器件的控制栅极电极。间隔物材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，牺牲材料层42可为包含氮化硅或半导体材料的间隔物材料层，该半导体材料包括硅和锗中的至少一者。
在一个实施方案中，绝缘层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可例如通过等离子体增强化学气相沉积(PECVD)来沉积绝缘层32的绝缘材料。例如，如果将氧化硅用于绝缘层32，则可采用原硅酸四乙酯(TEOS)作为PECVD过程的前体材料。可形成牺牲材料层42的间隔物材料，例如通过热CVD或原子层沉积(ALD)。
牺牲材料层42可以被适当地图案化，使得随后通过替换牺牲材料层42形成的导电材料部分可以用作导电电极，诸如随后形成的单体三维NAND串存储器器件的控制栅极电极。牺牲材料层42可包括具有基本上平行于衬底的主表面7延伸的条带形状的部分。
绝缘层32和牺牲材料层42的厚度可在20nm至50nm的范围内，但是可将更小和更大的厚度用于每个绝缘层32和每个牺牲材料层42。成对绝缘层32和牺牲材料层(例如控制栅极电极或牺牲材料层)42的重复次数可在2至1,024的范围内，并且通常在8至256的范围内，但是也可采用更多的重复次数。堆叠中的顶部栅极电极和底部栅极电极可用作选择栅极电极。在一个实施方案中，交替堆叠(32，42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均一厚度。
任选地，绝缘帽盖层70可形成在交替堆叠(32,42)上方。绝缘帽盖层70包括与牺牲材料层42的材料不同的介电材料。在一个实施方案中，绝缘帽盖层70可以包括如上所述可以用于绝缘层32的介电材料。绝缘帽盖层70可以具有比每个绝缘层32更大的厚度。绝缘帽盖层70可以通过例如化学气相沉积来沉积。在一个实施方案中，绝缘帽盖层70可以是氧化硅层。
参考图3，在交替堆叠(32,42)的外围区处形成阶梯式表面，该外围区在本文被称为平台区。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个垂直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一垂直表面，并且邻接从水平表面的第二边缘向下延伸的第二垂直表面。在该体积内形成阶梯式腔体，通过形成该阶梯式表面从该体积移除交替堆叠(32、42)的部分。“阶梯式腔体”是指具有阶梯式表面的腔体。
在楼梯区300中形成平台区，该楼梯区位于存储器阵列区100与外围器件区200之间，该外围器件区含有用于外围电路的至少一个半导体器件。阶梯式腔体可具有各种阶梯式表面，使得阶梯式腔体的水平横截面形状根据距衬底(9,10)顶表面的竖直距离而逐步变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度垂直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要垂直地蚀刻的区。如本文所用，包括交替多个的结构的“层级”被定义为在结构内一对第一材料层和第二材料层的相对位置。
在交替堆叠(32,42)内除最顶牺牲材料层42之外的每个牺牲材料层42比在平台区中的交替堆叠(32,42)内的任何上覆牺牲材料层42横向延伸得远。平台区包括交替堆叠(32,42)的阶梯式表面，这些阶梯式表面从交替堆叠(32,42)内的最底层持续地延伸到交替堆叠(32,42)内的最顶层。
阶梯式表面的每个竖直阶梯可以具有一对或多对绝缘层32和牺牲材料层的高度。在一个实施方案中，每个竖直阶梯可具有单对绝缘层32和牺牲材料层42的高度。在另一个实施方案中，可沿第一水平方向hd1形成阶梯的多个“列”，使得每个竖直阶梯具有多对绝缘层32和牺牲材料层42的高度，并且列的数量可至少为该多对的数量。阶梯的每个列可在彼此之间竖直偏移，使得牺牲材料层42中的每个牺牲材料层在阶梯的相应列中具有物理暴露的顶表面。在示例性示例中，针对要随后形成的存储器堆叠结构的每个块形成两列阶梯，使得一列阶梯为奇数编号的牺牲材料层42(如从底部计数)提供物理暴露的顶表面并且另一列阶梯为偶数编号的牺牲材料层(如从底部计数)提供物理暴露的顶表面。也可采用具有牺牲材料层42的物理地暴露的表面中的相应的一组竖直偏移的三列、四列或更多列楼梯的构型。每个牺牲材料层42至少沿一个方向具有比任何覆盖牺牲材料层42更大的横向范围，使得任何牺牲材料层42的每个物理暴露的表面不具有悬垂部。在一个实施方案中，每列阶梯内的竖直阶梯可沿着第一水平方向hd1布置，并且阶梯的列可沿着垂直于第一水平方向hd1的第二水平方向hd2布置。在一个实施方案中，第一水平方向hd1可以垂直于存储器阵列区100与楼梯区300之间的边界。
通过在其中沉积介电材料，可在阶梯式腔体中形成后向阶梯式介电材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平面化(CMP)从绝缘帽盖层70的顶表面上方移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分构成后向阶梯式介电材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。如果将氧化硅用于后向阶梯式介电材料部分65，则后向阶梯式介电材料部分65的氧化硅可掺杂有掺杂剂或者可不掺杂有掺杂剂，诸如B、P和/或F。
任选地，漏极选择层级隔离结构72(图4A)可以通过绝缘帽盖层70和定位在漏极选择层级处的牺牲材料层42的子集形成。漏极选择层级隔离结构72可以例如通过形成漏极选择层级隔离沟槽并且用介电材料诸如氧化硅填充漏极选择层级隔离沟槽形成。可从绝缘帽盖层70的顶部表面上方移除介电材料的多余部分。
参考图4A和图4B，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成在绝缘帽盖层70和后向阶梯式介电材料部分65上方，并且可以被光刻图案化以在其中形成开口。开口包括形成在存储器阵列区100上方的第一组开口和形成在楼梯区300上方的第二组开口。光刻材料堆叠中的图案可以通过采用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻穿过绝缘帽盖层70或后向阶梯式介电材料部分65，并且穿过交替堆叠(32,42)进行转移。图案化的光刻材料堆叠中开口下方的交替堆叠(32，42)的部分被蚀刻以形成存储器开口49和支撑开口19。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件的支撑结构(诸如支撑柱结构)的结构。存储器开口49穿过绝缘帽盖层70和存储器阵列区100中的交替堆叠(32,42)的整体形成。支撑开口19穿过后向阶梯式介电材料部分65以及交替堆叠(32,42)的位于楼梯区300中的阶梯式表面下方的部分来形成。
存储器开口49延伸穿过交替堆叠(32,42)的整体。支撑开口19延伸穿过在交替堆叠(32,42)内的层的子集。用于蚀刻穿过交替堆叠(32,42)的材料的各向异性蚀刻工艺的化学属性可交替以优化交替堆叠(32,42)中材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是基本上垂直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。
存储器开口49和支撑开口19可以从交替堆叠(32,42)的顶部表面至少延伸到包括上衬底半导体层10的最顶表面的水平平面。在一个实施方案中，在上衬底半导体层10的顶表面物理地暴露在每个存储器开口49和每个支撑开口19的底部处之后，可以任选地执行对上衬底半导体层10的过蚀刻。过蚀刻可在移除光刻材料堆叠之前或之后执行。换句话讲，上衬底半导体层10的凹陷表面可从上衬底半导体层10的未凹陷顶表面竖直地偏移凹陷深度。凹陷深度可以在例如1nm至50nm的范围内，尽管也可以采用更小和更大的深度。过蚀刻是任选的并且可以省略。如果不执行过蚀刻，存储器开口49和支撑开口19的底部表面可以与上衬底半导体层10的最顶表面共面。
存储器开口49和支撑开口19中的每一者可包括基本上垂直于衬底的最顶表面延伸的侧壁(或多个侧壁)。可以在存储器阵列区100中形成存储器开口49的二维阵列。可在楼梯区300中形成支撑开口19的二维阵列。下衬底半导体层9和上衬底半导体层10共同地构成衬底(9,10)，该衬底可为半导体衬底。另选地，可以省略上衬底半导体层10，并且存储器开口49和支撑开口19可以延伸到下衬底半导体层9的顶表面。
图5A至图5P示出了在形成第一示例性存储器开口填充结构期间存储器开口49的结构变化。相同的结构变化同时发生在每个其他存储器开口49和每个支撑开口19中。
参考图5A，示出了图4A和图4B的示例性器件结构中的存储器开口49。存储器开口49延伸穿过绝缘帽盖层70、交替堆叠(32,42)，并且任选地延伸到上衬底半导体层10的上部部分中。在该处理步骤中，每个支撑开口19可延伸穿过后向阶梯式介电材料部分65、交替堆叠(32,42)中的层的子集，并且任选地穿过上衬底半导体层10的上部部分。每个存储器开口的底部表面相对于上衬底半导体层10的顶表面的凹陷深度可在0nm至30nm的范围内，但是也可采用更大的凹陷深度。任选地，牺牲材料层42可以例如通过各向同性蚀刻部分地横向凹陷以形成横向凹陷部(未示出)。
参考图5B，任选的基座沟道部分(例如，外延基座)11可例如通过选择性外延形成在每个存储器开口49和每个支撑开口19的底部部分处。每个基座沟道部分11包括与上衬底半导体层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施方案中，可以在包括最底部牺牲材料层42的顶表面的水平平面上方形成每个基座沟道部分11的顶表面。在这种情况下，随后可以通过用导电材料层替换最底部牺牲材料层42来形成源极选择栅极电极。基座沟道部分11可以是晶体管沟道的随后将在衬底(9,10)中形成的源极区和随后将在存储器开口49的上部部分中形成的漏极区之间延伸的部分。存储器腔体49'(图5D)存在于存储器开口49的在基座沟道部分11上方的未填充部分中。在一个实施方案中，基座沟道部分11可包括单晶硅。在一个实施方案中，基座沟道部分11可具有第一导电类型的掺杂，该第一导电类型与基座沟道部分所接触的上衬底半导体层10的导电类型相同。如果不存在上衬底半导体层10，则基座沟道部分11可直接形成在下衬底半导体层9上，该基座沟道部分可具有第一导电类型的掺杂。
参考图5C，环形横向凹陷部149可以形成在绝缘层32的未被基座沟道部分11掩蔽的层级处。可以在存储器开口49周围的绝缘帽盖层70的层级处形成附加的环形横向凹陷部。环形横向凹陷部149可以通过使绝缘层32的侧壁相对于存储器开口49周围的间隔物材料层(诸如牺牲材料层42)的侧壁横向地凹陷来形成。可以执行相对于间隔物材料层的材料选择性地蚀刻绝缘层32的材料的各向同性蚀刻工艺，以相对于间隔物材料层(诸如牺牲材料层)的侧壁横向地凹陷绝缘层32的物理地暴露的侧壁。在一个实施方案中，绝缘帽盖层70的物理地暴露的表面可以在形成环形横向凹陷部149的同时各向同性地凹陷。在例示性示例中，绝缘层32包含氧化硅，并且间隔物材料层42包含氮化硅或半导体材料(诸如多晶硅)，并且各向同性蚀刻工艺包括采用稀氢氟酸的湿法蚀刻工艺。
可以选择各向同性蚀刻工艺的持续时间，使得环形横向凹陷部149的横向凹陷距离可在5nm至100nm的范围内，诸如10nm至50nm，但也可采用更小和更大的横向凹陷距离。横向凹陷距离是指绝缘层32的凹陷侧壁相对于紧邻覆盖的间隔物材料层(诸如紧邻覆盖的牺牲材料层42)的侧壁或者相对于紧邻的下层间隔物材料层的侧壁之间的横向距离。每个环形横向凹陷部149可以具有环形圆柱体的体积，并且是存储器开口49的一部分。因此，存储器开口49包括设置在绝缘层32的层级处的环形横向凹陷部149的竖直堆叠。
参考图5D，阻挡介电层52可以保形地沉积在绝缘层32和间隔物材料层(诸如牺牲材料层42)的物理地暴露的表面上。阻挡介电层52可以沉积在绝缘层32的侧壁、绝缘层32的覆盖或位于环形横向凹陷部149中的相应一个环形横向凹陷部下面的环形水平表面、牺牲材料层42的侧壁、存储器开口49的底部表面(如果不采用基座沟道部分，其可以是基座沟道部分11的顶表面或上衬底半导体层10的顶表面)以及绝缘帽盖层70的物理地暴露的表面上。
阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。
介电金属氧化物的非限制性示例包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金及其堆叠。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或其组合来沉积介电金属氧化物层。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。在一个实施方案中，阻挡介电层52可以包括具有不同的材料组成的多个介电金属氧化物层。
另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或它们的组合。在一个实施方案中，阻挡介电层52可以包括氧化硅。在这种情况下，阻挡介电层52的介电半导体化合物可以通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或其组合)来形成。介电半导体化合物的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。
阻挡介电层52具有横向波状竖直横截面轮廓，并且包括横向突出部分，该横向突出部分横向地延伸到环形横向凹陷部149中。阻挡介电层52的横向突出部分可以被定位在绝缘层32的层级处。阻挡介电层52的横向突出部分的外侧壁接触绝缘层32的侧壁，并且阻挡介电层52的横向突出部分的环形水平表面接触间隔物材料层(诸如牺牲材料层42)的环形水平表面。
参考图5E，金属层66L可以保形地沉积在阻挡介电层的内侧壁上。金属层66L可以包含可以形成金属-半导体合金(诸如金属硅化物)的任何金属。在一个实施方案中，金属层66L可以包含可以形成金属硅化物的至少一种过渡金属。例如，金属层66L可以包含钨、钛、钴、钼、铂、镍和/或在与硅反应时形成金属硅化物的任何其他过渡金属。可以通过诸如化学气相沉积工艺或原子层沉积工艺的保形沉积方法来沉积金属层66L。金属层66L的厚度可在2nm至20nm的范围内，诸如4nm至10nm，但是也可采用更小和更大的厚度。金属层66L的厚度可以小于、等于或大于每个绝缘层32的厚度的一半。因此，在形成金属层66L之后，环形横向凹陷部149可具有或可不具有未填充体积。
参考图5F，可以各向异性地沉积任选的图案化膜47，以覆盖绝缘帽盖层70和金属层66L的在最顶间隔物材料层(诸如最顶牺牲材料层42)上面的最顶横向突出部分。图案化膜47以高方向性沉积，并且因此在绝缘帽盖层70上方比在存储器开口49的底部水平表面(其可为基座沟道部分11的顶表面)处具有显著更大的厚度。图案化膜47可以是包含无定形碳作为主要成分的膜。例如，Applied Materials Inc.TM的Advanced Patterning FilmTM可用于图案化膜47。另选地，可以省略图案化膜47。
可以通过执行各向异性蚀刻工艺来各向异性地蚀刻金属层66L的被定位在环形横向凹陷部149外部的部分。各向异性蚀刻工艺可以采用蚀刻化学属性，该蚀刻化学属性相对于图案化膜47(如果存在)选择性地、相对于间隔物材料层42的材料选择性地、以及相对于阻挡介电层52的材料和/或相对于基座沟道部分11的材料选择性地蚀刻金属层66L的材料。各向异性蚀刻工艺可以采用反应离子蚀刻工艺。金属层66L的剩余部分包括分立金属部分66的竖直堆叠。分立金属部分66可以形成在存储器开口49的环形横向凹陷部149中的相应一个环形横向凹陷部中。因此，分立金属部分66的竖直堆叠可以形成在环形横向凹陷部149中。分立金属部分66的竖直堆叠直接形成在阻挡介电层52的内侧壁的被定位在绝缘层32的层级处的部分上。
如果金属层66L的厚度小于每个绝缘层32的厚度的一半，则分立金属部分66可以具有C形(例如，蛤壳形)竖直横截面轮廓，该C形竖直横截面轮廓具有连接两个水平部分的竖直部分，或者如果金属层66L的厚度大于每个绝缘层32的厚度的一半，则该分立金属部分可以具有矩形竖直横截面轮廓。在一个实施方案中，分立金属部分66可包含以下各项和/或基本上由以下各项组成：钨、钛、钴、钼、铂、镍和/或在与硅反应时形成金属硅化物的任何其他过渡金属。
参考图5G，图案化膜47(如果存在)可以随后例如通过灰化被移除。如果省略图案化膜47，则在绝缘帽盖层70的层级处的分立金属部分66也不存在，因为其将在图5F所示的各向异性蚀刻工艺期间被移除。
参考图5H，半导体材料层54L可以保形地沉积在金属部分66的竖直堆叠的物理地暴露的表面上以及沉积在阻挡介电层52的物理地暴露的表面上。半导体材料层54L包含可以与金属部分66的材料形成金属-半导体合金的半导体材料。例如，半导体材料层54L可以包含硅和/或锗。在一个实施方案中，半导体材料层54L可以包括非晶硅、多晶硅、锗和/或硅锗合金。可以选择半导体材料层54L的厚度，使得分立金属部分66的整个竖直堆叠可以在随后的退火工艺期间与半导体材料层54L的半导体材料反应。在一个实施方案中，半导体材料层54L可具有在2nm至20nm的范围内的厚度，诸如4nm至10nm，但是也可以采用更小和更大的厚度。
参考图5I，可以执行各向异性蚀刻工艺，以移除半导体材料层54L和金属层66L(如果存在)的覆盖绝缘帽盖层70的水平部分，以及移除半导体材料层54L的被定位在存储器开口49的底部的水平部分(诸如半导体材料层54L的被定位在基座沟道部分11上方的水平部分)。
参考图5J，在升高的温度下执行热退火工艺，这诱导在金属部分66的材料和半导体材料层54L的材料之间形成金属-半导体合金。升高的温度可以在从400摄氏度到1,000摄氏度的范围内，但是根据金属-半导体合金的组成也可以采用更低或更高的温度。在这种情况下，不必形成典型半导体应用所需的低电阻相金属-半导体合金。即使在相对低的温度下形成的高电阻中间相金属-半导体合金也是足够的，只要这种金属-半导体合金可以随后在选择性蚀刻工艺中相对于半导体材料层54L的未反应部分被选择性地移除。一般来讲，可以选择金属层66L的厚度和半导体材料层54L的厚度以确保金属部分66的整个体积与半导体材料层54L反应以形成金属-半导体合金部分67。金属-半导体合金部分67的竖直堆叠可以通过使金属部分66的竖直堆叠与半导体材料层54L的被定位在绝缘层32的层级处的部分反应来形成。半导体材料层54L的未反应部分保留在牺牲材料层42的被定位在基座沟道部分11的顶表面上的每个层级处。存储器开口49中的半导体材料层54L的该组未反应部分包括半导体材料部分54S的竖直堆叠。
参考图5K，可以执行选择性各向同性蚀刻工艺，其相对于半导体材料部分54S的材料选择性地蚀刻金属-半导体合金部分67的材料。金属-半导体合金部分67的竖直堆叠相对于半导体材料层54L的未反应部分(即半导体材料部分54S的竖直堆叠)被选择性地移除。半导体材料部分54S的竖直堆叠保持在间隔物材料层(诸如牺牲材料层42)的层级。在一个实施方案中，每个半导体部分54S可具有管状形状。如本文所用，“管状”元件是指具有内圆柱形侧壁、外圆柱形侧壁以及内侧壁与外侧壁之间的基本上均匀的厚度的元件。半导体材料部分54S的竖直堆叠可随后用作电荷存储元件的竖直堆叠，其可用作NAND串的浮动栅极。在移除金属-半导体合金部分67的竖直堆叠之后，阻挡介电层52的内侧壁的部分被物理地暴露。
参考图5L，可以采用保形沉积工艺诸如化学气相沉积工艺来沉积隧穿介电层56。隧穿介电层56包括介电材料，可以在合适电偏压条件下穿过该介电材料来执行电荷隧穿。隧穿介电层56可以直接形成在阻挡介电层52的内侧壁的被物理地暴露并被定位在绝缘层32的层级处的部分上。隧穿介电层56可以直接形成在分立圆柱形半导体材料部分54S的竖直堆叠上。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。
可以随后通过保形沉积工艺将任选的第一半导体沟道层601沉积在隧穿介电层56上。第一半导体沟道层601包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第一半导体沟道层601包括非晶硅或多晶硅。第一半导体沟道层601可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第一半导体沟道层601的厚度可以在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。
参考图5M，可以各向异性地沉积任选的图案化膜77以覆盖绝缘帽盖层70和第一半导体沟道层601的在最顶间隔物材料层(诸如最顶牺牲材料层42)上面的最顶部分。图案化膜77以高方向性沉积，并且因此在绝缘帽盖层70上方比在存储器开口49的底部水平表面(其可为基座沟道部分11的顶表面)处具有显著更大的厚度。图案化膜77可以是包含无定形碳作为主要成分的膜。例如，Applied Materials Inc.TM的Advanced Patterning FilmTM可用于图案化膜77。另选地，可以省略图案化膜77。
可以执行各向异性蚀刻工艺以移除第一半导体沟道层601、隧穿介电层56和阻挡介电层52的被定位在每个存储器开口49的底部处的基座沟道部分11上方(或者在基座沟道部分不存在的情况下被定位在上衬底半导体层10上方)的水平底部部分。基座沟道部分11的顶表面的中心部分可以通过各向异性蚀刻工艺竖直地凹陷。在存储器开口49中不存在基座沟道部分11的情况下，上衬底半导体层10的水平表面的一部分可以竖直地凹陷在存储器开口49下方。如果存在，图案化膜77可以随后例如通过灰化被移除。
基座沟道部分11的表面(或在不采用基座沟道部分11的情况下的上衬底半导体层10的表面)可穿过第一半导体沟道层601、隧穿介电层56和阻挡介电层52物理地暴露在开口下面。任选地，在每个存储器腔体49'的底部处的物理地暴露的半导体表面可竖直地凹陷，使得在存储器腔体49'下面的凹陷半导体表面竖直地从基座沟道部分11(或在不采用基座沟道部分11的情况下的上衬底半导体层10)的最顶表面偏移凹陷距离。半导体材料部分54S的竖直堆叠用作为浮动栅极的分立电荷存储元件。存储器开口49中的一组阻挡介电层52、半导体材料部分54S的竖直堆叠和隧穿介电层56构成存储器膜50。在一个实施方案中，第一半导体沟道层601、隧穿介电层56和阻挡介电层52可以具有竖直重合的侧壁。
参考图5N，第二半导体沟道层602可直接沉积在基座沟道部分11的半导体表面上或者如果基座沟道部分11被省略的话沉积在上衬底半导体层10上，并且直接沉积在第一半导体沟道层601(如果存在)上。第二半导体沟道层602包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第二半导体沟道层602包括非晶硅或多晶硅。第二半导体沟道层602可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第二半导体沟道层602的厚度可以在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。第二半导体沟道层602可以部分地填充每个存储器开口中的存储器腔体49’，或者可以完全地填充每个存储器开口中的腔体。
第一半导体沟道层601和第二半导体沟道层602的材料共同称为半导体沟道材料。换句话说，半导体沟道材料是第一半导体沟道层601和第二半导体沟道层602中的所有半导体材料的集合。阻挡介电层52、隧穿介电层56、第一半导体沟道层601和第二半导体沟道层602的组合可以完全填充在绝缘层32的层级处提供的环形横向凹陷部的体积。
参考图5O，在每个存储器开口中的存储器腔体49’未被第二半导体沟道层602完全地填充的情况下，可以将介电芯层沉积在存储器腔体49’中以填充每个存储器开口内的存储器腔体49’的任何剩余部分。介电芯层包括介电材料，诸如氧化硅或有机硅酸盐玻璃。介电芯层可以通过保形沉积方法(诸如低压化学气相沉积(LPCVD))沉积，或通过自平面化沉积工艺(诸如旋涂)沉积。例如，可以通过从第二半导体沟道层602的顶表面上方的凹陷蚀刻来移除介电芯层的水平部分。此外，介电芯层的材料可以相对于第二半导体沟道层602的半导体材料选择性地竖直凹陷到每个存储器开口49中，向下凹陷到包括绝缘帽盖层70的顶表面的第一水平平面和包括绝缘帽盖层70的底部表面的第二水平平面之间的深度。介电芯层的每个剩余部分构成介电芯62。
参考图5P，具有第二导电类型掺杂的掺杂半导体材料可以沉积在介电芯62上方的每个凹陷区内。第二导电类型与第一导电类型相反。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。掺杂半导体材料的掺杂剂浓度可以在5.0×1018/cm3至2.0×1021/cm3的范围内，但是也可以采用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。
可以例如通过化学机械平面化(CMP)或凹陷蚀刻，从绝缘盖层70的顶表面上方移除沉积的半导体材料的多余部分。具有第二导电类型的掺杂的半导体材料的每个剩余部分包括在与竖直半导体沟道60的界面处具有p-n结的掺杂半导体区。在一个实施方案中，掺杂半导体区用作竖直NAND串的漏极区63。第二半导体沟道层602的被定位在绝缘帽盖层70的顶表面上方的水平部分可以通过平面化工艺同时被移除。第二半导体沟道层602的每个剩余部分可以整体定位在存储器开口49内或者全部定位在支撑开口19内。
具有第二导电类型的掺杂的掺杂半导体材料的每个剩余部分构成漏极区63。任选的第一半导体沟道层601和第二半导体沟道层602的每个邻接对可共同形成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可流过该竖直半导体沟道。隧穿介电层56被半导体材料部分54S的竖直堆叠包围，并且横向地包围竖直半导体沟道60的部分。隧穿介电层56、半导体材料部分54S的竖直堆叠和阻挡介电层52的每个邻接组共同构成存储器膜50，该存储器膜包括存储器元件的竖直堆叠，该存储器元件可以存储具有宏观保留时间的相应数据位。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。
存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道60、隧穿介电层56、包括分立(即，彼此竖直分离)半导体材料部分54S的竖直堆叠的多个存储器元件以及阻挡介电层52的组合。基座沟道部分11(如果存在)、存储器堆叠结构55、介电芯62和存储器开口49内的漏极区63的每个组合在本文中被称为存储器开口填充结构58。每个支撑开口19内的基座沟道部分11(如果存在的话)、存储器膜50、竖直半导体沟道60、介电核心62和漏极区63的每种组合填充相应支撑开口19并且构成支撑柱结构。
图5Q和图5R示出了第一示例性存储器开口填充结构的替代构型。参考图5Q，通过用介电填充材料填充环形横向凹陷部149，可以从图5K所示的结构中得到第一示例性存储器开口填充结构的替代构型。具体地，在移除金属-半导体合金部分67的竖直堆叠之后，可在环形横向凹陷部149的剩余体积中沉积介电填充材料，诸如未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃。在一个实施方案中，介电填充材料可以具有比阻挡介电层52的材料更高的蚀刻速率。例如，介电填充材料可包含硼硅酸盐玻璃，其在稀氢氟酸中提供的蚀刻速率是未掺杂的硅酸盐玻璃的蚀刻速率的100至10,000倍。
通过回蚀介电填充材料，可以从环形横向凹陷部149的外部移除介电填充材料的部分。可采用各向同性蚀刻工艺或各向异性蚀刻工艺。用于蚀刻介电填充材料的蚀刻工艺的化学属性可以相对于半导体材料部分54S的材料和阻挡介电层52的材料具有选择性。介电填充材料的填充环形横向凹陷部149的剩余部分包括环形绝缘材料部分57的竖直堆叠。在采用各向异性蚀刻工艺来图案化环形绝缘材料部分57的情况下，环形绝缘材料部分57的内侧壁可以与半导体材料部分54S的内侧壁竖直重合。
参考图5R，可以执行图5L至图5P的处理步骤，以提供第二示例性存储器开口填充结构58的替代构型。在这种情况下，隧穿介电层56可以直接形成在环形绝缘材料部分57的竖直堆叠上。存储器膜50可以包括阻挡介电层52、半导体材料部分54S的竖直堆叠、环形绝缘材料部分57的竖直堆叠(其可以接触半导体材料部分54S的竖直堆叠)和隧穿介电层56。
图6A至图6J是根据本公开的实施方案的在形成第二示例性存储器开口填充结构期间示例性结构内的存储器开口的顺序示意性竖直剖面图。代替第一示例性存储器开口填充结构，可以在每个存储器开口49内形成第二示例性存储器开口填充结构。
参考图6A，示出了在形成第二示例性存储器开口填充结构期间的存储器开口49，其中金属层在退火期间自分离(self-segregate)到环形横向凹陷部149中。具体地，通过在阻挡介电层52的内侧壁上保形沉积金属层166L，可以从图5D所示的结构得到图6A所示的结构。金属层166L可以包含可以在随后的退火工艺中自发地分离到环形横向凹陷部149中的任何金属。例如，金属层166L可以包含钴和/或基本上由钴组成。
参考图6B，在升高的温度下执行热退火工艺，以诱导金属层166L热迁移到环形横向凹陷部149中。金属层166L在热退火工艺期间自分离到分立金属部分166的竖直堆叠中，以便减小总表面积。热退火工艺的升高的温度可以在从300摄氏度到1,000摄氏度的范围内，但是根据金属层166L的组成也可以采用更低或更高的温度。可以选择如在图6的处理步骤处沉积的金属层166L的厚度，使得分立金属部分166被限制在环形横向凹陷部149中的相应一个环形横向凹陷部内，并且彼此不直接接触(即，彼此竖直分离)。阻挡介电层52的内侧壁可以在间隔物材料层(诸如牺牲材料层42)的每个层级处物理地暴露。
参考图6C，可以执行图5H的处理步骤以形成半导体材料层54L。半导体材料层54L可以保形地沉积在阻挡介电层52和分立金属部分166的物理地暴露的表面上，阻挡介电层和分立金属部分中的每一者可以具有环形构型。
参考图6D，在升高的温度下执行热退火工艺，这诱导在金属部分166的材料和半导体材料层54L的材料之间形成金属-半导体合金。升高的温度可以在从400摄氏度到1,000摄氏度的范围内，但是根据金属-半导体合金的组成也可以采用更低或更高的温度。一般来讲，可以选择金属层166L的厚度和半导体材料层54L的厚度以确保金属部分166的整个体积与半导体材料层54L反应以形成金属-半导体合金部分167。金属-半导体合金部分167的竖直堆叠可以通过使金属部分166的竖直堆叠与半导体材料层54L的被定位在绝缘层32的层级处的部分反应来形成。半导体材料层54L的未反应部分保留在牺牲材料层42的被定位在基座沟道部分11的顶表面上的每个层级处。存储器开口49中的半导体材料层54L的该组未反应部分包括半导体材料部分54S的竖直堆叠。
参考图6E，可以执行选择性各向同性蚀刻工艺，其相对于半导体材料部分54S的材料选择性地蚀刻金属-半导体合金部分167的材料。金属-半导体合金部分167的竖直堆叠相对于半导体材料层54L的未反应部分(即半导体材料部分54S的竖直堆叠)被选择性地移除。半导体材料部分54S的竖直堆叠保持在间隔物材料层(诸如牺牲材料层42)的层级。在一个实施方案中，每个半导体部分54S可具有管状形状。半导体材料部分54S的竖直堆叠可随后用作电荷存储元件的竖直堆叠，其可用作NAND串的浮动栅极。在移除金属-半导体合金部分167的竖直堆叠之后，阻挡介电层52的内侧壁的部分被物理地暴露。
参考图6F，可以执行图5L的处理步骤以形成隧穿介电层56和第一半导体沟道层601。
参考图6G，可以执行图5M的处理步骤以沉积任选的图案化膜77，以及各向异性地蚀刻第一半导体沟道层601、隧穿介电层56和阻挡介电层52的被定位在每个存储器开口49的底部处的基座沟道部分11上方(或者在基座沟道部分不存在的情况下被定位在上衬底半导体层10上方)的水平底部部分。基座沟道部分11的顶表面的中心部分可以通过各向异性蚀刻工艺竖直地凹陷。在存储器开口49中不存在基座沟道部分11的情况下，上衬底半导体层10的水平表面的一部分可以竖直地凹陷在存储器开口49下方。图案化膜77(如果存在)可以随后例如通过灰化被移除。
参考图6H，可以执行图5N的处理步骤以形成第二半导体沟道层602。第一半导体沟道层601和第二半导体沟道层602的材料共同称为半导体沟道材料。阻挡介电层52、隧穿介电层56、第一半导体沟道层601和第二半导体沟道层602的组合可以完全填充在绝缘层32的层级处提供的环形横向凹陷部的体积。
参考图6I，可以执行图5O的处理步骤以在每个存储器开口49中形成介电芯62。
参考图6J，可以执行图5P的处理步骤，以在每个存储器开口49的上部部分处形成掺杂的半导体部分，诸如漏极区63。第一半导体沟道层601(如果存在)和第二半导体沟道层602的每个邻接对可共同形成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可流过该竖直半导体沟道。隧穿介电层56被半导体材料部分54S的竖直堆叠包围，并且横向地包围竖直半导体沟道60的部分。隧穿介电层56、半导体材料部分54S的竖直堆叠和阻挡介电层52的每个邻接组共同构成存储器膜50，该存储器膜包括存储器元件的竖直堆叠，该存储器元件可以存储具有宏观保留时间的相应数据位。
存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道60、隧穿介电层56、包括半导体材料部分54S的竖直堆叠的多个存储器元件以及阻挡介电层52的组合。基座沟道部分11(如果存在)、存储器堆叠结构55、介电芯62和存储器开口49内的漏极区63的每个组合在本文中被称为存储器开口填充结构58。每个支撑开口19内的基座沟道部分11(如果存在的话)、存储器膜50、竖直半导体沟道60、介电核心62和漏极区63的每种组合填充相应支撑开口19并且构成支撑柱结构。
图6K和图6L示出了第二示例性存储器开口填充结构的替代构型。参考图6K，通过用介电填充材料填充环形横向凹陷部149，可以从图6E所示的结构中得到第一示例性存储器开口填充结构的替代构型。具体地，在移除金属-半导体合金部分67的竖直堆叠之后，可在环形横向凹陷部149的剩余体积中沉积介电填充材料，诸如未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃。在一个实施方案中，介电填充材料可以具有比阻挡介电层52的材料更高的蚀刻速率。例如，介电填充材料可包含硼硅酸盐玻璃，其在稀氢氟酸中提供的蚀刻速率是未掺杂的硅酸盐玻璃的蚀刻速率的100至10,000倍。
通过回蚀介电填充材料，可以从环形横向凹陷部149的外部移除介电填充材料的部分。可采用各向同性蚀刻工艺或各向异性蚀刻工艺。用于蚀刻介电填充材料的蚀刻工艺的化学属性可以相对于半导体材料部分54S的材料和阻挡介电层52的材料具有选择性。介电填充材料的填充环形横向凹陷部149的剩余部分包括环形绝缘材料部分57的竖直堆叠。在采用各向异性蚀刻工艺来图案化环形绝缘材料部分57的情况下，环形绝缘材料部分57的内侧壁可以与半导体材料部分54S的内侧壁竖直重合。
参考图6L，可以执行图6F至图6J的处理步骤，以提供第二示例性存储器开口填充结构58的替代构型。在这种情况下，隧穿介电层56可以直接形成在环形绝缘材料部分57的竖直堆叠上。存储器膜50可以包括阻挡介电层52、半导体材料部分54S的竖直堆叠、环形绝缘材料部分57的竖直堆叠(其可以接触半导体材料部分54S的竖直堆叠)和隧穿介电层56。
图7A至图7N是根据本公开的实施方案的在形成第三示例性存储器开口填充结构期间示例性结构内的存储器开口的顺序示意性竖直剖面图，该第三示例性存储器开口填充结构包含混合电荷存储结构，该混合电荷存储结构包含连续电荷存储介电层和分立浮动栅极。代替上述第一或第二示例性存储器开口填充结构，可以在每个存储器开口49内形成第三示例性存储器开口填充结构。
参考图7A，示出了在绝缘层32的层级处形成环形横向凹陷部149之后的存储器开口49。图7A的示例性结构可以与图5C所示的示例性结构相同。
参考图7B，可以执行图5D的处理步骤以形成阻挡介电层52。随后，可以通过保形沉积工艺(诸如化学气相沉积工艺或原子层沉积工艺)在阻挡介电层52的物理地暴露的表面上沉积连续电荷存储介电层诸如氮化硅层53。氮化硅层53可具有在1nm至8nm的范围内的厚度，诸如2nm至6nm，但是也可以采用更小和更大的厚度。氮化硅层53竖直延伸穿过交替堆叠(32,42)的层，并且接触分立管状半导体材料部分54S的竖直堆叠内的每个分立管状半导体材料部分54S的外侧壁。氮化硅层53可以与阻挡介电层52的内侧壁接触。
参考图7C，可以执行图5E的处理步骤以直接在氮化硅层53上形成金属层66L。
参考图7D，可以任选地执行图5F的处理步骤，以各向异性地沉积任选的图案化膜47，以及各向异性地蚀刻金属层66L的未被图案化膜47掩蔽的部分。在各向异性蚀刻工艺之后金属层66L的剩余部分包括分立金属部分66的竖直堆叠。另选地，如果金属层66L包含钴，则其可通过如上关于图6B所述的退火自分离到分立的金属部分66中。
参考图7E，图案化膜47(如果存在)可以随后例如通过灰化被移除。
参考图7F，可以执行图5H的处理步骤以保形地沉积半导体材料层54L。
参考图7G，可以执行图5I的处理步骤以各向异性地蚀刻半导体材料层54L和金属层66L的覆盖绝缘帽盖层70的水平部分，以及移除半导体材料层54L的被定位在存储器开口49的底部的水平部分(诸如半导体材料层54L的被定位在基座沟道部分11上方的水平部分)。
参考图7H，可执行图5J的处理步骤。具体地，在升高的温度下执行热退火工艺，这诱导在金属部分66的材料和半导体材料层54L的材料之间形成金属-半导体合金。一般来讲，可以选择金属层66L的厚度和半导体材料层54L的厚度以确保金属部分66的整个体积与半导体材料层54L反应以形成金属-半导体合金部分67。金属-半导体合金部分67的竖直堆叠可以通过使金属部分66的竖直堆叠与半导体材料层54L的被定位在绝缘层32的层级处的部分反应来形成。半导体材料层54L的未反应部分保留在牺牲材料层42的被定位在基座沟道部分11的顶表面上的每个层级处。存储器开口49中的半导体材料层54L的该组未反应部分包括半导体材料部分54S的竖直堆叠。
参考图7I，可执行图5K的处理步骤。具体地，可以执行选择性各向同性蚀刻工艺，其相对于半导体材料部分54S的材料选择性地蚀刻金属-半导体合金部分67的材料。金属-半导体合金部分67的竖直堆叠相对于半导体材料层54L的未反应部分(即半导体材料部分54S的竖直堆叠)被选择性地移除。半导体材料部分54S的竖直堆叠保持在间隔物材料层(诸如牺牲材料层42)的层级。在一个实施方案中，每个半导体部分54S可具有管状形状。半导体材料部分54S的竖直堆叠可随后用作电荷存储元件的竖直堆叠，其可用作NAND串的浮动栅极。在移除金属-半导体合金部分67的竖直堆叠之后，氮化硅层53的内侧壁的部分被物理地暴露。
参考图7J，可以执行图5L的处理步骤以形成隧穿介电层56和任选的第一半导体沟道层601。
参考图7K，可以任选地执行图5M的处理步骤以在绝缘帽盖层70和第一半导体沟道层601的在最顶间隔物材料层(诸如最顶牺牲材料层42)上面的最顶部分上各向异性地沉积图案化膜77。可以执行各向异性蚀刻工艺以移除第一半导体沟道层601、隧穿介电层56、氮化硅层53和阻挡介电层52的被定位在每个存储器开口49的底部处的基座沟道部分11上方(或者在基座沟道部分不存在的情况下被定位在上衬底半导体层10上方)的水平底部部分。基座沟道部分11的顶表面的中心部分可以通过各向异性蚀刻工艺竖直地凹陷。在存储器开口49中不存在基座沟道部分11的情况下，上衬底半导体层10的水平表面的一部分可以竖直地凹陷在存储器开口49下方。图案化膜77可以随后例如通过灰化被移除。
基座沟道部分11的表面(或在不采用基座沟道部分11的情况下的上衬底半导体层10的表面)可穿过第一半导体沟道层601、隧穿介电层56和阻挡介电层52物理地暴露在开口下面。任选地，在每个存储器腔体49'的底部处的物理地暴露的半导体表面可竖直地凹陷，使得在存储器腔体49'下面的凹陷半导体表面竖直地从基座沟道部分11(或在不采用基座沟道部分11的情况下的上衬底半导体层10)的最顶表面偏移凹陷距离。半导体材料部分54S的竖直堆叠用作为浮动栅极的分立电荷存储元件。连续氮化硅层53用作附加电荷存储材料部分，其连续延伸穿过交替堆叠(32,42)的被定位在包括基座沟道部分11的顶表面的水平平面上方的每个层。氮化硅层53与半导体材料部分54S的竖直堆叠的组合构成复合电荷存储结构，该复合电荷存储结构包括在间隔物材料层(诸如牺牲材料层42)的每个层级处的电荷存储元件。存储器开口49中的一组阻挡介电层52、氮化硅层53、半导体材料部分54S的竖直堆叠和隧穿介电层56构成存储器膜50。在一个实施方案中，第一半导体沟道层601、隧穿介电层56、氮化硅层53和阻挡介电层52可以具有竖直重合的侧壁。
参考图7L，可以执行图5N的处理步骤，以将第二半导体沟道层602直接沉积在基座沟道部分11的半导体表面上或上衬底半导体层10上(如果基座沟道部分11被省略的话)，并且直接地沉积在第一半导体沟道层601上。阻挡介电层52、氮化硅层53、隧穿介电层56、第一半导体沟道层601和第二半导体沟道层602的组合可以完全填充在绝缘层32的层级处提供的环形横向凹陷部的体积。
参考图7M，可以在每个存储器开口49中的介电芯62中执行5O的处理步骤。
参考图7N，可以执行图5P的处理步骤以形成掺杂的半导体材料部分，诸如漏极区63。第一半导体沟道层601和第二半导体沟道层602的每个邻接对可共同形成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可流过该竖直半导体沟道。存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道60、隧穿介电层56、包括半导体材料部分54S的竖直堆叠和氮化硅层53的被定位在间隔物材料层42的层级的部分的多个存储器元件、以及阻挡介电层52的组合。基座沟道部分11(如果存在)、存储器堆叠结构55、介电芯62和存储器开口49内的漏极区63的每个组合在本文中被称为存储器开口填充结构58。每个支撑开口19内的基座沟道部分11(如果存在的话)、存储器膜50、竖直半导体沟道60、介电核心62和漏极区63的每种组合填充相应支撑开口19并且构成支撑柱结构。
在一个实施方案中，隧穿介电层56具有横向波状竖直横截面轮廓，并且包括被定位在绝缘层32的层级处的横向突出部分，该横向突出部分接触阻挡介电层52的水平环形表面以及间隔物材料层(诸如牺牲材料层42)的邻近分立管状半导体材料部分54S的竖直堆叠的上覆部分或下层部分。
图7O和图7P示出了第三示例性存储器开口填充结构的替代构型。参考图7O，通过用介电填充材料填充环形横向凹陷部149，可以从图7I所示的结构中得到第三示例性存储器开口填充结构的替代构型。具体地，在移除金属-半导体合金部分67的竖直堆叠之后，可在环形横向凹陷部149的剩余体积中沉积介电填充材料，诸如未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃。在一个实施方案中，介电填充材料可以具有比阻挡介电层52的材料更高的蚀刻速率。例如，介电填充材料可包含硼硅酸盐玻璃，其在稀氢氟酸中提供的蚀刻速率是未掺杂的硅酸盐玻璃的蚀刻速率的100至10,000倍。
通过回蚀介电填充材料，可以从环形横向凹陷部149的外部移除介电填充材料的部分。可采用各向同性蚀刻工艺或各向异性蚀刻工艺。用于蚀刻介电填充材料的蚀刻工艺的化学属性可以相对于半导体材料部分54S的材料和阻挡介电层52的材料具有选择性。介电填充材料的填充环形横向凹陷部149的剩余部分包括环形绝缘材料部分57的竖直堆叠。在采用各向异性蚀刻工艺来图案化环形绝缘材料部分57的情况下，环形绝缘材料部分57的内侧壁可以与半导体材料部分54S的内侧壁竖直重合。
参考图7P，可以执行图7J至图7N的处理步骤以提供第三示例性存储器开口填充结构58的替代构型。在这种情况下，隧穿介电层56可以直接形成在环形绝缘材料部分57的竖直堆叠上。存储器膜50可以包括阻挡介电层52、氮化硅层53、半导体材料部分54S的竖直堆叠、环形绝缘材料部分57的竖直堆叠(其可以接触半导体材料部分54S的竖直堆叠)和隧穿介电层56。
图7P的存储器开口填充结构包括被定位在阻挡介电层52和隧穿介电层56之间的绝缘层32的每个层级处的环形绝缘材料部分57的竖直堆叠。隧穿介电层56包括直的外侧壁，该直的外侧壁接触环形绝缘材料部分57的竖直堆叠内的每个环形绝缘材料部分57，并且接触分立管状半导体材料部分54S的竖直堆叠。
在图7N的第三示例性存储器开口填充结构58和图7P的替代实施方案中，分立管状半导体材料部分54S的竖直堆叠的所有表面都与氮化硅衬垫53的表面或隧穿介电层56的表面接触。
氮化硅层53和分立管状半导体材料部分54S的竖直堆叠的组合构成电荷存储结构(53,54S)。一般来讲，电荷存储结构(53,54S)包括分立管状半导体材料部分54S的竖直堆叠和与分立管状半导体材料部分54S的竖直堆叠接触的至少一个连续的氮化硅材料部分。在一个实施方案中，所述至少一个氮化硅材料部分包括氮化硅层53，该氮化硅层竖直延伸穿过交替堆叠(32,42)的层，并且接触分立管状半导体材料部分54S的竖直堆叠内的每个分立管状半导体材料部分54S的外侧壁。在图7N所示的一个实施方案中，在绝缘层32的层级处，氮化硅层53与阻挡介电层52的内侧壁和隧穿介电层56的外侧壁接触。在一个实施方案中，分立管状半导体材料部分54S的竖直堆叠的所有表面可以与氮化硅衬垫53的表面或隧穿介电层56的表面接触。
图8A至图8F是根据本公开的实施方案的在形成包含分立电荷存储介电部分的第四示例性存储器开口填充结构期间示例性结构内的存储器开口的顺序示意性竖直剖面图。代替上述第一、第二示例性存储器开口填充结构或第三示例性存储器开口填充结构，可以在每个存储器开口49内形成第四示例性存储器开口填充结构。
参考图8A，用于形成第四示例性存储器开口填充结构的结构可以通过氮化半导体材料部分54S的竖直堆叠从图5K的结构、图6E的结构或图7I的结构中得到。半导体材料部分54S的竖直堆叠至少部分地转换成氮化硅材料部分54N的竖直堆叠，其可以是分立管状氮化硅材料部分54N的竖直堆叠。在一个实施方案中，如果半导体材料部分54S的竖直堆叠完全转换成氮化硅材料部分54N的竖直堆叠，则每个氮化硅材料部分54N可以具有渐变的硅氮比，其中面对存储器开口49的内部部分的硅氮比低于面对间隔物材料层42的外部部分的硅氮比。在一个实施方案中，每个氮化硅材料部分54N的厚度可以在3nm至30nm的范围内，诸如5nm至15nm，但是也可以采用更小和更大的厚度。
参考图8B，可以执行图5L的处理步骤以形成阻挡介电层52和任选的第一半导体沟道层601。
参考图8C，可以执行图5M的处理步骤以任选地沉积图案化膜77，以及各向异性地蚀刻第一半导体沟道层601(如果存在)、隧穿介电层56和阻挡介电层52的被定位在每个存储器开口49的底部处的基座沟道部分11上方(或者在基座沟道部分不存在的情况下被定位在上衬底半导体层10上方)的水平底部部分。基座沟道部分11的顶表面的中心部分可以通过各向异性蚀刻工艺竖直地凹陷。在存储器开口49中不存在基座沟道部分11的情况下，上衬底半导体层10的水平表面的一部分可以竖直地凹陷在存储器开口49下方。图案化膜77可以随后例如通过灰化被移除。
参考图8D，可以执行图5N的处理步骤以形成第二半导体沟道层602。第一半导体沟道层601和第二半导体沟道层602的材料共同称为半导体沟道材料。阻挡介电层52、隧穿介电层56、第一半导体沟道层601和第二半导体沟道层602的组合可以完全填充在绝缘层32的层级处提供的环形横向凹陷部的体积。
参考图8E，可以执行图5O的处理步骤以在每个存储器开口49中形成介电芯62。
参考图8F，可以执行图5P的处理步骤，以在每个存储器开口49的上部部分处形成掺杂的半导体部分，诸如漏极区63。第一半导体沟道层601和第二半导体沟道层602的每个邻接对可共同形成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可流过该竖直半导体沟道。隧穿介电层56被氮化硅材料部分54N的竖直堆叠包围，并且横向地包围竖直半导体沟道60的部分。隧穿介电层56、氮化硅材料部分54N的竖直堆叠和阻挡介电层52的每个邻接组共同构成存储器膜50，该存储器膜包括存储器元件的竖直堆叠，该存储器元件可以存储具有宏观保留时间的相应数据位。
存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道60、隧穿介电层56、包括氮化硅材料部分54N的竖直堆叠的多个存储器元件以及阻挡介电层52的组合。基座沟道部分11(如果存在)、存储器堆叠结构55、介电芯62和存储器开口49内的漏极区63的每个组合在本文中被称为存储器开口填充结构58。每个支撑开口19内的基座沟道部分11(如果存在的话)、存储器膜50、竖直半导体沟道60、介电核心62和漏极区63的每种组合填充相应支撑开口19并且构成支撑柱结构。
图8G和图8H示出了第四示例性存储器开口填充结构的替代构型。参考图8G，通过用介电填充材料填充环形横向凹陷部149，可以从图8A所示的结构中得到第四示例性存储器开口填充结构的替代构型。具体地，在移除金属-半导体合金部分67的竖直堆叠之后，可在环形横向凹陷部149的剩余体积中沉积介电填充材料，诸如未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃。在一个实施方案中，介电填充材料可以具有比阻挡介电层52的材料更高的蚀刻速率。例如，介电填充材料可包含硼硅酸盐玻璃，其在稀氢氟酸中提供的蚀刻速率是未掺杂的硅酸盐玻璃的蚀刻速率的100至10,000倍。
通过回蚀介电填充材料，可以从环形横向凹陷部149的外部移除介电填充材料的部分。可采用各向同性蚀刻工艺或各向异性蚀刻工艺。用于蚀刻介电填充材料的蚀刻工艺的化学属性可以相对于氮化硅材料部分54N的材料和阻挡介电层52的材料具有选择性。介电填充材料的填充环形横向凹陷部149的剩余部分包括环形绝缘材料部分57的竖直堆叠。在采用各向异性蚀刻工艺来图案化环形绝缘材料部分57的情况下，环形绝缘材料部分57的内侧壁可以与氮化硅材料部分54N的内侧壁竖直重合。
参考图8H，可以执行图8B至图8F的处理步骤，以提供第一示例性存储器开口填充结构58的替代构型。在这种情况下，隧穿介电层56可以直接形成在环形绝缘材料部分57的竖直堆叠上。存储器膜50可以包括阻挡介电层52、氮化硅材料部分54N的竖直堆叠、环形绝缘材料部分57的竖直堆叠(其可以接触氮化硅材料部分54N的竖直堆叠)和隧穿介电层56。
图9A至图9F是根据本公开的实施方案的在形成第五示例性存储器开口填充结构期间示例性结构内的存储器开口的顺序示意性竖直剖面图，该第五示例性存储器开口填充结构包含混合电荷存储结构，该混合电荷存储结构包括分立介电电荷存储部分和浮动栅极。代替上述第一、第二、第三或第四示例性存储器开口填充结构，可以在每个存储器开口49内形成第五示例性存储器开口填充结构。
参考图9A，用于形成第五示例性存储器开口填充结构的结构可以通过部分地氮化半导体材料部分54S的竖直堆叠从图5K的结构、图6E的结构或图7I的结构中得到。复合电荷存储结构(54S,54N)的竖直堆叠可以通过将分立管状半导体材料部分54S的竖直堆叠的表面部分转换成氮化硅材料部分54N来形成。复合电荷存储结构(54S,54N)中的每个复合电荷存储结构包括相应的半导体材料部分54S和相应的氮化硅材料部分54N，该相应的半导体材料部分54S是分立管状半导体材料部分54S中的相应一个分立管状半导体材料部分的剩余部分，该相应的氮化硅材料部分54N通过氮化分立管状半导体材料部分54S中的相应一个分立管状半导体材料部分的表面部分而形成。在一个实施方案中，每个氮化硅材料部分54N包括被定位在半导体材料部分54S中的相应一个半导体材料部分附近的界面区，并且该界面区具有从部分54N朝向部分54S减小的渐变的硅氮比。每个半导体材料部分54S的厚度可在1nm至30nm的范围内，诸如2nm至20nm，但是也可采用更小和更大的厚度。每个氮化硅材料部分54N的厚度可以在1nm至30nm的范围内，诸如2nm至20nm，但是也可以采用更小和更大的厚度。每个复合电荷存储结构(54S,54N)的厚度可以在3nm至30nm的范围内，诸如5nm至15nm，但是也可以采用更小和更大的厚度。
参考图9B，可以执行图5L的处理步骤以形成阻挡介电层52以及任选地第一半导体沟道层601。
参考图9C，可以执行图5M的处理步骤以沉积图案化膜77，以及各向异性地蚀刻第一半导体沟道层601、隧穿介电层56和阻挡介电层52的被定位在每个存储器开口49的底部处的基座沟道部分11上方(或者在基座沟道部分不存在的情况下被定位在上衬底半导体层10上方)的水平底部部分。基座沟道部分11的顶表面的中心部分可以通过各向异性蚀刻工艺竖直地凹陷。在存储器开口49中不存在基座沟道部分11的情况下，上衬底半导体层10的水平表面的一部分可以竖直地凹陷在存储器开口49下方。图案化膜77可以随后例如通过灰化被移除。
参考图9D，可以执行图5N的处理步骤以形成第二半导体沟道层602。第一半导体沟道层601和第二半导体沟道层602的材料共同称为半导体沟道材料。阻挡介电层52、隧穿介电层56、第一半导体沟道层601和第二半导体沟道层602的组合可以完全填充在绝缘层32的层级处提供的环形横向凹陷部的体积。
参考图9E，可以执行图5O的处理步骤以在每个存储器开口49中形成介电芯62。
参考图9F，可以执行图5P的处理步骤，以在每个存储器开口49的上部部分处形成掺杂的半导体部分，诸如漏极区63。第一半导体沟道层601和第二半导体沟道层602的每个邻接对可共同形成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可流过该竖直半导体沟道。隧穿介电层56被复合电荷存储结构(54S,54N)的竖直堆叠包围，并且横向地包围竖直半导体沟道60的部分。隧穿介电层56、复合电荷存储结构(54S,54N)的竖直堆叠和阻挡介电层52的每个邻接组共同构成存储器膜50，该存储器膜包括存储器元件的竖直堆叠，该存储器元件可以存储具有宏观保留时间的相应数据位。
存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道60、隧穿介电层56、包括复合电荷存储结构(54S,54N)的竖直堆叠的多个存储器元件以及阻挡介电层52的组合。基座沟道部分11(如果存在)、存储器堆叠结构55、介电芯62和存储器开口49内的漏极区63的每个组合在本文中被称为存储器开口填充结构58。每个支撑开口19内的基座沟道部分11(如果存在的话)、存储器膜50、竖直半导体沟道60、介电核心62和漏极区63的每种组合填充相应支撑开口19并且构成支撑柱结构。
图9G和图9H示出了第四示例性存储器开口填充结构的替代构型。参考图9G，通过用介电填充材料填充环形横向凹陷部149，可以从图9A所示的结构中得到第四示例性存储器开口填充结构的替代构型。具体地，在移除金属-半导体合金部分67的竖直堆叠之后，可在环形横向凹陷部149的剩余体积中沉积介电填充材料，诸如未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃。在一个实施方案中，介电填充材料可以具有比阻挡介电层52的材料更高的蚀刻速率。例如，介电填充材料可包含硼硅酸盐玻璃，其在稀氢氟酸中提供的蚀刻速率是未掺杂的硅酸盐玻璃的蚀刻速率的100至10,000倍。
通过回蚀介电填充材料，可以从环形横向凹陷部149的外部移除介电填充材料的部分。可采用各向同性蚀刻工艺或各向异性蚀刻工艺。用于蚀刻介电填充材料的蚀刻工艺的化学属性可以相对于复合电荷存储结构(54S,54N)的材料和阻挡介电层52的材料具有选择性。介电填充材料的填充环形横向凹陷部149的剩余部分包括环形绝缘材料部分57的竖直堆叠。在采用各向异性蚀刻工艺来图案化环形绝缘材料部分57的情况下，环形绝缘材料部分57的内侧壁可以与复合电荷存储结构(54S,54N)的内侧壁竖直重合。
参考图9H，可以执行图9B至图9F的处理步骤，以提供第一示例性存储器开口填充结构58的替代构型。在这种情况下，隧穿介电层56可以直接形成在环形绝缘材料部分57的竖直堆叠上。存储器膜50可以包括阻挡介电层52、复合电荷存储结构(54S,54N)的竖直堆叠、环形绝缘材料部分57的竖直堆叠(其可以接触复合电荷存储结构(54S,54N)的竖直堆叠)、以及隧穿介电层56。
图10A至图10M是根据本公开的实施方案的在形成包含具有凸缘部分的浮动栅极的第六示例性存储器开口填充结构期间示例性结构内的存储器开口的顺序示意性竖直剖面图。代替上述第一、第二、第三、第四或第五示例性存储器开口填充结构，可以在每个存储器开口49内形成第六示例性存储器开口填充结构。
参考图10A，示出了用于形成第六示例性存储器开口填充结构的结构，该结构可以与图5D的结构相同。
参考图10B，金属层66L可以保形地沉积在阻挡介电层的内侧壁上。金属层66L可以包含可以形成金属-半导体合金(诸如金属硅化物)的任何金属。在一个实施方案中，金属层66L可以包含可以形成金属硅化物的至少一种过渡金属。例如，金属层66L可以包含钨、钛、钴、钼、铂、镍和/或在与硅反应时形成金属硅化物的任何其他过渡金属。可以通过诸如化学气相沉积工艺或原子层沉积工艺的保形沉积方法来沉积金属层66L。金属层66L的厚度可以大于每个绝缘层32的厚度的一半。在一个实施方案中，金属层填充环形横向凹陷部149中每个腔体的整个体积。在一个实施方案中，金属层66L在间隔物材料层(诸如牺牲材料层42)的侧壁上方的厚度可以在10nm至50nm的范围内，诸如20nm至25nm，但是也可以采用更小和更大的厚度。
参考图10C，可以任选地执行任选的各向异性沉积工艺，诸如物理气相沉积工艺(例如，溅射)，以在金属层66L的水平表面上沉积金属的附加部分。金属层66L的水平部分可以被加厚。各向异性金属沉积工艺增加了金属层66L的水平部分的厚度，使得在随后的处理步骤中促进通过形成金属-半导体合金部分来移除半导体材料层的水平部分。另选地，可以省略图10C的步骤。
参考图10D，可以执行各向同性蚀刻工艺诸如湿法蚀刻工艺，以使金属层66L变薄(即，使金属层66L部分凹陷)。另选地，如果金属层66L包含钴，则金属层66L可在如上所述的退火期间自分离以形成图10D所示的结构。金属层66L的剩余部分包括分立金属部分66的竖直堆叠。
分立金属部分66可以形成在存储器开口49的环形横向凹陷部149中的相应一个环形横向凹陷部内但不完全填充该环形横向凹陷部。分立金属部分66的竖直堆叠内的每个分立金属部分66包括内侧壁，该内侧壁从阻挡介电层52的内侧壁的被定位在间隔物材料层(诸如牺牲材料层42)的层级处的部分向外横向偏移。
因此，分立金属部分66的竖直堆叠可以形成在环形横向凹陷部149中。分立金属部分66的竖直堆叠直接形成在阻挡介电层52的内侧壁的被定位在绝缘层32的层级处的部分上。
分立金属部分66可以具有相应的管状形状。每个分立金属部分66可以具有从间隔物材料层(诸如牺牲材料层42)的侧壁向外横向偏移的内侧壁。在一个实施方案中，分立金属部分66可包含以下各项和/或基本上由以下各项组成：钨、钛、钴、钼、铂、镍和/或在与硅反应时形成金属硅化物的任何其他过渡金属。在一个实施方案中，分立金属部分66可具有在2nm至20nm的范围内的厚度，诸如4nm至10nm，但是也可以采用更小和更大的厚度。金属层66L的水平剩余部分可以存在于基座沟道部分11的顶表面上方以及在绝缘帽盖层70的顶表面上方。
参考图10E，半导体材料层54L可以保形地沉积在金属部分66的竖直堆叠的物理地暴露的表面上以及沉积在阻挡介电层52的物理地暴露的表面上。半导体材料层54L包含可以与金属部分66的材料形成金属-半导体合金的半导体材料。例如，半导体材料层54L可以包含硅和/或锗。在一个实施方案中，半导体材料层54L可以包括非晶硅、多晶硅、锗和/或硅锗合金。可以选择半导体材料层54L的厚度，使得分立金属部分66的整个竖直堆叠可以在随后的退火工艺期间与半导体材料层54L的半导体材料反应。在一个实施方案中，半导体材料层54L可具有在2nm至20nm的范围内的厚度，诸如4nm至10nm，但是也可以采用更小和更大的厚度。
参考图10F，在升高的温度下执行热退火工艺，这诱导在金属部分66的材料和半导体材料层54L的材料之间形成金属-半导体合金。升高的温度可以在从400摄氏度到1,000摄氏度的范围内，但是根据金属-半导体合金的组成也可以采用更低或更高的温度。在这种情况下，不必形成典型半导体应用所需的低电阻相金属-半导体合金。即使在相对低的温度下形成的高电阻中间相金属-半导体合金也是足够的，只要这种金属-半导体合金可以随后在选择性蚀刻工艺中相对于半导体材料层54L的未反应部分被选择性地移除。一般来讲，可以选择分立金属部分66的厚度和半导体材料层54L的厚度以确保金属部分66的整个体积与半导体材料层54L反应以形成金属-半导体合金部分67。金属-半导体合金部分67的竖直堆叠可以通过使金属部分66的竖直堆叠与半导体材料层54L的被定位在绝缘层32的层级处的部分反应来形成。半导体材料层54L的未反应部分保留在牺牲材料层42的被定位在基座沟道部分11的顶表面上的每个层级处。存储器开口49中的半导体材料层54L的该组未反应部分包括半导体材料部分54S的竖直堆叠。
在一个实施方案中，金属-半导体合金部分67可从包括存储器开口49周围的间隔物材料层(诸如牺牲材料层42)的侧壁的圆柱形竖直平面向外横向偏移，同时半导体材料部分54S的部分突出到凹陷部149中。具体地，半导体材料部分54S中的每个半导体材料部分包括管状部分54T、从管状部分54T的外侧壁的上端横向向外延伸到凹陷部149中的上凸缘部分54U、以及从管状部分54T的外侧壁的下端横向向外延伸到凹陷部149中的下凸缘部分54F。
参考图10G，可以执行选择性各向同性蚀刻工艺，其相对于半导体材料部分54S的材料选择性地蚀刻金属-半导体合金部分67的材料。金属-半导体合金部分67的竖直堆叠相对于半导体材料层54L的未反应部分(即半导体材料部分54S的竖直堆叠)被选择性地移除。半导体材料部分54S的竖直堆叠保持在间隔物材料层(诸如牺牲材料层42)的层级处，并且部分延伸到凹陷部149中。在一个实施方案中，半导体材料部分54S中的每个半导体材料部分包括管状部分54T、上凸缘部分54U和下凸缘部分54F。每个半导体材料部分54S的上凸缘部分54U和下凸缘部分54F被定位在凹陷部149中，并且除了由管状部分54T提供的电荷捕获体积之外，还提供增加的电荷捕获体积。因此，相对于电荷存储元件不包括凸缘部分的常规NAND器件，可减小间隔物材料层(诸如牺牲材料层42)的厚度。分立半导体材料部分54S的竖直堆叠可随后用作电荷存储元件的竖直堆叠，其可用作NAND串的浮动栅极。在移除金属-半导体合金部分67的竖直堆叠之后，阻挡介电层52的内侧壁的部分被物理地暴露。分立金属部分66的竖直堆叠和半导体材料层54L的与分立金属部分66的竖直堆叠相邻的部分以金属-半导体合金部分67的竖直堆叠的形式被移除。
参考图10H，如前面的实施方案中所述，可以采用保形沉积工艺诸如化学气相沉积工艺来沉积隧穿介电层56。隧穿介电层56可以直接形成在阻挡介电层52的内侧壁的被物理地暴露并被定位在绝缘层32的层级处的部分上。隧穿介电层56还可以直接形成在分立圆柱形半导体材料部分54S的竖直堆叠上。阻挡介电层52、半导体材料部分54S的竖直堆叠和隧穿介电层56的组合构成存储器膜50。
参考图10I，可以执行图5L的处理步骤以在隧穿介电层56上形成任选的第一半导体沟道层601。
参考图10J，可以任选地执行图5M的处理步骤，以沉积任选的图案化膜77。可以执行各向异性蚀刻工艺以移除第一半导体沟道层601(如果存在)、隧穿介电层56和阻挡介电层52的被定位在每个存储器开口49的底部处的基座沟道部分11上方(或者在基座沟道部分不存在的情况下被定位在上衬底半导体层10上方)的水平底部部分。存储器开口49中的一组阻挡介电层52、半导体材料部分54S的竖直堆叠和隧穿介电层56构成存储器膜50。在一个实施方案中，第一半导体沟道层601、隧穿介电层56和阻挡介电层52可以具有竖直重合的侧壁。图案化膜77(如果存在)可以随后例如通过灰化被移除。
参考图10K，可以执行图5N的处理步骤以沉积第二半导体沟道层602。第一半导体沟道层601和第二半导体沟道层602的材料共同称为半导体沟道材料。换句话说，半导体沟道材料是第一半导体沟道层601和第二半导体沟道层602中的所有半导体材料的集合。半导体材料部分54S的凸缘部分、阻挡介电层52、隧穿介电层56、第一半导体沟道层601和第二半导体沟道层602的组合可以完全填充在绝缘层32的层级处提供的环形横向凹陷部149的体积。
参考图10L，可执行图5O的处理步骤以形成介电芯62。
参考图10M，可以执行图5P的处理步骤以形成掺杂的半导体材料部分，诸如漏极区63。隧穿介电层56、半导体材料部分54S的竖直堆叠和阻挡介电层52的每个邻接组共同构成存储器膜50，该存储器膜包括存储器元件的竖直堆叠，该存储器元件可以存储具有宏观保留时间的相应数据位。存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道60、隧穿介电层56、包括半导体材料部分54S的竖直堆叠的多个存储器元件以及阻挡介电层52的组合。基座沟道部分11(如果存在)、存储器堆叠结构55、介电芯62和存储器开口49内的漏极区63的每个组合在本文中被称为存储器开口填充结构58。每个支撑开口19内的基座沟道部分11(如果存在的话)、存储器膜50、竖直半导体沟道60、介电核心62和漏极区63的每种组合填充相应支撑开口19并且构成支撑柱结构。
图10N和图10O示出了第一示例性存储器开口填充结构的替代构型。参考图10N，通过用介电填充材料填充环形横向凹陷部149，可以从图10G所示的结构中得到第一示例性存储器开口填充结构的替代构型。具体地，在移除金属-半导体合金部分67的竖直堆叠之后，可在环形横向凹陷部149的剩余体积中沉积介电填充材料，诸如未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃。在一个实施方案中，介电填充材料可以具有比阻挡介电层52的材料更高的蚀刻速率。例如，介电填充材料可包含硼硅酸盐玻璃，其在稀氢氟酸中提供的蚀刻速率是未掺杂的硅酸盐玻璃的蚀刻速率的100至10,000倍。
通过回蚀介电填充材料，可以从环形横向凹陷部149的外部移除介电填充材料的部分。可采用各向同性蚀刻工艺或各向异性蚀刻工艺。用于蚀刻介电填充材料的蚀刻工艺的化学属性可以相对于半导体材料部分54S的材料和阻挡介电层52的材料具有选择性。介电填充材料的填充环形横向凹陷部149的剩余部分包括环形绝缘材料部分57的竖直堆叠。在采用各向异性蚀刻工艺来图案化环形绝缘材料部分57的情况下，环形绝缘材料部分57的内侧壁可以与半导体材料部分54S的内侧壁竖直重合。
参考图10O，可以执行图10H至图10M的处理步骤，以提供第二示例性存储器开口填充结构58的替代构型。在这种情况下，隧穿介电层56可以直接形成在环形绝缘材料部分57的竖直堆叠上。存储器膜50可以包括阻挡介电层52、半导体材料部分54S的竖直堆叠、环形绝缘材料部分57的竖直堆叠(其可以接触半导体材料部分54S的竖直堆叠)和隧穿介电层56。
图11A至图11G是根据本公开的实施方案的在形成包含具有凸缘部分的分立介电电荷存储元件的第七示例性存储器开口填充结构期间示例性结构内的存储器开口的顺序示意性竖直剖面图。代替上述第一、第二、第三、第四、第五或第六示例性存储器开口填充结构，可以在每个存储器开口49内形成第七示例性存储器开口填充结构。
参考图11A，用于形成第七示例性存储器开口填充结构的结构可以通过氮化半导体材料部分54S的竖直堆叠从图10G的结构中得到。半导体材料部分54S的竖直堆叠完全转换为氮化硅材料部分54N的竖直堆叠。氮化硅材料部分54N中的每个氮化硅材料部分包括管状部分54T、从管状部分54T的外侧壁的上端横向向外延伸到凹陷部149中的上凸缘部分54U、以及从管状部分54T的外侧壁的下端横向向外延伸到凹陷部149中的下凸缘部分54F。在一个实施方案中，每个氮化硅材料部分54N具有渐变的硅氮比，如上文关于图8A所述。在一个实施方案中，每个氮化硅材料部分54N的管状部分54T的厚度可以在3nm至30nm的范围内，诸如5nm至15nm，但是也可以采用更小和更大的厚度。在一个实施方案中，管状部分54T、上凸缘部分54U和下凸缘部分54F可以具有基本上相同的厚度。
氮化硅材料部分54N的竖直堆叠被定位在间隔物材料层(诸如牺牲材料层42)的层级。在一个实施方案中，氮化硅材料部分54N中的每个氮化硅材料部分包括管状部分54T、上凸缘部分54U和下凸缘部分54F。每个氮化硅材料部分54N的上凸缘部分54U和下凸缘部分54F除了由管状部分54T提供的电荷捕获体积之外，还提供增加的电荷捕获体积。因此，相对于电荷存储元件不包括凸缘部分的常规NAND器件，可减小间隔物材料层(诸如牺牲材料层42)的厚度。分立氮化硅材料部分54N的竖直堆叠可随后用作电荷存储元件的竖直堆叠，其可用作NAND串的浮动栅极。在移除金属-半导体合金部分67的竖直堆叠之后，阻挡介电层52的内侧壁的部分被物理地暴露。
参考图11B，可以执行图10H的处理步骤以形成隧穿介电层56。
参考图11C，可以执行图10I的处理步骤以形成第一半导体沟道层601。
参考图11D，可以任选地执行图10J的处理步骤以沉积任选的图案化膜77，以及各向异性地蚀刻第一半导体沟道层601(如果存在)、隧穿介电层56和阻挡介电层52的被定位在每个存储器开口49的底部处的基座沟道部分11上方(或者在基座沟道部分不存在的情况下被定位在上衬底半导体层10上方)的水平底部部分。基座沟道部分11的顶表面的中心部分可以通过各向异性蚀刻工艺竖直地凹陷。在存储器开口49中不存在基座沟道部分11的情况下，上衬底半导体层10的水平表面的一部分可以竖直地凹陷在存储器开口49下方。图案化膜77(如果存在)可以随后例如通过灰化被移除。
参考图11E，可以执行图10K的处理步骤以形成第二半导体沟道层602。第一半导体沟道层601和第二半导体沟道层602的材料共同称为半导体沟道材料。阻挡介电层52、隧穿介电层56、第一半导体沟道层601和第二半导体沟道层602的组合可以完全填充在绝缘层32的层级处提供的环形横向凹陷部的体积。
参考图11F，可以执行图10L的处理步骤以在每个存储器开口49中形成介电芯62。
参考图11G，可以执行图10M的处理步骤，以在每个存储器开口49的上部部分处形成掺杂的半导体部分，诸如漏极区63。第一半导体沟道层601和第二半导体沟道层602的每个邻接对可共同形成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可流过该竖直半导体沟道。隧穿介电层56被氮化硅材料部分54N的竖直堆叠包围，并且横向地包围竖直半导体沟道60的部分。隧穿介电层56、氮化硅材料部分54N的竖直堆叠和阻挡介电层52的每个邻接组共同构成存储器膜50，该存储器膜包括存储器元件的竖直堆叠，该存储器元件可以存储具有宏观保留时间的相应数据位。
存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道60、隧穿介电层56、包括氮化硅材料部分54N的竖直堆叠的多个存储器元件以及阻挡介电层52的组合。基座沟道部分11(如果存在)、存储器堆叠结构55、介电芯62和存储器开口49内的漏极区63的每个组合在本文中被称为存储器开口填充结构58。每个支撑开口19内的基座沟道部分11(如果存在的话)、存储器膜50、竖直半导体沟道60、介电核心62和漏极区63的每种组合填充相应支撑开口19并且构成支撑柱结构。
图11H和图11I示出了第四示例性存储器开口填充结构的替代构型。参考图11H，通过用介电填充材料填充环形横向凹陷部149，可以从图10G所示的结构中得到第七示例性存储器开口填充结构的替代构型。图10N的处理步骤可以用于在每个存储器开口49的环形横向凹陷部的未填充体积中形成环形绝缘材料部分57的竖直堆叠。
参考图11I，可以执行图10H至图10M的处理步骤，以提供第一示例性存储器开口填充结构58的替代构型。在这种情况下，隧穿介电层56可以直接形成在环形绝缘材料部分57的竖直堆叠上。存储器膜50可以包括阻挡介电层52、氮化硅材料部分54N的竖直堆叠、环形绝缘材料部分57的竖直堆叠(其可以接触氮化硅材料部分54N的竖直堆叠)和隧穿介电层56。
图12A至图12G是根据本公开的实施方案的在形成第八示例性存储器开口填充结构期间示例性结构内的存储器开口的顺序示意性竖直剖面图，该第八示例性存储器开口填充结构包含混合分立电荷存储结构，该混合分立电荷存储结构包括分立介电电荷存储部分和具有凸缘部分的浮动栅极。代替上述第一、第二、第三、第四、第五、第六或第七示例性存储器开口填充结构，可以在每个存储器开口49内形成第八示例性存储器开口填充结构。
参考图12A，用于形成第八示例性存储器开口填充结构的结构可以通过部分地氮化半导体材料部分54S的竖直堆叠从图10G的结构中得到。半导体材料部分54S的物理地暴露于存储器腔体49'的表面部分被转换成氮化硅材料部分54N，而半导体材料部分54S的接触阻挡介电层52的下层部分保留作为半导体材料部分54S。因此，氮化硅材料部分54N的竖直堆叠通过氮化工艺形成，并且半导体材料部分54S的剩余竖直堆叠具有比在图10G的处理步骤处提供的半导体材料部分54S的竖直堆叠小的体积。复合电荷存储结构(54S,54N)的竖直堆叠可以通过将分立半导体材料部分54S的竖直堆叠的表面部分转换成氮化硅材料部分54N来形成。在一个实施方案中，每个氮化硅材料部分54N包括被定位在分立半导体材料部分54S中的相应一个分立半导体材料部分附近的界面区，并且该界面区具有渐变的硅氮比，如上所述。复合电荷存储结构(54S,54N)中的每个复合电荷存储结构包括相应的半导体材料部分54S(其是如在图10G的处理步骤处提供的分立半导体材料部分54S中的相应一个分立半导体材料部分的剩余部分)和相应的氮化硅材料部分54N，该相应的氮化硅材料部分54N通过氮化分立半导体材料部分54S中的相应一个分立半导体材料部分的表面部分而形成。
复合电荷存储结构(54S,54N)中的每个复合电荷存储结构包括管状部分54T、从管状部分54T的外侧壁的上端横向向外延伸到凹陷部149中的上凸缘部分54U、以及从管状部分54T的外侧壁的下端横向向外延伸到凹陷部149中的下凸缘部分54F。每个半导体材料部分54S包括相应的管状部分、相应的上凸缘部分和相应的下凸缘部分。每个氮化硅材料部分54N包括相应的管状部分、相应的上凸缘部分和相应的下凸缘部分。每个半导体材料部分54S的管状部分的厚度可在1nm至30nm的范围内，诸如2nm至20nm，但是也可采用更小和更大的厚度。每个氮化硅材料部分54N的管状部分的厚度可以在1nm至30nm的范围内，诸如2nm至20nm，但是也可以采用更小和更大的厚度。复合电荷存储结构(54S,54N)的每个管状部分的厚度可以在3nm至30nm的范围内，诸如5nm至15nm，但是也可以采用更小和更大的厚度。复合电荷存储结构(54S,54N)的管状部分的厚度可以形成在相应的复合电荷存储结构(54S,54N)的内圆柱形侧壁和外圆柱形侧壁之间。
竖直堆叠复合电荷存储结构(54S,54N)被定位在间隔物材料层(诸如牺牲材料层42)的层级处，并且部分地突出到凹陷部149中。在一个实施方案中，复合电荷存储结构(54S,54N)中的每个复合电荷存储结构包括管状部分54T、上凸缘部分54U和下凸缘部分54F。每个复合电荷存储结构(54S,54N)的上凸缘部分54U和下凸缘部分54F除了由管状部分54T提供的电荷捕获体积之外，还提供增加的电荷捕获体积。因此，相对于电荷存储元件不包括凸缘部分的常规NAND器件，可减小间隔物材料层(诸如牺牲材料层42)的厚度。复合电荷存储结构(54S,54N)的竖直堆叠可随后用作电荷存储元件的竖直堆叠，其可用作NAND串的混合浮动栅极和电荷捕获介电元件。在移除金属-半导体合金部分67的竖直堆叠之后，阻挡介电层52的内侧壁的部分被物理地暴露。
参考图12B，可以执行图10H的处理步骤以形成隧穿介电层56。
参考图12C，可以执行图10I的处理步骤以形成任选的第一半导体沟道层601。
参考图12D，可以任选地执行图10J的处理步骤以沉积任选的图案化膜77，以及各向异性地蚀刻第一半导体沟道层601(如果存在)、隧穿介电层56和阻挡介电层52的被定位在每个存储器开口49的底部处的基座沟道部分11上方(或者在基座沟道部分不存在的情况下被定位在上衬底半导体层10上方)的水平底部部分。基座沟道部分11的顶表面的中心部分可以通过各向异性蚀刻工艺竖直地凹陷。在存储器开口49中不存在基座沟道部分11的情况下，上衬底半导体层10的水平表面的一部分可以竖直地凹陷在存储器开口49下方。图案化膜77可以随后例如通过灰化被移除。
参考图12E，可以执行图10K的处理步骤以形成第二半导体沟道层602。第一半导体沟道层601和第二半导体沟道层602的材料共同称为半导体沟道材料。阻挡介电层52、隧穿介电层56、第一半导体沟道层601和第二半导体沟道层602的组合可以完全填充在绝缘层32的层级处提供的环形横向凹陷部的体积。
参考图12F，可以执行图10L的处理步骤以在每个存储器开口49中形成介电芯62。
参考图12G，可以执行图10M的处理步骤，以在每个存储器开口49的上部部分处形成掺杂的半导体部分，诸如漏极区63。第一半导体沟道层601和第二半导体沟道层602的每个邻接对可共同形成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可流过该竖直半导体沟道。隧穿介电层56被复合电荷存储结构(54S,54N)的竖直堆叠包围，并且横向地包围竖直半导体沟道60的部分。隧穿介电层56、复合电荷存储结构(54S,54N)的竖直堆叠和阻挡介电层52的每个邻接组共同构成存储器膜50，该存储器膜包括存储器元件的竖直堆叠，该存储器元件可以存储具有宏观保留时间的相应数据位。
存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道60、隧穿介电层56、包括复合电荷存储结构(54S,54N)的竖直堆叠的多个存储器元件以及阻挡介电层52的组合。基座沟道部分11(如果存在)、存储器堆叠结构55、介电芯62和存储器开口49内的漏极区63的每个组合在本文中被称为存储器开口填充结构58。每个支撑开口19内的基座沟道部分11(如果存在的话)、存储器膜50、竖直半导体沟道60、介电核心62和漏极区63的每种组合填充相应支撑开口19并且构成支撑柱结构。
图12H和图12I示出了第四示例性存储器开口填充结构的替代构型。参考图12H，通过用介电填充材料填充环形横向凹陷部149，可以从图10G所示的结构中得到第四示例性存储器开口填充结构的替代构型。图10N的处理步骤可以用于在每个存储器开口49的环形横向凹陷部的未填充体积中形成环形绝缘材料部分57的竖直堆叠。
参考图12I，可以执行图10H至图10M的处理步骤，以提供第一示例性存储器开口填充结构58的替代构型。在这种情况下，隧穿介电层56可以直接形成在环形绝缘材料部分57的竖直堆叠上。存储器膜50可以包括阻挡介电层52、复合电荷存储结构(54S,54N)的竖直堆叠、环形绝缘材料部分57的竖直堆叠(其可接触氮化硅材料部分54N的竖直堆叠)、以及隧穿介电层56。
参考图13，示出了在存储器开口49和支撑开口19内分别形成存储器开口填充结构58和支撑柱结构20之后的示例性结构。可以在图4A和图4B的结构的每个存储器开口49内形成存储器开口填充结构58的实例。可以在图4A和图4B的结构的每个支撑开口19内形成支撑柱结构20的实例。
每个存储器堆叠结构55包括竖直半导体沟道60，该竖直半导体沟道可包括多个半导体沟道层(601,602)和存储器膜50。存储器膜50可包括横向围绕竖直半导体沟道60的隧穿介电层56、横向围绕隧穿介电层56的电荷存储区(包括电荷存储层54)的竖直堆叠，以及可选的阻挡介电层52。虽然使用所示出的用于存储器堆叠结构的构型来描述本公开，但是本公开的方法可以应用于包括用于存储器膜50和/或用于竖直半导体沟道60的不同层堆叠或结构的另选存储器堆叠结构。
参考图14A和图14B，接触层级介电层73可以形成在绝缘层32和牺牲材料层42的交替堆叠(32,42)上方和存储器堆叠结构55和支撑柱结构20上方。接触层级介电层73包括与牺牲材料层42的介电材料不同的介电材料。例如，接触层级介电层73可以包括氧化硅。接触级介电层73可以具有在50nm至500nm的范围内的厚度，但是也可以采用更小和更大的厚度。
光致抗蚀剂层(未示出)可以施加在接触层级介电层73上，并且光刻图案化以在存储器堆叠结构55的集群之间的区域中形成开口。光致抗蚀剂层中的图案可以采用各向异性蚀刻传递穿过接触层级介电层73、交替堆叠(32,42)和/或后向阶梯式介电材料部分65，以形成背侧沟槽79，该背侧沟槽至少从接触层级介电层73的顶表面竖直地延伸至衬底(9,10)的顶表面，并且横向延伸穿过存储器阵列区100和楼梯区300。
在一个实施方案中，背侧沟槽79可以沿第一水平方向hd1横向地延伸，并且可以沿第二水平方向hd2彼此横向地间隔开，该第二水平方向垂直于第一水平方向hd1。存储器堆叠结构55可排列成沿第一水平方向hd1延伸的行。漏极选择层级隔离结构72可沿第一水平方向hd1横向延伸。每个背侧沟槽79可具有沿着纵向方向(即，沿着第一水平方向hd1)不变的均匀宽度。每个漏极选择层级隔离结构72可以具有沿着垂直于第一水平方向hd1的竖直平面的均匀竖直横截面轮廓，该均匀竖直横截面轮廓不随沿着第一水平方向hd1的平移而变化。多行存储器堆叠结构55可以位于相邻对的背侧沟槽79与漏极选择层级隔离结构72之间，或者位于相邻对的漏极选择层级隔离结构72之间。在一个实施方案中，背侧沟槽79可以包括源极接触开口，其中随后可以形成源极接触通孔结构。可以例如通过灰化来移除光致抗蚀剂层。
第二导电类型的掺杂剂可以被注入到上衬底半导体层10的位于背侧沟槽79下面的部分中，以形成源极区61。源极区61中的第二导电类型的掺杂剂的原子浓度可以在5.0×1018/cm3至2.0×1021/cm3的范围内，但是也可以采用更小和更大的原子浓度。上衬底半导体层10的在每个源极区61和相邻的存储器开口填充结构58之间延伸的表面部分包括水平半导体沟道59。
参考图15，可例如采用蚀刻工艺将蚀刻剂引入背侧沟槽79中，该蚀刻剂相对于绝缘层32的绝缘材料选择性地蚀刻牺牲材料层42的间隔物材料。在从中移除牺牲材料层42的体积中形成背侧凹陷部43。牺牲材料层42的间隔物材料可对于绝缘层32的绝缘材料、后向阶梯式介电材料部分65的材料、上衬底半导体层10的半导体材料和存储器膜50的最外层材料选择性地移除。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层32和后向阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。
相对于绝缘材料和存储器膜50的最外层选择性地移除间隔物材料的蚀刻工艺可以是采用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺选择性地对于氧化硅、硅和本领域中采用的各种其他材料蚀刻氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时，支撑柱结构20、后向阶梯式介电材料部分65和存储器堆叠结构55提供结构支撑。
每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的垂直范围。换句话讲，每个背侧凹陷部43的横向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中移除牺牲材料层42的间隔物材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接收单体三维NAND串阵列的相应字线的空间。
多个背侧凹陷部43中的每一个可基本上平行于衬底(9,10)的顶表面延伸。背侧凹陷部43可由下层绝缘层32的顶表面和覆盖绝缘层32的底部表面垂直地界定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。
参考图16A和图16B，可通过将半导体材料热转换和/或等离子体转换成介电材料来将任选的基座沟道部分11和上衬底半导体层10的物理暴露的表面部分转换成介电材料部分。例如，可以采用热转换和/或等离子体转换将每个基座沟道部分11的表面部分转换成管状介电间隔物116，并将上衬底半导体层10的每个物理地暴露的表面部分转换成平面介电部分(未示出)。在一个实施方案中，每个管状介电间隔物116可以拓扑同胚于环面即大致环形的。如本文所用，如果元件的形状可以持续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件拓扑同胚于环面。管状介电间隔物116包括介电材料，该介电材料包括与基座沟道部分11相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得管状介电间隔物116的材料是介电材料。在一个实施方案中，管状介电间隔物116可包括基座沟道部分11的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。漏极区63、源极区61和半导体沟道60中的掺杂剂可以在形成平面介电部分和管状介电间隔物116的退火工艺期间被激活。另选地，可以执行附加的退火工艺来激活漏极区63、源极区61和半导体沟道60中的电掺杂剂。
可以任选地形成背侧阻挡介电层44。背侧阻挡介电层44(如果存在)包括用作控制栅极介电的介电材料，该控制栅极介电用于随后在背侧凹陷部43中形成的控制栅。在每个存储器开口内存在阻挡介电层52的情况下，背侧阻挡介电层44是任选的。在省略阻挡介电层52的情况下，存在背侧阻挡介电层44。
背侧阻挡介电层44可以形成在背侧凹陷部43中和背侧沟槽79的侧壁上。背侧阻挡介电层44可以直接形成在背侧凹陷部43内的绝缘层32的水平表面和存储器堆叠结构55的侧壁上。如果形成背侧阻挡介电层44，那么在形成背侧阻挡介电层44之前形成管状介电间隔物116和平面的介电部分是任选的。在一个实施方案中，背侧阻挡介电层44可以通过诸如原子层沉积(ALD)或低压化学气相沉积(LPCVD)的保形沉积工艺形成。背侧阻挡介电层44可以基本上由氧化铝组成。背侧阻挡介电层44的厚度可以在1nm至15nm的范围内，诸如2nm至6nm，但是也可以采用更小和更大的厚度。
背侧阻挡介电层44的介电材料可以是介电金属氧化物(诸如氧化铝)，至少一种过渡金属元素的介电氧化物，至少一种镧系元素的介电氧化物，铝、至少一种过渡金属元素和/或至少一种镧系元素的组合的介电氧化物。另选地或另外地，背侧阻挡介电层44可以包括氧化硅层。可以通过诸如低压化学气相沉积或原子层沉积的保形沉积方法来沉积背侧阻挡介电层44。背侧阻挡介电层44形成在背侧沟槽79的侧壁、绝缘层32的水平表面和侧壁、存储器堆叠结构55的侧壁表面的物理地暴露于背侧凹陷部43的部分以及平面介电部分的顶表面上。背侧腔体存在于每个背侧沟槽79的未填充有背侧阻挡介电层44的部分内。
至少一种金属材料可以沉积在背侧凹陷部43中。例如，金属阻挡层和金属填充材料的组合可以沉积在背侧凹陷部43中。金属阻挡层包括导电金属材料，其可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层可以包括导电金属氮化物材料诸如TiN、TaN、WN、MoN或其堆叠，或者可以包括导电金属碳化物材料诸如TiC、TaC、WC或其堆叠。在一个实施方案中，金属阻挡层可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属阻挡层的厚度可以在2nm至8nm的范围内，诸如3nm至6nm，但是也可以采用更小和更大的厚度。在一个实施方案中，金属阻挡层可以基本上由导电金属氮化物诸如TiN组成。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或其组合。在一个实施方案中，金属填充材料层可以基本上由至少一种元素金属组成。金属填充材料层的至少一种元素金属可以选自例如钨、钼、钴、钌、钛和钽。在一个实施方案中，金属填充材料层可以基本上由单个元素金属组成。在一个实施方案中，可以采用含氟前体气体诸如WF6来沉积金属填充材料层。在一个实施方案中，金属填充材料层可以是包括残余层级氟原子作为杂质的钨层。金属填充材料层通过金属阻挡层与绝缘层32和存储器堆叠结构55间隔开，该金属阻挡层可以阻挡氟原子通过其扩散。
多个导电层46可形成在多个背侧凹陷部43中，并且连续导电材料层(未示出)可形成在每个背侧沟槽79的侧壁上以及接触级介电层73上方。每个导电层46包括位于竖直相邻的一对介电材料层诸如一对绝缘层32之间的金属阻挡层46A的一部分和金属填充材料层46B的一部分。连续导电材料层包括所述至少一种导电材料的连续部分，该连续部分被定位在背侧沟槽79中或接触级介电层73上方。
每个牺牲材料层42可被导电层46替换。背侧腔体存在于每个背侧沟槽79的未填充有背侧阻挡介电层44和连续导电材料层的部分中。管状介电间隔物116横向围绕基座沟道部分11。在形成导电层46时，最底部导电层46横向围绕每个管状介电间隔物116。
连续导电材料层的沉积的金属材料例如通过各向同性湿法蚀刻、各向异性干法蚀刻或其组合从每个背侧沟槽79的侧壁并从接触级介电层73之上回蚀。背侧凹陷部43中的沉积的金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。因此，牺牲材料层42被导电层46替换。
每个导电层46可用作位于同一级的多个控制栅极电极和与位于同一级的多个控制栅极电极电互连(即电短路)的字线的组合。在每个导电层46内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。换句话讲，每个导电层46可以是用作用于多个竖直存储器器件的公共控制栅极电极的字线。
在一个实施方案中，连续导电材料层的移除可对背侧阻挡介电层44的材料具有选择性。在这种情况下，背侧阻挡介电层44的水平部分可以存在于每个背侧沟槽79的底部。在另一个实施方案中，连续导电材料层的移除可不对背侧阻挡介电层44的材料具有选择性，或者可以不采用背侧阻挡介电层44。可以在移除连续导电材料层期间移除平面介电部分。背侧腔体存在于每个背侧沟槽79内。
参考图17，可以通过保形沉积工艺将绝缘材料层形成在背侧沟槽79中和接触级介电层73上方。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层包括绝缘材料，诸如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或其组合。在一个实施方案中，绝缘材料层可包括氧化硅。绝缘材料层可以例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)形成。绝缘材料层的厚度可以在1.5nm至60nm的范围内，但是也可以采用更小和更大的厚度。
如果存在背侧阻挡介电层44，则绝缘材料层可以直接形成在背侧阻挡介电层44的表面上，并且直接形成在导电层46的侧壁上。如果不采用背侧阻挡介电层44，则绝缘材料层可以直接形成在绝缘层32的侧壁上，并且直接形成在导电层46的侧壁上。
执行各向异性蚀刻以从接触层级介电层73上方和每个背侧沟槽79的底部去除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。背侧腔体存在于由每个绝缘间隔物74围绕的体积内。上衬底半导体层10的顶表面可物理地暴露在每个背侧沟槽79的底部处。
上衬底半导体层10的在源极区61和该多个基座沟道部分11之间延伸的上部部分构成用于多个场效应晶体管的水平半导体沟道59。水平半导体沟道59通过相应基座沟道部分11连接到多个竖直半导体沟道60。水平半导体沟道59接触源极区61和该多个基座沟道部分11。在交替堆叠体(32,46)内形成导电层46时提供的最底部导电层46可以包括场效应晶体管的选择栅极电极。每个源极区61形成在衬底(9,10)的上部部分中。半导体沟道(59，11，60)在每个源极区61和相应一组漏极区63之间延伸。半导体沟道(59,11,60)包括存储器堆叠结构55的竖直半导体沟道60。
背侧接触通孔结构76可以形成在每个背侧腔体内。每个接触通孔结构76可以填充相应背侧腔体。可以通过在背侧沟槽79的剩余未填充体积(即，背侧腔体)中沉积至少一种导电材料来形成接触通孔结构76。例如，所述至少一种导电材料可包括导电衬垫76A和导电填充材料部分76B。导电衬垫76A可包括导电金属衬垫，诸如TiN、TaN、WN、WC、TiC、TaC、MoN、其合金或其堆叠。导电衬垫76A的厚度可以在3nm至30nm的范围内，但是也可以采用更小和更大的厚度。导电填充材料部分76B可以包括金属或金属合金。例如，导电填充材料部分76B可以包括W、Mo、Cu、Al、Co、Ru、Ni、其合金或其堆叠。
在另选的实施方案中，可以省略接触通孔结构76，并且水平源极线可以接触竖直半导体沟道60的底部部分的侧面。
可以将覆盖交替堆叠(32,46)的接触级介电层73用作停止层来平面化该至少一种导电材料。如果采用化学机械平面化(CMP)工艺，则接触级介电层73可以用作CMP停止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。
背侧接触通孔结构76延伸穿过交替堆叠(32,46)，并且接触源极区61的顶表面。如果采用背侧阻挡介电层44，则背侧接触通孔结构76可以接触背侧阻挡介电层44的侧壁。
参考图18A和图18B，附加的接触通孔结构(88,86,8P)可以穿过接触层级介电层73以及任选地穿过后向阶梯式介电材料部分65形成。例如，漏极接触通孔结构88可穿过每个漏极区63上的接触层级介电层73形成。字线接触通孔结构86可穿过接触级介电层73以及穿过后向阶梯式介电材料部分65形成在导电层46上。外围器件接触通孔结构8P可以通过后向阶梯式介电材料部分65直接形成在外围器件的相应节点上。
示例性结构可包括三维存储器器件。在一个实施方案中，三维存储器器件包括单体三维NAND存储器器件。导电层46可包括或者可电连接到单体三维NAND存储器器件的相应字线。衬底(9，10)可以包括硅衬底。垂直NAND存储器器件可包括硅衬底上方的单体三维NAND串阵列。硅衬底可包含集成电路，该集成电路包括用于定位在其上的存储器器件的驱动器电路(包括至少一个半导体器件700的子集)。另选地，驱动器电路可以形成在单独的衬底上，然后粘结到存储器器件。导电层46可包括多个控制栅极电极，这些控制栅极电极具有基本上平行于衬底(9,10)顶表面延伸，例如在一对背侧沟槽79之间的条带形状。多个控制栅极电极至少包括定位在第一器件级中的第一控制栅极电极和定位在第二器件级中的第二控制栅极电极。单体三维NAND串的阵列可包括：多个半导体沟道(59,11,60)，其中该多个半导体沟道(59,11,60)中的每个半导体沟道的至少一个端部部分60基本上垂直于衬底(9,10)的顶表面延伸并且包括竖直半导体沟道60中的相应一个竖直半导体沟道；以及多个电荷存储元件。每个电荷存储元件可以邻近多个半导体沟道(59,11,60)中的相应一个半导体沟道定位。
图19A是根据本公开的实施方案在第一示例性存储器开口填充结构或第二示例性存储器开口填充结构存在于存储器开口中的情况下图18A和图18B的示例性结构中的存储器开口的放大视图。在这种情况下，每个电荷存储元件可以包括半导体材料部分54S，该半导体材料部分可以具有管状构型。隧穿介电层56在绝缘层32的层级与阻挡介电层52直接接触。
图19B是根据本公开的实施方案在第一示例性存储器开口填充结构或第二示例性存储器开口填充结构的替代构型存在于存储器开口中的情况下图18A和图18B的示例性结构中的存储器开口的放大视图。在这种情况下，每个电荷存储元件可以包括半导体材料部分54S，该半导体材料部分可以具有管状构型。隧穿介电层56在绝缘层32的层级处与环形绝缘材料部分57的内侧壁直接接触。
图20A是根据本公开的实施方案的在第三示例性存储器开口填充结构存在于存储器开口中的情况下图18A和图18B的示例性结构中的存储器开口的放大视图。在这种情况下，每个电荷存储元件可以包括半导体材料部分54S(其可以具有管状构型)和氮化硅层53的被定位在半导体材料部分54S的层级处的部分的组合。隧穿介电层56在绝缘层32的层级与阻挡介电层52直接接触。
图20B是根据本公开的实施方案的在第三示例性存储器开口填充结构的替代构型存在于存储器开口中的情况下图18A和图18B的示例性结构中的存储器开口的放大视图。在这种情况下，每个电荷存储元件可以包括半导体材料部分54S(其可以具有管状构型)和氮化硅层53的被定位在半导体材料部分54S的层级处的部分的组合。隧穿介电层56在绝缘层32的层级处与环形绝缘材料部分57的内侧壁直接接触。
图21A是根据本公开的实施方案的在第四示例性存储器开口填充结构存在于存储器开口中的情况下图18A和图18B的示例性结构中的存储器开口的放大视图。在这种情况下，每个电荷存储元件可以包括分立氮化硅材料部分54N，该分立氮化硅材料部分可以具有管状构型。隧穿介电层56在绝缘层32的层级与阻挡介电层52直接接触。
图21B是根据本公开的实施方案的在第四示例性存储器开口填充结构的替代构型存在于存储器开口中的情况下图18A和图18B的示例性结构中的存储器开口的放大视图。在这种情况下，每个电荷存储元件可以包括氮化硅材料部分54N，该氮化硅材料部分可以具有管状构型。隧穿介电层56在绝缘层32的层级处与环形绝缘材料部分57的内侧壁直接接触。
图22A是根据本公开的实施方案的在第五示例性存储器开口填充结构存在于存储器开口中的情况下图18A和图18B的示例性结构中的存储器开口的放大视图。在这种情况下，每个电荷存储元件可以包括分立复合电荷存储结构(54S,54N)，该分立复合电荷存储结构可以具有管状构型。每个复合电荷存储结构(54S,54N)可以包括半导体材料部分54S和氮化硅材料部分54N的堆叠。隧穿介电层56在绝缘层32的层级与阻挡介电层52直接接触。
图22B是根据本公开的实施方案的在第五示例性存储器开口填充结构的替代构型存在于存储器开口中的情况下图18A和图18B的示例性结构中的存储器开口的放大视图。在这种情况下，每个电荷存储元件可以包括复合电荷存储结构(54S,54N)，该复合电荷存储结构可以具有管状构型。每个复合电荷存储结构(54S,54N)可以包括半导体材料部分54S和氮化硅材料部分54N的堆叠。隧穿介电层56在绝缘层32的层级处与环形绝缘材料部分57的内侧壁直接接触。
图23A是根据本公开的实施方案的在第六示例性存储器开口填充结构存在于存储器开口中的情况下图18A和图18B的示例性结构中的存储器开口的放大视图。在这种情况下，每个电荷存储元件可以包括分立半导体材料部分54S，该分立半导体材料部分可以具有管状部分54T、上凸缘部分54U和下凸缘部分54F。隧穿介电层56在绝缘层32的层级与阻挡介电层52直接接触。
图23B是根据本公开的实施方案的在第六示例性存储器开口填充结构的替代构型存在于存储器开口中的情况下图18A和图18B的示例性结构中的存储器开口的放大视图。在这种情况下，每个电荷存储元件可以包括半导体材料部分54S，该半导体材料部分可以具有管状部分54T、上凸缘部分54U和下凸缘部分54F。隧穿介电层56在绝缘层32的层级处与环形绝缘材料部分57的内侧壁直接接触。
图24A是根据本公开的实施方案的在第七示例性存储器开口填充结构存在于存储器开口中的情况下图18A和图18B的示例性结构中的存储器开口的放大视图。在这种情况下，每个电荷存储元件可以包括分立氮化硅材料部分54N，该分立氮化硅材料部分可以具有管状部分54T、上凸缘部分54U和下凸缘部分54F。隧穿介电层56在绝缘层32的层级与阻挡介电层52直接接触。
图24B是根据本公开的实施方案的在第七示例性存储器开口填充结构的替代构型存在于存储器开口中的情况下图18A和图18B的示例性结构中的存储器开口的放大视图。在这种情况下，每个电荷存储元件可以包括氮化硅材料部分54N，该氮化硅材料部分可以具有管状部分54T、上凸缘部分54U和下凸缘部分54F。隧穿介电层56在绝缘层32的层级处与环形绝缘材料部分57的内侧壁直接接触。
图25A是根据本公开的实施方案的在第八示例性存储器开口填充结构存在于存储器开口中的情况下图18A和图18B的示例性结构中的存储器开口的放大视图。在这种情况下，每个电荷存储元件可以包括分立复合电荷存储结构(54S,54N)，该分立复合电荷存储结构包括半导体材料部分54S和氮化硅材料部分54N的堆叠。每个复合电荷存储结构(54S,54N)可以具有管状部分54T、上凸缘部分54U和下凸缘部分54F。隧穿介电层56在绝缘层32的层级与阻挡介电层52直接接触。
图25B是根据本公开的实施方案的在第八示例性存储器开口填充结构的替代构型存在于存储器开口中的情况下图18A和图18B的示例性结构中的存储器开口的放大视图。在这种情况下，每个电荷存储元件可以包括复合电荷存储结构(54S,54N)，该复合电荷存储结构包括半导体材料部分54S和氮化硅材料部分54N的堆叠。每个复合电荷存储结构(54S,54N)可以具有管状部分54T、上凸缘部分54U和下凸缘部分54F。隧穿介电层56在绝缘层32的层级处与环形绝缘材料部分57的内侧壁直接接触。
参考所有附图并且根据本公开的各种实施方案，提供了一种三维存储器器件，该三维存储器器件包括：绝缘体层32和导电层46的交替堆叠，该绝缘层和导电层的交替堆叠定位在衬底(9,10)上方；存储器开口49，该存储器开口竖直地延伸穿过该交替堆叠(32,46)，其中存储器开口49具有在绝缘层32的每个层级处向外延伸的横向突出部分(诸如环形横向凹陷部149)；以及存储器开口填充结构58，该存储器开口填充结构被定位在存储器开口49中并且从外部到内部包括：阻挡介电层52；电荷存储结构{(54S,54N)或(54S,52)}，该电荷存储结构包括分立半导体材料部分54S的竖直堆叠以及与该竖直堆叠54S接触的至少一个氮化硅材料部分(54N或53)；隧穿介电层56，该隧穿介电层与电荷存储结构接触{(54S,54N)或(54S,52)}；以及竖直半导体沟道60。
在一个实施方案中，至少一个氮化硅材料部分54N包括与分立半导体材料部分54S的竖直堆叠内的相应分立半导体材料部分54S接触的分立氮化硅材料部分54N的竖直堆叠。
在一个实施方案中，分立氮化硅材料部分54N的竖直堆叠内的每个分立氮化硅材料部分54N与隧穿介电层56接触；并且分立半导体材料部分54S的竖直堆叠内的每个分立半导体材料部分54S不与隧穿介电层56接触，并且通过分立氮化硅材料部分54N的竖直堆叠与隧穿介电层56间隔开。
在一个实施方案中，每个氮化硅材料部分54N包括在内侧壁和外侧壁之间具有均匀厚度的管状部分54T、从管状部分54T的内侧壁的上周边向外延伸的上凸缘部分54U和从管状部分54T的内侧壁的下周边向外延伸的下凸缘部分54F。
在一个实施方案中，每个氮化硅材料部分54N包括被定位在分立半导体材料部分54S中的相应一个分立半导体材料部分附近的界面区，并且该界面区具有渐变的硅氮比。
在一个实施方案中，所述至少一个氮化硅材料部分包括氮化硅层53，该氮化硅层竖直延伸穿过交替堆叠(32,46)的层，并且接触分立半导体材料部分54S的竖直堆叠内的每个分立半导体材料部分54S的外侧壁。在一个实施方案中，氮化硅层53与阻挡介电层52的内侧壁和隧穿介电层56的外侧壁接触。在一个实施方案中，分立半导体材料部分54S的竖直堆叠的所有表面与氮化硅衬垫53的表面或隧穿介电层56的表面接触。
在一个实施方案中，隧穿介电层56具有横向波状竖直横截面轮廓，并且包括被定位在绝缘层32的层级处的横向突出部分，该横向突出部分接触阻挡介电层52的水平环形表面以及导电层46的邻近分立半导体材料部分54S的竖直堆叠的上覆部分或下层部分。
在一个实施方案中，存储器开口填充结构58包括被定位在阻挡介电层52和隧穿介电层56之间的绝缘层32的每个层级处的环形绝缘材料部分57的竖直堆叠；并且隧穿介电层56包括直的外侧壁，该直的外侧壁接触环形绝缘材料部分57的竖直堆叠内的每个环形绝缘材料部分57，并且接触分立半导体材料部分54S的竖直堆叠。
根据本公开的另一个方面，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层32和导电层46的交替堆叠，该绝缘层和导电层的交替堆叠定位在衬底(9,10)上方；存储器开口49，该存储器开口竖直地延伸穿过该交替堆叠(32,46)，其中存储器开口49具有在绝缘层32的层级处向外延伸的横向突出部分(诸如环形横向凹陷部149)；以及存储器开口填充结构58，该存储器开口填充结构被定位在存储器开口49中并且从外部到内部包括阻挡介电层52、分立电荷存储材料部分{54S,54N,(54S,54N)}的竖直堆叠、隧穿介电层56和竖直半导体沟道60，其中每个电荷存储材料部分{54S,54N,(54S,54N)}包括被定位在电材料层46中的相应一个电材料层的层级处的管状部分54T、从管状部分54T的外侧壁的上端横向地向外延伸的上凸缘部分54U、以及从管状部分54T的外侧壁的下端横向地向外延伸的下凸缘部分54F。
在一个实施方案中，每个电荷存储材料部分包括相应的半导体材料部分54S。在一个实施方案中，每个电荷存储材料部分包括相应的氮化硅材料部分54N。在一个实施方案中，每个电荷存储材料部分包括半导体材料部分54S和氮化硅材料部分54N的相应堆叠。在一个实施方案中，每个电荷存储材料部分(54S,54N)的半导体材料部分54S不接触隧穿介电层56，并且通过氮化硅材料部分54N中的相应一个氮化硅材料部分与隧穿介电层56间隔开。
在一个实施方案中，上凸缘部分54U接触阻挡介电层52的水平顶表面；并且下凸缘部分54F包括阻挡介电层52的水平底部表面。
在一个实施方案中，阻挡介电层52具有横向波状竖直横截面轮廓；阻挡介电层52的被定位在绝缘层32的层级处的第一管状部分从阻挡介电层52的被定位在导电层46的层级处的第二管状部分向外横向偏移；并且阻挡介电层52的第一管状部分不与电荷存储材料部分54的竖直堆叠接触(即，不直接接触)。
在一个实施方案中，竖直半导体沟道60包括：管状部分，该管状部分竖直地延伸穿过交替堆叠(32,46)内的多个导电材料层46；以及横向突出部分，该横向突出部分在绝缘层32的层级处从管状部分向外突出(如例如图19A、图20A、图21A、图22A、图23A、图24A和图25A所示)。
在一个实施方案中，存储器开口填充结构58包括被定位在阻挡介电层52和隧穿介电层56之间的绝缘层32的层级处的环形绝缘材料部分57的竖直堆叠。并且隧穿介电层56包括直的外侧壁，该直的外侧壁接触环形绝缘材料部分57的竖直堆叠内的每个环形绝缘材料部分57，并且接触电荷存储材料部分{54S,54N,(54S,54N)}的竖直堆叠(如图19B、图20B、图21B、图22B、图23B、图24B和图25B所示)。
在一个实施方案中，存储器开口填充结构58包括掺杂半导体材料部分(诸如漏极区63)，该掺杂半导体材料部分在竖直半导体沟道60上面并在与竖直半导体沟道60的界面处形成p-n结。
本公开的各种实施方案可用于提供分立电荷存储元件的竖直堆叠，其通过针对每个电荷存储元件使用凸缘部分而提供跨越竖直层级的减少的电荷泄漏及/或增加的电荷存储容量。本公开的各种实施方案可促进三维NAND存储器器件或其他竖直存储器器件中沿竖直方向的器件缩放。
虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由…组成”或词语“由…组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出采用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (40)

1.一种形成三维存储器器件的方法，所述方法包括：
在衬底上方形成绝缘层和间隔物材料层的交替堆叠，其中所述间隔物材料层形成为导电层或者随后被导电层替换；
形成穿过所述交替堆叠的存储器开口；
通过使所述绝缘层的侧壁相对于所述存储器开口周围的所述间隔物材料层的侧壁横向地凹陷，在所述绝缘层的层级处形成环形横向凹陷部；
在所述环形横向凹陷部中形成分立金属部分的竖直堆叠；
在所述金属部分的所述竖直堆叠上形成半导体材料层；
通过使所述金属部分的所述竖直堆叠与所述半导体材料层的被定位在所述绝缘层的层级处的部分反应来形成金属-半导体合金部分的竖直堆叠；
相对于所述半导体材料层的未反应部分选择性地移除金属-半导体合金部分的所述竖直堆叠，其中所述半导体材料层的未反应部分保留在所述间隔物材料层的层级处并且包括分立半导体材料部分的竖直堆叠；以及
在所述存储器开口中形成隧穿介电层和竖直半导体沟道。
2.根据权利要求1所述的方法，其中所述隧穿介电层直接形成在分立半导体材料部分的所述竖直堆叠上。
3.根据权利要求1所述的方法，还包括通过在形成所述隧穿介电层之前执行氮化工艺，将分立半导体材料部分的所述竖直堆叠转换成分立圆柱形氮化硅材料部分的竖直堆叠。
4.根据权利要求1所述的方法，还包括通过将分立半导体材料部分的所述竖直堆叠的表面部分转换成氮化硅材料部分来形成分立复合电荷存储结构的竖直堆叠，其中分立复合电荷存储结构中的每个分立复合电荷存储结构包括相应的半导体材料部分和相应的氮化硅材料部分，所述相应的半导体材料部分是所述分立半导体材料部分中相应一个分立半导体材料部分的剩余部分，所述相应的氮化硅材料部分通过所述分立半导体材料部分中相应一个分立半导体材料部分的表面部分的氮化形成。
5.根据权利要求1所述的方法，还包括：
在形成所述环形横向凹陷部之后，在所述存储器开口的侧壁上形成阻挡介电层；
在所述阻挡介电层的内侧壁上保形地沉积金属层；以及
各向异性地蚀刻所述金属层的被定位在所述环形横向凹陷部外部的部分，其中所述金属层的剩余部分包括分立金属部分的所述竖直堆叠。
6.根据权利要求1所述的方法，还包括：
在形成所述环形横向凹陷部之后，在所述存储器开口的侧壁上形成阻挡介电层；
在所述阻挡介电层的内侧壁上保形地沉积金属层；以及
通过执行退火工艺来诱导所述金属层热迁移到所述环形横向凹陷部中，其中在所述退火工艺期间，所述金属层自分离到分立金属部分的所述竖直堆叠中。
7.根据权利要求1所述的方法，还包括在所述阻挡介电层上形成氮化硅层，其中分立金属部分的所述竖直堆叠形成在所述氮化硅层的内侧壁的被定位在所述绝缘层的层级处的部分上，并且其中在移除金属-半导体合金部分的所述竖直堆叠之后，所述隧穿介电层直接形成在所述氮化硅层的所述内侧壁的被定位在所述绝缘层的层级处的部分上。
8.根据权利要求1所述的方法，其中：
分立金属部分的所述竖直堆叠直接形成在阻挡介电层的内侧壁的被定位在所述绝缘层的层级处的部分上；并且
在移除金属-半导体合金部分的所述竖直堆叠之后，所述阻挡介电层的所述内侧壁的所述部分被物理地暴露。
9.根据权利要求8所述的方法，其中所述隧穿介电层直接形成在所述阻挡介电层的所述内侧壁的被定位在所述绝缘层的所述层级处的所述部分上。
10.根据权利要求8所述的方法，还包括：
通过在移除金属-半导体合金部分的所述竖直堆叠之后沉积介电填充材料来填充所述环形横向凹陷部；以及
通过各向异性地蚀刻所述介电填充材料从所述环形横向凹陷部外部移除所述介电填充材料的部分，其中所述介电填充材料的填充所述环形横向凹陷部的剩余部分包括环形绝缘材料部分的竖直堆叠，并且所述隧穿介电层直接形成在环形绝缘材料部分的所述竖直堆叠上。
11.一种三维存储器器件，所述三维存储器器件包括：
绝缘层和导电层的交替堆叠，所述绝缘层和导电层的交替堆叠定位在衬底上方；
存储器开口，所述存储器开口竖直地延伸穿过所述交替堆叠，其中所述存储器开口具有在所述绝缘层的每个层级处向外延伸的横向突出部分；和
存储器开口填充结构，所述存储器开口填充结构被定位在所述存储器开口中并且从外部到内部包括：阻挡介电层；电荷存储结构，所述电荷存储结构包括分立半导体材料部分的竖直堆叠以及与所述竖直堆叠接触的至少一个氮化硅材料部分；隧穿介电层，所述隧穿介电层与所述电荷存储结构接触；以及竖直半导体沟道。
12.根据权利要求11所述的三维存储器器件，其中所述至少一个氮化硅材料部分包括与分立半导体材料部分的所述竖直堆叠内的相应分立半导体材料部分接触的分立氮化硅材料部分的竖直堆叠。
13.根据权利要求12所述的三维存储器器件，其中：
分立氮化硅材料部分的所述竖直堆叠内的每个分立氮化硅材料部分与所述隧穿介电层接触；并且
分立半导体材料部分的所述竖直堆叠内的每个分立半导体材料部分不与所述隧穿介电层接触，并且通过分立氮化硅材料部分的所述竖直堆叠与所述隧穿介电层间隔开。
14.根据权利要求12所述的三维存储器器件，其中每个氮化硅材料部分包括在内侧壁和外侧壁之间具有均匀厚度的管状部分、从所述管状部分的所述内侧壁的上周边向外延伸的上凸缘部分和从所述管状部分的所述内侧壁的下周边向外延伸的下凸缘部分。
15.根据权利要求12所述的三维存储器器件，其中每个氮化硅材料部分包括被定位在所述分立半导体材料部分中的相应一个分立半导体材料部分附近的界面区，并且所述界面区具有渐变的硅氮比。
16.根据权利要求11所述的三维存储器器件，其中所述至少一个氮化硅材料部分包括氮化硅层，所述氮化硅层竖直延伸穿过所述交替堆叠的层，并且接触分立半导体材料部分的所述竖直堆叠内的每个分立半导体材料部分的外侧壁。
17.根据权利要求16所述的三维存储器器件，其中所述氮化硅层与所述阻挡介电层和所述隧穿介电层的内侧壁接触。
18.根据权利要求16所述的三维存储器器件，其中分立半导体材料部分的所述竖直堆叠的所有表面与氮化硅衬垫的表面或所述隧穿介电层的表面接触。
19.根据权利要求11所述的三维存储器器件，其中所述隧穿介电层具有横向波状竖直横截面轮廓，并且包括被定位在所述绝缘层的层级处的横向突出部分，所述横向突出部分接触所述阻挡介电层的水平环形表面以及所述导电层的邻近分立半导体材料部分的所述竖直堆叠的上覆部分或下层部分。
20.根据权利要求11所述的三维存储器器件，其中：
所述存储器开口填充结构还包括被定位在所述阻挡介电层和所述隧穿介电层之间的所述绝缘层的每个层级处的分立环形绝缘材料部分的竖直堆叠；并且
所述隧穿介电层包括直的外侧壁，所述直的外侧壁接触环形绝缘材料部分的所述竖直堆叠内的每个环形绝缘材料部分，并且接触分立半导体材料部分的所述竖直堆叠。
21.一种三维存储器器件，所述三维存储器器件包括：
绝缘层和导电层的交替堆叠，所述绝缘层和导电层的交替堆叠定位在衬底上方；
存储器开口，所述存储器开口竖直地延伸穿过所述交替堆叠，其中所述存储器开口具有在所述绝缘层的层级处向外延伸的横向突出部分；和
存储器开口填充结构，所述存储器开口填充结构被定位在所述存储器开口中并且从外部到内部包括阻挡介电层、分立电荷存储材料部分的竖直堆叠、隧穿介电层和竖直半导体沟道，其中每个电荷存储材料部分包括被定位在电材料层中的相应一个电材料层的层级处的管状部分、从所述管状部分的外侧壁的上端横向地向外延伸的上凸缘部分、以及从所述管状部分的所述外侧壁的下端横向地向外延伸的下凸缘部分。
22.根据权利要求21所述的三维存储器器件，其中每个电荷存储材料部分包括相应的半导体材料部分。
23.根据权利要求21所述的三维存储器器件，其中每个电荷存储材料部分包括相应的氮化硅材料部分。
24.根据权利要求21所述的三维存储器器件，其中每个电荷存储材料部分包括半导体材料部分和氮化硅材料部分的相应堆叠。
25.根据权利要求24所述的三维存储器器件，其中每个电荷存储材料部分的所述半导体材料部分不接触所述隧穿介电层，并且通过所述氮化硅材料部分中的相应一个氮化硅材料部分与所述隧穿介电层间隔开。
26.根据权利要求21所述的三维存储器器件，其中：
所述上凸缘部分接触所述阻挡介电层的水平顶表面；并且
所述下凸缘部分包括所述阻挡介电层的水平底部表面。
27.根据权利要求21所述的三维存储器器件，其中：
所述阻挡介电层具有横向波状竖直横截面轮廓；
所述阻挡介电层的被定位在所述绝缘层的层级处的第一管状部分从所述阻挡介电层的被定位在所述导电层的层级处的第二管状部分向外横向偏移；并且
所述阻挡介电层的所述第一管状部分不与所述电荷存储材料部分的所述竖直堆叠接触。
28.根据权利要求21所述的三维存储器器件，其中所述竖直半导体沟道包括：
管状部分，所述管状部分竖直地延伸穿过所述交替堆叠内的多个导电材料层；和
横向突出部分，所述横向突出部分在所述绝缘层的所述层级处从所述管状部分向外突出。
29.根据权利要求21所述的三维存储器器件，其中：
所述存储器开口填充结构还包括被定位在所述阻挡介电层和所述隧穿介电层之间的所述绝缘层的所述层级处的分立环形绝缘材料部分的竖直堆叠；并且
所述隧穿介电层包括直的外侧壁，所述直的外侧壁接触环形绝缘材料部分的所述竖直堆叠内的每个环形绝缘材料部分，并且接触电荷存储材料部分的所述竖直堆叠。
30.根据权利要求21所述的三维存储器器件，其中所述存储器开口填充结构还包括掺杂半导体漏极区，所述掺杂半导体漏极区在所述竖直半导体沟道上面并且在与所述竖直半导体沟道的界面处形成p-n结。
31.一种形成三维存储器器件的方法，所述方法包括：
在衬底上方形成绝缘层和间隔物材料层的交替堆叠，其中所述间隔物材料层形成为导电层或者随后被导电层替换；
形成穿过所述交替堆叠的存储器开口；
通过使所述绝缘层的侧壁相对于所述存储器开口周围的所述间隔物材料层的侧壁横向地凹陷，在所述绝缘层的层级处形成环形横向凹陷部；
在所述环形横向凹陷部中形成分立金属部分的竖直堆叠；
在所述金属部分的所述竖直堆叠上形成半导体材料层；
移除分立金属部分的所述竖直堆叠和所述半导体材料层的与分立金属部分的所述竖直堆叠相邻的部分，其中所述半导体材料层的剩余部分包括半导体材料部分的竖直堆叠，并且所述半导体材料部分中的每个半导体材料部分包括管状部分、从所述管状部分的外侧壁的上端横向地向外延伸的上凸缘部分以及从所述管状部分的所述外侧壁的下端横向地向外延伸的下凸缘部分；以及
在所述存储器开口中形成隧穿介电层和竖直半导体沟道。
32.根据权利要求31所述的方法，还包括：
通过使分立金属部分的所述竖直堆叠与所述半导体材料层的与分立金属部分的所述竖直堆叠相邻的部分反应来形成金属-半导体合金部分的竖直堆叠；以及
相对于所述半导体材料层的未反应部分选择性地蚀刻金属-半导体合金部分的所述竖直堆叠，其中所述半导体材料层的所述未反应部分包括半导体材料部分的所述竖直堆叠。
33.根据权利要求31所述的方法，还包括：
在形成所述环形横向凹陷部之后，在所述存储器开口的侧壁上形成阻挡介电层；
在所述阻挡介电层的内侧壁上保形地沉积金属层；以及
移除所述金属层的被定位在所述环形横向凹陷部外部的部分，其中所述金属层的剩余部分包括分立金属部分的所述竖直堆叠，
其中：
所述金属层填充所述环形横向凹陷部中每个腔体的整个体积；并且
所述方法还包括各向同性地蚀刻所述金属层，其中分立金属部分的所述竖直堆叠内的每个分立金属部分包括内侧壁，所述内侧壁从所述阻挡介电层的内侧壁的被定位在所述间隔物材料层的层级处的部分向外横向偏移。
34.根据权利要求31所述的方法，其中：
半导体材料部分的所述竖直堆叠内的每个半导体材料部分形成在所述阻挡介电层的被定位在所述间隔物材料层中的相应一个间隔物材料层的层级处的部分上；并且
所述隧穿介电层直接形成在半导体材料部分的所述竖直堆叠上。
35.根据权利要求31所述的方法，还包括通过在形成所述隧穿介电层之前执行氮化工艺，将半导体材料部分的所述竖直堆叠至少部分地转换成氮化硅材料部分的竖直堆叠。
36.根据权利要求31所述的方法，其中：
所述阻挡介电层具有横向波状竖直横截面轮廓并且包括延伸到所述环形横向凹陷部中的横向突出部分；并且
所述隧穿介电层直接形成在所述阻挡介电层上。
37.根据权利要求31所述的方法，还包括：
通过在移除金属-半导体合金部分的所述竖直堆叠之后沉积介电填充材料来填充所述环形横向凹陷部；以及
通过各向异性地蚀刻所述介电填充材料从所述环形横向凹陷部外部移除所述介电填充材料的部分，其中所述介电填充材料的填充所述环形横向凹陷部的剩余部分包括环形绝缘材料部分的竖直堆叠，并且所述隧穿介电层直接形成在环形绝缘材料部分的所述竖直堆叠上并且与所述阻挡介电层横向间隔开。
38.一种三维存储器器件，所述三维存储器器件包括：
绝缘层和导电层的交替堆叠，所述绝缘层和导电层的交替堆叠定位在衬底上方；
存储器开口，所述存储器开口竖直地延伸穿过所述交替堆叠，其中所述存储器开口具有在所述绝缘层的层级处向外延伸的横向突出部分；和
存储器开口填充结构，所述存储器开口填充结构被定位在所述存储器开口中并且从外部到内部包括阻挡介电层、电荷存储材料部分的竖直堆叠、隧穿介电层和竖直半导体沟道、以及被定位在所述阻挡介电层和所述隧穿介电层之间的所述绝缘层的所述层级处的分立环形绝缘材料部分的竖直堆叠。
39.根据权利要求38所述的三维存储器器件，其中所述隧穿介电层包括直的外侧壁，所述直的外侧壁接触环形绝缘材料部分的所述竖直堆叠内的每个环形绝缘材料部分，并且接触电荷存储材料部分的所述竖直堆叠。
40.根据权利要求38所述的三维存储器器件，其中每个电荷存储材料部分包括相应的半导体材料部分、相应的氮化硅材料部分或半导体材料部分和氮化硅材料部分的相应堆叠。
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