CN111418064B - 包含部分离散电荷存储元件的三维反向平面nand存储器装置和其制造方法 - Google Patents

包含部分离散电荷存储元件的三维反向平面nand存储器装置和其制造方法 Download PDF

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Abstract

一种三维存储器装置包含绝缘条带与导电条带的交替堆叠，其位于衬底上方且由线型沟槽彼此横向地间隔开。所述线型沟槽沿着第一水平方向横向地延伸，且沿着第二水平方向间隔开。每一线型沟槽填充结构包含横向起伏的电介质轨道，其沿着所述第二水平方向具有横向起伏的宽度且沿着所述第一水平方向延伸；和一行存储器堆叠结构，其位于所述横向起伏的电介质轨道的颈部区处。每一存储器堆叠结构包含竖直半导体通道、接触所述竖直半导体通道的外侧壁的阻挡电介质，和电荷存储层，所述电荷存储层接触所述阻挡电介质的外侧壁，竖直地连续延伸穿过所述导电条带的每一层级，且具有竖直起伏的横向厚度。

Description

包含部分离散电荷存储元件的三维反向平面NAND存储器装置 和其制造方法
相关申请
本申请要求2018年6月27日提交的美国非临时专利申请第16/020,505号的优先权权益，所述申请的全部内容以引用的方式并入本文中。
技术领域
本发明一般涉及半导体装置的领域，且尤其涉及包含部分离散电荷存储元件的三维反向平面NAND存储器装置和其制造方法。
背景技术
三维NAND存储器装置的配置采用其中隧穿电介质具有平面竖直表面的平面存储器单元。此类平面存储器装置描述于卢航亭(Hang-Ting Lue)等人所著的标题为“使用具有稳健读取干扰、长期保留和极好缩放能力的仅16层的128Gb(MLC)/192Gb(TLC)单栅极竖直通道(SGVC)架构3D NAND(A 128Gb(MLC)/192Gb(TLC)Single-gate Vertical Channel(SGVC)Architecture 3D NAND using only 16Layers with Robust Read Disturb,Long-Retention and Excellent Scaling Capability)”的文章，IEDM会议记录(2017)第461页中。
发明内容
根据本发明的方面，提供一种三维存储器装置，其包括：绝缘条带与导电条带的交替堆叠，其位于衬底上方且由线型沟槽彼此横向地间隔开，其中所述线型沟槽沿着第一水平方向横向地延伸，且沿着第二水平方向间隔开；以及线型沟槽填充结构，其位于所述线型沟槽中，其中每一线型沟槽填充结构包括横向起伏的电介质轨道，其沿着所述第二水平方向具有横向起伏的宽度且沿着所述第一水平方向延伸；和一行存储器堆叠结构，其位于所述横向起伏的电介质轨道的颈部区处，其中每一存储器堆叠结构包括竖直半导体通道、接触所述竖直半导体通道的外侧壁的阻挡电介质，和电荷存储层，所述电荷存储层接触所述阻挡电介质的外侧壁，竖直地连续延伸穿过所述导电条带的每一层级，且具有竖直起伏的横向厚度。
根据本发明的另一方面，一种形成三维存储器装置的方法包括在衬底上方形成绝缘条带与牺牲材料条带的交替堆叠和线型沟槽填充结构，其中所述交替堆叠沿着第一水平方向横向地延伸，且沿着第二水平方向由所述线型沟槽填充结构彼此横向地间隔开，且其中每一线型沟槽填充结构包括横向起伏的电介质轨道，其沿着所述第二水平方向具有横向起伏的宽度且沿着所述第一水平方向延伸；和一行处理中存储器堆叠结构，其位于所述横向起伏的电介质轨道的颈部区处且包括相应处理中连续电荷存储层和处理中半导体通道。所述方法进一步包括：通过相对于所述绝缘条带和所述处理中存储器堆叠结构选择性去除所述牺牲材料条带来形成背侧凹部；在所述背侧凹部中的所述处理中连续电荷存储层的物理暴露表面上选择性地生长电荷存储材料，其中处理中连续电荷存储层与所述电荷存储材料的选择性生长部分的每一连续组合构成电荷存储层；以及在所述背侧凹部中的每一个内形成隧穿电介质和导电条带。
附图说明
图1A为根据本发明的实施例的在形成至少一个周边装置、绝缘间隔物层、内埋导电层和处理中源极层级层之后的示例性结构的示意性竖直横截面图。
图1B为图1A的示例性结构的绝缘间隔物层、内埋导电层和处理中源极层级层的堆叠的竖直横截面图。
图2为根据本发明的实施例的在形成绝缘层与间隔物材料层的竖直交替序列之后的示例性结构的示意性竖直横截面图。
图3为根据本发明的实施例的在形成阶梯式阶台(terrace)和逆向阶梯式电介质材料部分之后的示例性结构的示意性竖直横截面图。
图4A为根据本发明的实施例的在形成线型沟槽之后的示例性结构的示意性竖直横截面图。
图4B为图4A的示例性结构的俯视图。竖直平面A-A'为图4A的横截面的平面。
图5A为图4A和4B的示例性结构中的线型沟槽的竖直横截面图。
图5B为沿着图5A的平面B-B'的水平横截面图。
图6A为根据本发明的实施例的在形成连续电荷存储材料层、连续阻挡电介质材料层和半导体通道材料层之后的线型沟槽的竖直横截面图。
图6B为沿着图6A的平面B-B'的水平横截面图。
图7A为根据本发明的实施例的在形成牺牲线型沟槽填充材料层之后的线型沟槽的竖直横截面图。
图7B为沿着图7A的平面B-B'的水平横截面图。
图8A为根据本发明的实施例的在形成图案化光致抗蚀剂层之后的示例性结构的竖直横截面图。
图8B为沿着图8A的平面B-B'的示例性结构的水平横截面图。
图8C为图8A和8B的示例性结构的俯视图。
图9A为根据本发明的实施例的在各向异性地蚀刻牺牲线型沟槽填充材料层的未掩蔽部分和形成柱型腔之后的示例性结构的竖直横截面图。
图9B为沿着图9A的平面B-B'的示例性结构的水平横截面图。
图9C为图9A和9B的示例性结构的俯视图。
图10A为根据本发明的实施例的在去除图案化光致抗蚀剂层之后的示例性结构的区的竖直横截面图。
图10B为沿着图10A的平面B-B'的示例性结构的区的水平横截面图。
图11A为根据本发明的实施例的在去除每一竖直腔周围的半导体通道材料层、连续阻挡电介质材料层和连续电荷存储材料层的部分之后的示例性结构的区的竖直横截面图。
图11B为沿着图11A的平面B-B'的示例性结构的区的水平横截面图。
图12A为根据本发明的实施例的在通过去除牺牲线型沟槽填充材料层的剩余部分形成线型腔之后的示例性结构的区的竖直横截面图。
图12B为沿着图12A的平面B-B'的示例性结构的区的水平横截面图。
图13A为根据本发明的实施例的在每一线型腔内形成横向起伏的电介质轨道之后的示例性结构的竖直横截面图。
图13B为图13A的示例性结构的俯视图。竖直平面A-A'为图13A的横截面的平面。
图13C为图13A的示例性结构的区的竖直横截面图。
图13D为沿着图13C的平面D-D'的水平横截面图。竖直平面C-C'为图13C的横截面的平面。
图14A为根据本发明的实施例的在形成背侧通孔腔之后的示例性结构的竖直横截面图。
图14B为图14A的示例性结构的俯视图。竖直平面A-A'为图14A的横截面的平面。
图14C为沿着图14C的竖直平面C-C'的示例性结构的区的竖直横截面图。
图15A至15C为根据本发明的实施例的在用源极层级材料层替换处理中源极层级材料层期间的示例性结构的区的依序竖直横截面图。
图16为根据本发明的实施例的在形成背侧凹部之后的示例性结构的区的竖直横截面图。
图17为根据本发明的实施例的在选择性生长电荷存储材料之后的示例性结构的区的竖直横截面图。
图18为根据本发明的实施例的在沉积隧穿电介质和至少一种导电材料之后的示例性结构的区的竖直横截面图。
图19为根据本发明的实施例的在形成导电条带之后的示例性结构的区的竖直横截面图。
图20A为根据本发明的实施例的在背侧通孔腔中形成电介质柱型结构之后的示例性结构的竖直横截面图。
图20B为图20A的示例性结构的俯视图。竖直平面A-A'为图20A的横截面的平面。
图20C为沿着图20B的竖直平面C-C'的示例性结构的区的竖直横截面图。
图21A为根据本发明的实施例的在形成漏极区之后的示例性结构的竖直横截面图。
图21B为图21A的示例性结构的区的竖直横截面图。
图22A为根据本发明的实施例的在形成字线触点通孔结构之后的示例性结构的示意性竖直横截面图。
图22B为图22A的示例性结构的俯视图。竖直平面A-A'为图22A的横截面的平面。
具体实施方式
如上文所论述，本发明的实施例涉及包含包括部分离散电荷存储元件的反向平面NAND存储器单元的三维存储器装置和其制造方法，本文中详细论述所述实施例的各种方面。电荷存储层具有竖直调制的横向厚度，所述厚度在导电条带的层级处较大，以提供部分离散电荷存储元件，而在绝缘条带的层级处较小。在导电条带的层级处提供充分电荷存储容量，而通过绝缘条带的层级处的电荷存储层的较小厚度来限制穿过绝缘条带的层级的电荷泄漏。
本发明的实施例的平面存储器单元可以反向配置来提供，在所述配置中，隧穿电介质邻近于控制栅极电极定位且阻挡电介质邻近于半导体通道定位。与现有技术平面存储器单元相比，反向平面存储器提供较宽的编程窗口和较宽的擦除窗口。因此，本发明的实施例涉及包含包括平面反向NAND存储器单元的装置的三维存储器装置和其制造方法，下文描述所述实施例的各种方面。本发明的实施例可用以形成包含多层级存储器结构的各种结构，本发明的非限制性实例包含包括多个NAND存储器串的半导体装置，例如三维单片存储器阵列装置。
图式未按比例绘制。除非另外明确地描述或清楚地指示不存在元件的重复，否则在说明元件的单个个例的情况下，可重复元件的多个个例。例如“第一”、“第二”和“第三”的序数仅用以识别类似元件，且可跨越本发明的说明书和权利要求书采用不同序数。相同附图标记指代相同元件或类似元件。除非另外指示，否则假定具有相同附图标记的元件具有相同组成。如本文中所使用，位于第二元件“上”的第一元件可位于第二元件的表面的外侧上或第二元件的内侧上。如本文中所使用，如果第一元件的表面与第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件“上”。
如本文中所使用，“层”指代包含具有厚度的区的材料部分。层可在整个下伏或上覆结构上方延伸，或可具有小于下伏或上覆结构的范围的范围。此外，层可为厚度小于连续结构的厚度的均质或非均质连续结构的区。例如，层可位于在连续结构的顶部表面与底部表面之间或在连续结构的顶部表面和底部表面处的任何对水平平面之间。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可为层，可包含其中的一或多个层，或可具有位于其上、其上方和/或其下的一或多个层。
单片三维存储器阵列为在例如半导体晶片的单个衬底上方形成多个存储器层级而不具有中间衬底的存储器阵列。术语“单片”意指阵列的每一层级的层直接沉积在阵列的每一下伏层级的层上。相比之下，二维阵列可单独地形成，且接着封装在一起以形成非单片存储器装置。例如，非单片堆叠式存储器已通过在单独衬底上形成存储器层级且竖直地堆叠所述存储器层级来建构，如标题为“三维结构存储器(Three-dimensional StructureMemory)”的第5,915,167号美国专利中所描述。可在接合之前薄化或从存储器层级去除衬底，但由于存储器层级最初形成于单独衬底上方，因此此类存储器并非真正单片三维存储器阵列。本发明的各种三维存储器装置包含单片三维NAND串存储器装置，且可采用本文中所描述的各种实施例来制造。
一般来说，半导体裸片或半导体封装可包含存储器芯片。每一半导体封装包含一或多个裸片(例如，一个、两个或四个)。裸片为可独立执行命令或报告状态的最小单元。每一裸片包含一或多个平面(通常为一个或两个)。尽管存在一些限制，但相同的并发操作可在每一平面上发生。每一平面包含数个块，所述块为可在单个擦除操作中擦除的最小单元。每一块包含数个页，所述页为可编程的最小单元，即可在其上执行读取操作的最小单元。
参考图1A和1B，示出可用以例如制造包含竖直NAND存储器装置的装置结构的根据本发明的第一实施例的示例性结构。示例性结构包含衬底8，例如硅晶片或绝缘体硅片衬底。衬底8可包含在其上部部分中的衬底半导体层9。衬底半导体层9可为硅晶片8的上部部分、硅晶片8的上部部分中的掺杂井，或位于衬底的顶部表面上方的半导体(例如，硅)层。衬底8可具有主表面7，所述主表面可为例如衬底半导体层9的最顶部表面。主表面7可为半导体表面。在一个实施例中，主表面7可为单晶半导体表面，例如单晶硅表面。
如本文中所使用，“半导性材料”指代具有在1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的材料。如本文中所使用，“半导体材料”指代在其中不存在电掺杂剂的情况下具有在1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的材料，且其能够在与电掺杂剂的合适掺杂后产生具有在1.0S/cm到1.0×105S/cm的范围内的电导率的掺杂材料。如本文中所使用，“电掺杂剂”指代将空穴添加到能带结构内的价带的p型掺杂剂，或将电子添加到能带结构内的导带的n型掺杂剂。如本文中所使用，“导电材料”指代具有大于1.0×105S/cm的电导率的材料。如本文中所使用，“绝缘体材料”或“电介质材料”指代具有小于1.0×10-6S/cm的电导率的材料。如本文中所使用，“重掺杂半导体材料”指代在充分高的原子浓度下掺杂有电掺杂剂，以变成形成为结晶材料或如果通过退火过程(例如，从初始非晶形状态)转换成结晶材料(即，以具有大于1.0×105S/cm的电导率)的导电材料的半导体材料。“掺杂半导体材料”可为重掺杂半导体材料，或可为包含提供在1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的浓度下的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”指代并不掺杂有电掺杂剂的半导体材料。因此，半导体材料可为半导性或传导性的，且可为本征半导体材料或掺杂半导体材料。掺杂半导体材料可取决于其中的电掺杂剂的原子浓度而是半导性或传导性的。如本文中所使用，“金属材料”指代其中包含至少一种金属元素的导电材料。针对电导率的所有测量均在标准条件下进行。
用于周边电路的至少一个半导体装置700可形成于衬底半导体层9的一部分上。至少一个半导体装置可包含例如场效应晶体管。例如，至少一个浅沟槽隔离结构720可通过蚀刻衬底半导体层9的部分且在其中沉积电介质材料而形成。栅极电介质层、至少一个栅极导体层和栅极顶盖电介质层可形成于衬底半导体层9上方，且可随后图案化以形成至少一个栅极结构(750、752、754、758)，所述至少一个栅极结构中的每一个可包含栅极电介质750、栅极电极(752、754)和栅极顶盖电介质758。栅极电极(752、754)可包含第一栅极电极部分752与第二栅极电极部分754的堆叠。至少一个栅极间隔物756可通过沉积且各向异性地蚀刻电介质衬里而围绕至少一个栅极结构(750、752、754、758)形成。有源区730可例如通过将至少一个栅极结构(750、752、754、758)用作掩蔽结构来引入电掺杂剂而形成于衬底半导体层9的上部部分中。可视需要采用额外掩模。有源区730可包含场效应晶体管的源极区和漏极区。可任选地形成第一电介质衬里761和第二电介质衬里762。第一电介质衬里和第二电介质衬里(761、762)中的每一个可包括氧化硅层、氮化硅层和/或电介质金属氧化物层。如本文中所使用，氧化硅包含二氧化硅以及每一硅原子具有大于或小于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在说明性实例中，第一电介质衬里761可为氧化硅层，且第二电介质衬里762可为氮化硅层。用于周边电路的至少一个半导体装置可包含用于随后将形成的存储器装置的驱动器电路，所述存储器装置可包含至少一个NAND装置。例如氧化硅的电介质材料可沉积在至少一个半导体装置上方，且可随后平坦化以形成平坦化电介质层770。包含至少一个半导体装置700的区在本文中被称为周边装置区200。
电介质材料层768可形成于衬底半导体层9上方。电介质材料层768可包含单个电介质材料层或多个电介质材料层。电介质材料层768可包含掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃和有机硅酸盐玻璃中的任一种或多种。在一个实施例中，至少一个电介质材料层768可包括具有并不超出未掺杂硅酸盐玻璃(氧化硅)的3.9介电常数的介电常数的电介质材料层，或主要由所述电介质材料层组成。
可将任选的金属材料层和半导体材料层沉积在电介质材料层768上方或沉积于电介质材料层的图案化凹部内，并进行光刻图案化以提供任选的导电板层6和处理中源极层级材料层10'。任选的导电板层6(如果存在)提供用于流入或流出处理中源极层级材料层10'的电流的高导电性导电路径。任选的导电板层6包含例如金属、金属硅化物或重掺杂半导体材料的导电材料。任选的导电板层6例如可包含具有在3nm到100nm的范围内的厚度的钨或硅化钨层，但也可采用较小和较大的厚度。金属氮化物层(未示出)可提供为导电板层6的顶部上的扩散屏障层。导电板层6可充当完整装置中的特殊源极线。另外，导电板层6可包括蚀刻终止层，且可包括任何合适的导电、半导体或绝缘层。任选的导电板层6可包含例如导电金属硅化物或氮化物(例如，TiN)的金属复合材料和/或金属(例如，W)。任选的导电板层6的厚度可在5nm到100nm的范围内，但也可采用较小和较大的厚度。
处理中源极层级材料层10'可包含随后被修改以形成源极层级材料层的各种层。源极层级材料层在形成后包含充当用于三维存储器装置的竖直场效应晶体管的共同源极区的源极触点层。在一个实施例中，处理中源极层级材料层10'从下到上可包含下部源极层级材料层112、下部牺牲衬里103、源极层级牺牲层104、上部牺牲衬里105、上部源极层级材料层116、源极层级绝缘层117以及任选的源极选择层级导电层118。
下部源极层级材料层112和上部源极层级材料层116可包含掺杂半导体材料，例如掺杂多晶硅或掺杂非晶硅。下部源极层级材料层112和上部源极层级材料层116的导电性类型可与随后将形成的竖直半导体通道的导电性相反。例如，如果随后将形成的竖直半导体通道具有第一导电性类型的掺杂，则下部源极层级材料层112和上部源极层级材料层116具有与第一导电性类型相反的第二导电性类型的掺杂。下部源极层级材料层112和上部源极层级材料层116中的每一个的厚度可在10nm到300nm的范围内，例如从20nm到150nm，但也可采用较小和较大的厚度。
源极层级牺牲层104包含可相对于下部牺牲衬里103和上部牺牲衬里105选择性去除的牺牲材料。在一个实施例中，源极层级牺牲层104可包含半导体材料，例如未掺杂非晶硅、多晶硅或具有大于20％的锗原子浓度的硅锗合金。源极层级牺牲层104的厚度可在30nm到400nm的范围内，例如从60nm到200nm，但也可采用较小和较大的厚度。
下部牺牲衬里103和上部牺牲衬里105包含在源极层级牺牲层104的去除期间可充当蚀刻终止材料的材料。例如，下部牺牲衬里103和上部牺牲衬里105可包含氧化硅、氮化硅和/或电介质金属氧化物。在一个实施例中，下部牺牲衬里103和上部牺牲衬里105中的每一个可包含具有在2nm到30nm的范围内的厚度的氧化硅层，但也可采用较小和较大的厚度。
源极层级绝缘层117包含例如氧化硅的电介质材料。源极层级绝缘层117的厚度可在20nm到400nm的范围内，例如从40nm到200nm，但也可采用较小和较大的厚度。任选的源极选择层级导电层118可包含可用作源极选择层级栅极电极的导电材料。例如，任选的源极选择层级导电层118可包含重掺杂半导体材料，例如重掺杂多晶硅或可随后通过退火过程转换成掺杂多晶硅的掺杂非晶硅。任选的源极层级导电层118的厚度可在30nm到200nm的范围内，例如从60nm到100nm，但也可采用较小和较大的厚度。
处理中源极层级材料层10'可形成于半导体衬底8(例如，硅晶片)上的半导体装置子集的正上方。如本文中所使用，如果第一元件位于包含第二元件的最顶部表面的水平平面上方，且第一元件的区域和第二元件的区域在平面图中(即，沿着竖直平面或垂直于衬底8的顶部表面7的方向)具有区域重叠，则第一元件位于第二元件的“正上方”。
可对任选的导电板层6和处理中源极层级材料层10'进行图案化，以在随后将形成贯穿存储器层级触点通孔结构和贯穿电介质触点通孔结构的区域中提供开口。导电板层6和处理中源极层级材料层10'的堆叠的图案化部分存在于随后将形成三维存储器堆叠结构的每一存储器阵列区100中。因此，存在处理中源极层级材料层10'的区包含随后将形成存储器装置的存储器阵列区100，和随后将形成阶梯式表面和接触各种导电条带的触点通孔结构的触点区300。
参考图2，第一材料层(其可为绝缘层32)与第二材料层(其可为牺牲材料层42)的交替多重结构的堆叠形成于衬底8的顶部表面上方。如本文中所使用，“材料层”指代在整个层中包含材料的层。如本文中所使用，第一元件与第二元件的交替多重结构指代其中第一元件的个例与第二元件的个例交替的结构。并非交替多重结构的末端元件的第一元件的每一个例在两侧上由第二元件的两个个例邻接，且并非交替多重结构的末端元件的第二元件的每一个例在两端上由第一元件的两个个例邻接。第一元件可在其间具有相同厚度，或可具有不同厚度。第二元件可在其间具有相同厚度，或可具有不同厚度。第一材料层与第二材料层的交替多重结构可以第一材料层的个例或以第二材料层的个例开始，且可以第一材料层的个例或以第二材料层的个例结束。在一个实施例中，第一元件的个例和第二元件的个例可在交替多重结构内形成周期性重复的单元。
每一第一材料层包含第一材料，且每一第二材料层包含不同于第一材料的第二材料。在一个实施例中，每一第一材料层可为绝缘层32，且每一第二材料层可为牺牲材料层。在此情况下，堆叠可包含绝缘层32与牺牲材料层42的交替多重结构，且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。如本文中所使用，“原型”结构或“处理中”结构指代随后其中的至少一个组件的形状或组成被修改的暂时结构。
交替多重结构的堆叠在本文中被称为交替序列(32、42)。在一个实施例中，交替序列(32、42)可包含由第一材料构成的绝缘层32，和由不同于绝缘层32的第一材料的第二材料构成的牺牲材料层42。绝缘层32的第一材料可为至少一种绝缘材料。因而，每一绝缘层32可为绝缘材料层。可用于绝缘层32的绝缘材料包含但不限于氧化硅(包含掺杂或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂式电介质材料、通常称为高介电常数(高k)电介质氧化物(例如，氧化铝、氧化铪等)的电介质金属氧化物和其硅酸盐、电介质金属氮氧化物和其硅酸盐，以及有机绝缘材料。在一个实施例中，绝缘层32的第一材料可为氧化硅。
牺牲材料层42的第二材料为可相对于绝缘层32的第一材料选择性去除的牺牲材料。如本文中所使用，如果去除过程以第二材料的去除速率的至少两倍的速率去除第一材料，则第一材料的去除“相对于”第二材料“具有选择性”。第一材料的去除速率与第二材料的去除速率的比率在本文中被称为第一材料的去除过程相对于第二材料的“选择性”。
牺牲材料层42可包括绝缘材料、半导体材料或导电材料。牺牲材料层42的第二材料可随后用可例如充当竖直NAND装置的控制栅极电极的导电电极来替换。第二材料的非限制性实例包含氮化硅、非晶形半导体材料(例如非晶硅)，和多晶半导体材料(例如多晶硅)。在一个实施例中，牺牲材料层42可为包括氮化硅的间隔物材料层，或包含硅和锗中的至少一个的半导体材料。
在一个实施例中，绝缘层32可包含氧化硅，且牺牲材料层可包含氮化硅牺牲材料层。绝缘层32的第一材料可例如通过化学气相沉积(CVD)来沉积。例如，如果氧化硅用于绝缘层32，则原硅酸四乙酯(TEOS)可用作CVD过程的前驱材料。牺牲材料层42的第二材料可例如通过CVD或原子层沉积(ALD)而形成。
牺牲材料层42可合适地图案化，从而使得随后将通过替换牺牲材料层42形成的导电材料部分可充当导电电极，例如随后将形成的单片三维NAND串存储器装置的控制栅极电极。牺牲材料层42可包括具有大体上平行于衬底的主表面7延伸的条带形状的部分。
绝缘层32和牺牲材料层42的厚度可在20nm到50nm的范围内，但较小和较大的厚度可用于每一绝缘层32和每一牺牲材料层42。绝缘层32与牺牲材料层(例如，控制栅极电极或牺牲材料层)42的对的重复数目可在2到1,024的范围内，且通常在8到256的范围内，但也可采用较大重复数目。堆叠中的顶部栅极电极和底部栅极电极可充当选择栅极电极。在一个实施例中，交替序列(32、42)中的每一牺牲材料层42可具有在每一相应牺牲材料层42内大体上不变的均匀厚度。
虽然本发明采用其中间隔物材料层为随后用导电条带替换的牺牲材料层42的实施例加以描述，但本文中明确地涵盖其中牺牲材料层形成为导电条带的实施例。在此情况下，可省略用于用导电条带替换间隔物材料层的步骤。
绝缘顶盖层70可形成于交替序列(32、42)上方。绝缘顶盖层70包含不同于牺牲材料层42的材料的牺牲材料。在一个实施例中，绝缘顶盖层70可包含硅酸盐玻璃材料，例如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃。掺杂硅酸盐玻璃的实例包含硼硅酸盐玻璃、磷硅酸盐玻璃、硼磷硅酸盐玻璃和有机硅酸盐玻璃。绝缘顶盖层70可通过化学气相沉积过程来形成。例如，可在存在或不存在掺杂剂气体的情况下热分解正硅酸四乙酯(TEOS)，以形成掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃。绝缘顶盖层70的厚度可在50nm到300nm的范围内，但也可采用较小和较大的厚度。
参考图3，可图案化绝缘层32与间隔物材料层(即，牺牲材料层42)的竖直交替序列，以在触点区300中形成从竖直交替序列(32、42)的最底部层连续延伸到交替序列(32、42)的最顶部层的阶梯式表面。阶梯式腔可形成于触点区300内，所述触点区位于存储器阵列区100与包含用于周边电路的至少一个半导体装置的周边装置区200之间。阶梯式腔可具有各种阶梯式表面，使得阶梯式腔的水平横截面形状根据与衬底(9、10)的顶部表面的竖直距离而逐阶改变。在一个实施例中，阶梯式腔可通过反复执行一组处理步骤而形成。这一组的处理步骤可包含例如将腔的深度竖直地增大一或多个层级的第一类型的蚀刻过程，和横向地扩展将在第一类型的后续蚀刻过程中竖直地蚀刻的区域的第二类型的蚀刻过程。如本文中所使用，包含交替多重结构的结构的“层级”被界定为结构内的一对第一材料层与第二材料层的相对位置。
通过阶梯式腔的形成在竖直交替序列(32、42)的周边部分处形成阶梯式表面。如本文中所使用，“阶梯式表面”指代包含至少两个水平表面和至少两个竖直表面使得每一水平表面邻接到从水平表面的第一边缘向上延伸的第一竖直表面且邻接到从水平表面的第二边缘向下延伸的第二竖直表面的一组表面。“阶梯式腔”指代具有阶梯式表面的腔。
阶台区是通过对竖直交替序列(32、42)进行图案化而形成。除了竖直交替序列(32、42)内的最顶部牺牲材料层42以外的每一牺牲材料层42都比竖直交替序列(32、42)内的任何上覆牺牲材料层42横向地延伸更远。阶台区包含从竖直交替序列(32、42)内的最底部层连续延伸到竖直交替序列(32、42)内的最顶部层的竖直交替序列(32、42)的阶梯式表面。
逆向阶梯式电介质材料部分65(即，绝缘填充材料部分)可通过在腔中沉积电介质材料而形成于阶梯式腔中。例如，例如氧化硅的电介质材料可沉积于阶梯式腔中。所沉积电介质材料的多余部分可例如通过化学机械平坦化(CMP)来从绝缘顶盖层70的顶部表面上方去除。填充阶梯式腔的所沉积电介质材料的剩余部分构成逆向阶梯式电介质材料部分65。如本文中所使用，“逆向阶梯式”元件指代具有阶梯式表面，和根据与上面存在元件的衬底的顶部表面的竖直距离单调增大的水平横截面积的元件。如果氧化硅用于逆向阶梯式电介质材料部分65，则逆向阶梯式电介质材料部分65的氧化硅可或可不掺杂有例如B、P和/或F的掺杂剂。
参考图4A、4B、5A和5B，包含至少光致抗蚀剂层的光刻材料堆叠(未示出)可形成于绝缘顶盖层70和逆向阶梯式电介质材料部分65上方，且可被光刻图案化以在其中形成线形开口。线形开口沿着第一水平方向hd1横向地延伸，且沿着垂直于第一水平方向hd1的第二水平方向hd2具有均匀宽度。光刻材料堆叠中的图案可通过将图案化光刻材料堆叠用作蚀刻掩模的至少一个各向异性蚀刻来转移穿过绝缘顶盖层70或逆向阶梯式电介质材料部分65，并穿过竖直交替序列(32、42)。下伏于图案化光刻材料堆叠中的线形开口的竖直交替序列(32、42)的部分被蚀刻以形成线型沟槽149。如本文中所使用，“线型沟槽”指代沿着水平方向横向地笔直延伸的沟槽。
线型沟槽149沿着第一水平方向hd1横向地延伸穿过竖直交替序列(32、42)。在一个实施例中，线型沟槽149具有在沿着第一水平方向hd1的平移下不变的相应均匀宽度。在一个实施例中，线型沟槽149可始终具有相同宽度，且相邻对线型沟槽149之间的间隔可相同。在此情况下，线型沟槽149可构成沿着垂直于第一水平方向hd1的第二水平方向hd2具有间距的线型沟槽149的一维周期性阵列。线型沟槽149的沿着第二水平方向hd2的宽度可在30nm到500nm的范围内，例如在60nm到250nm的范围内，但也可采用较小和较大的宽度。
线型沟槽149延伸穿过竖直交替序列(32、42)的每一层和逆向阶梯式电介质材料部分65。用于蚀刻穿过竖直交替序列(32、42)的材料的各向异性蚀刻过程的化学物质可交替，以优化竖直交替序列(32、42)中的第一材料和第二材料的蚀刻。各向异性蚀刻可例如是一系列反应性离子蚀刻。线型沟槽149的侧壁可大体上竖直，或可逐渐变窄。图案化光刻材料堆叠可随后例如通过灰化来去除。
线型沟槽149横向地延伸穿过整个存储器阵列区100，且横向地延伸到触点区300中。线型沟槽149可沿着第一水平方向hd1横向地延伸穿过整个触点区300，或可仅横向地延伸穿过触点区300的宽度的部分，而非沿着第一水平方向hd1的整个宽度。线型沟槽149可沿着垂直于第一水平方向hd1的第二水平方向hd2横向地彼此间隔开。在一个实施例中，过度蚀刻到半导体材料层10中可任选地在半导体材料层10的顶部表面物理地暴露于每一线型沟槽149的底部处之后执行。过度蚀刻可在光刻材料堆叠的去除之前或之后执行。换句话说，半导体材料层10的凹部表面可从半导体材料层10的非凹部顶部表面竖直地偏移一凹部深度。凹部深度可例如在1nm到50nm的范围内，但也可采用较小和较大的凹部深度。过度蚀刻是任选的，且可被省略。如果并不执行过度蚀刻，则线型沟槽149的底部表面可与半导体材料层10的最顶部表面共面。
线型沟槽149中的每一个可包含大体上垂直于衬底的最顶部表面延伸的侧壁(或多个侧壁)。衬底半导体层9和半导体材料层10共同地构成可为半导体衬底的衬底(9、10)。替代地，可省略半导体材料层10，且线型沟槽149可延伸到衬底半导体层9的顶部表面。
参考图6A和6B，封盖氧化硅部分(57S、57T、57W)可形成于每一线型沟槽149内。例如，可执行热氧化过程以将下部源极层级材料层112、源极层级牺牲层104和上部源极层级材料层116的物理暴露表面部分转换成源极层级封盖氧化硅部分57S，将任选的源极选择层级导电层118的物理暴露表面部分转换成任选的源极选择层级封盖氧化硅部分57T，并将牺牲材料层42的物理暴露表面部分转换成字线层级封盖氧化硅部分57W。在此情况下，封盖氧化硅部分(57S、57T、57W)可形成为多个离散部分。各种封盖氧化硅部分(57S、57T、57W)的厚度可在1nm到10nm的范围内，例如在2nm到6nm的范围内，但也可采用较小和较大的厚度。
连续电荷存储材料层154C、连续阻挡电介质材料层152C和半导体通道材料层160C依序形成于线型沟槽149中和绝缘顶盖层70上方。连续电荷存储材料层154C可形成于绝缘层的侧壁上和封盖氧化硅部分(57S、57T、57W)上。在一个实施例中，连续电荷存储材料层154C可为电介质电荷捕获材料，例如可为氮化硅。连续电荷存储材料层154C可例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适的沉积技术而形成。连续电荷存储材料层154C的厚度可在0.5nm到5nm的范围内，例如在1nm到3nm的范围内，但也可采用较小和较大的厚度。
连续阻挡电介质材料层152C可包含单个电介质材料层或多个电介质材料层的堆叠。在一个实施例中，阻挡电介质层可包含主要由电介质金属氧化物组成的电介质金属氧化物层。如本文中所使用，电介质金属氧化物指代包含至少一种金属性元素和至少氧的电介质材料。电介质金属氧化物可主要由至少一种金属性元素和氧组成，或可主要由至少一种金属性元素、氧以及至少一种非金属性元素(例如氮)组成。在一个实施例中，连续阻挡电介质材料层152C可包含具有大于7.9的介电常数，即，具有大于氮化硅的介电常数的介电常数的电介质金属氧化物。
电介质金属氧化物的非限制性实例包含氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金以及其堆叠。电介质金属氧化物层可例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或其组合而沉积。电介质金属氧化物层的厚度可在1nm到20nm的范围内，但也可采用较小和较大的厚度。电介质金属氧化物层可随后充当阻挡所存储电荷泄漏到半导体通道的电介质材料部分。在一个实施例中，连续阻挡电介质材料层152C包含氧化铪或氧化铝。在一个实施例中，连续阻挡电介质材料层152C可包含具有不同材料组成的多个电介质金属氧化层。
替代地或另外，连续阻挡电介质材料层152C可包含电介质半导体化合物，例如氧化硅、氮氧化硅、氮化硅或其组合。在一个实施例中，连续阻挡电介质材料层152C可包含氧化硅或氧化硅与氧化铪的组合。在此情况下，连续阻挡电介质材料层152C的电介质半导体化合物可通过例如低压化学气相沉积、原子层沉积或其组合的保形沉积方法而形成。电介质半导体化合物的厚度可在1nm到20nm的范围内，但也可采用较小和较大的厚度。
半导体通道材料层160C可沉积在连续阻挡电介质材料层152C上。半导体通道材料层160C包含半导体材料，例如至少一种元素半导体材料、至少一种III-V复合半导体材料、至少一种II-VI复合半导体材料、至少一种有机半导体材料或本领域中已知的其它半导体材料。在一个实施例中，半导体通道材料层160C包含非晶硅或多晶硅。半导体通道材料层160C可通过例如低压化学气相沉积(LPCVD)的保形沈积方法而形成。半导体通道材料层160C的厚度可在2nm到10nm的范围内，但也可采用较小和较大的厚度。在一个实施例中，半导体通道材料层160C可具有第一导电性类型的掺杂，所述第一导电性类型是与半导体材料层10的掺杂的导电性类型相同的导电性类型。在一个实施例中，半导体通道材料层160C可包括包含在1.0×1014/cm3到1.0×1018/cm3的范围内的原子浓度下的电掺杂剂的半导性材料。
参考图7A和7B，牺牲线型沟槽填充材料层59L可通过用牺牲线型沟槽填充材料填充线型沟槽149的剩余体积来形成。牺牲线型沟槽填充材料包括可随后相对于半导体通道材料层160C的材料选择性去除的材料。在一个实施例中，牺牲线型沟槽填充材料层59L可包含例如旋涂式碳(SOC)的旋涂式牺牲材料。在一个实施例中，旋涂式碳材料可包含挥发性溶剂中的非晶碳，其在固化之后被去除。
参考图8A到8C，光致抗蚀剂层67可被施加于牺牲线型沟槽填充材料层59L上方，且可被光刻图案化以在存储器阵列区100和触点区300中形成开口。存储器阵列区100中的开口的图案包含离散开口的二维阵列，每一开口对应于随后将在其中形成电介质隔离柱的区域。在一个实施例中，离散开口的二维阵列可为离散开口的周期性二维阵列。触点区300中的开口可沿着第一水平方向hd1伸长，且可沿着台阶区(即，竖直交替序列(32、42)的阶梯式表面)的沿着第一水平方向hd1的整个长度延伸。光致抗蚀剂层67中的每一开口可上覆于其中牺牲线型沟槽填充材料层59L竖直地延伸穿过竖直交替序列(32、42)的相应区域。
参考图9A和9B，可通过各向异性蚀刻过程蚀刻在光致抗蚀剂层67中的每一开口下面的牺牲线型沟槽填充材料层59L的未掩蔽部分。各向异性蚀刻过程可采用相对于半导体通道材料层160C的材料选择性蚀刻牺牲线型沟槽填充材料的化学物质。在一个实施例中，用于相对于硅选择性蚀刻非晶碳的气体混合物可用作各向异性蚀刻过程期间的蚀刻剂气体。例如，可采用硫化羰(COS)与O2或用于蚀刻碳的其它反应性离子蚀刻气体的组合。柱型腔69的阵列形成于去除其中的牺牲线型沟槽填充材料的存储器阵列区100内的体积中。线型腔69'形成于去除其中的牺牲线型沟槽填充材料的触点区300内的体积中。因此，多个竖直腔(69、69')延伸穿过牺牲线型沟槽填充材料层59L，所述填充材料层在穿过其中的多个腔(69、69')内在绝缘顶盖层70上方连续地延伸。
参考图10A和10B，可例如通过溶解在有机溶剂中来相对于半导体通道材料层160C选择性去除图案化光致抗蚀剂层67。
参考图11A和11B，从每一竖直腔(69、69')去除半导体通道材料层160C、连续阻挡电介质材料层152C和连续电荷存储材料层154C的部分。在一个实施例中，可通过一序列蚀刻过程围绕每一竖直腔(69、69')依序蚀刻半导体通道材料层160C、连续阻挡电介质材料层152C和连续电荷存储材料层154C的部分。可选择每一蚀刻过程的持续时间，使得蚀刻距离处于从每一所蚀刻材料层的厚度到所蚀刻材料层的厚度的两倍的范围内。所述序列的蚀刻过程可包含蚀刻半导体通道材料层160C的材料的第一湿式蚀刻过程、蚀刻连续阻挡电介质材料层152C的材料的第二湿式蚀刻过程，和蚀刻连续电荷存储材料层154C的材料的第三湿式蚀刻过程。在说明性实例中，半导体通道材料层160C可包含非晶硅或多晶硅，且第一湿式蚀刻过程可采用热三甲基-2羟乙基氢氧化铵(“热TMY”)或氢氧化四甲基铵(TMAH)。连续阻挡电介质材料层152C可包含氧化铝和/或氧化硅，且第二湿式蚀刻过程可采用氢氧化铵、磷酸、甲基氢氧化物、溴、过氧化氢，和用于氧化铝的去离子水和/或用于氧化硅的稀氢氟酸中的至少两种的混合物。连续电荷存储材料层154C可包含氮化硅，且第三湿式蚀刻过程可包含热磷酸，或氢氧化钾、氟化铵、氢氟酸、丙三醇和去离子水中的至少两种的混合物。在一个实施例中，各向同性蚀刻过程可相对于牺牲线型沟槽填充材料层59L的材料具有选择性。邻近于柱型腔69或线型沟槽69'的字线层级封盖氧化硅部分57W的区可在各向同性蚀刻过程期间被附带地蚀刻。字线层级封盖氧化硅部分57W的被连续电荷存储材料层154C的剩余部分覆盖的区未被去除。
半导体通道材料层160C、连续阻挡电介质材料层152C和连续电荷存储材料层154C中的每一个通过所述序列的各向同性蚀刻过程划分成多个离散部分。半导体通道材料层160L的每一剩余部分构成竖直半导体通道层160。连续阻挡电介质材料层152L的每一剩余部分构成阻挡电介质152。连续电荷存储材料层154C的每一剩余部分构成处理中电荷存储层154，其随后与一组电荷存储区组合以形成电荷存储层。
每一组连续的阻挡电介质152和处理中电荷存储层154构成处理中存储器膜150，其随后被修改以形成完整存储器膜。每一组连续的竖直半导体通道层160、处理中存储器膜150和字线层级封盖氧化硅部分57W构成处理中存储器堆叠结构155，其随后被修改以形成完整存储器堆叠结构。因此，每一组连续的半导体通道材料层160L、连续阻挡电介质材料层152L、连续电荷存储材料层154C和字线层级封盖氧化硅部分57W的剩余部分构成处理中存储器堆叠结构155中的相应一个。
参考图12A和12B，可相对于处理中存储器堆叠结构155和竖直交替序列(32、42)选择性去除牺牲线型沟槽填充材料层59L。例如，可通过灰化或通过溶解于有机溶剂中来去除牺牲线型沟槽填充材料层59L。在去除牺牲线型沟槽填充材料层59L后，连续线型腔269形成于线型沟槽149的未填充体积内。每一连续线型腔269具有横向起伏的宽度，且形成于线型沟槽149中的相应一个内。连续线型沟槽269的体积包含柱型腔69和线型腔169的所有体积，和在图11A和11B的处理步骤处存在于线型沟槽149中的所去除牺牲线型沟槽填充材料层59L的所有体积。每一连续线型沟槽269可沿着第一水平方向hd1横向地延伸，且可具有在存储器阵列区100内沿着第二水平方向hd2周期性起伏的宽度。每一连续线型沟槽269可沿着第一水平方向hd1横向地延伸穿过存储器阵列区100和触点区300。执行各向异性蚀刻以去除暴露在连续线型沟槽269的底部处且位于绝缘顶盖层70上方的存储器堆叠结构155的水平部分。各向异性蚀刻将竖直半导体通道层160分离成充当竖直半导体通道60的一对分离的竖直延伸的侧壁间隔物。
参考图13A到13D，例如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃的电介质材料通过保形沉积过程或自平坦化沉积过程沉积于每一连续线型腔269中。例如，可采用低压化学气相沉积(LPCVD)以保形地沉积硅酸盐玻璃材料，或可采用旋转涂布以沉积旋涂式玻璃。任选地，可执行退火过程以使硅酸盐玻璃材料致密化或回流。电介质材料的多余部分可通过平坦化过程来从包含绝缘顶盖层70的顶部表面的水平平面上方去除，所述平坦化过程可包含凹部蚀刻或化学机械平坦化。电介质材料的剩余部分构成横向起伏的电介质轨道62。每一横向起伏的电介质轨道62形成于线型沟槽149中的相应一个内，且沿着第二水平方向hd2具有沿着第一水平方向hd1变化的宽度。每一横向起伏的电介质轨道62的最小宽度可为图13C和13D中所示的颈部区162中的竖直半导体通道60的一对内侧壁之间的横向分离距离，且每一横向起伏的电介质轨道62的最大宽度可相同于或大于图13C和13D中所示的球状区162中由连续线型沟槽269间隔的绝缘层32的相邻对侧壁之间的横向分离距离。横向起伏的电介质轨道62的宽度的横向起伏可在存储器阵列区100内沿着第一水平方向hd1呈周期性。横向起伏的电介质轨道62的位于竖直半导体通道60的一对垂直侧壁之间的每一区在本文中被称为颈部区162，且横向起伏的电介质轨道62的位于相邻对颈部区之间的每一区在本文中被称为球状区262。
每一组填充线型沟槽149的材料部分在本文中被称为线型沟槽填充结构(155、62、57S、57T)。每一线型沟槽填充结构(155、62、57S、57T)包括横向起伏的电介质轨道62，其沿着第二水平方向hd2具有横向起伏的宽度且沿着第一水平方向hd1延伸；和一行处理中存储器堆叠结构155，其位于横向起伏的电介质轨道62的颈部区处且包括相应处理中电荷存储层154。
参考图14A到14C，可形成穿过横向起伏的电介质轨道62的离散区，且穿过竖直交替序列(32、42)的接近横向起伏的电介质轨道62的末端区定位的区的背侧通孔腔179。在一个实施例中，背侧通孔腔179的第一子集可形成于存储器阵列区100内的线型沟槽149的沿着第一水平方向hd1的横向延伸部的区域内。此外，背侧通孔腔179的第二子集可形成于与横向起伏的电介质轨道62重叠的区域内，和/或触点区300内的线型沟槽149的沿着第一水平方向hd1的横向延伸部的区域内。因此，线型沟槽149与背侧通孔腔179的第一子集的组合可将绝缘层32与牺牲材料层42的竖直交替序列划分成绝缘条带与牺牲材料条带的多个交替堆叠。绝缘层32的每一图案化部分构成绝缘条带，且牺牲材料层42的每一图案化部分构成牺牲材料条带。因而，此后采用与绝缘层32相同的附图标记来参考每一绝缘条带，且此后采用与牺牲材料层42相同的附图标记来参考每一牺牲材料条带。
可选择背侧通孔腔179的位置，使得牺牲材料条带42内的每一点与背侧通孔腔179中的最近侧一个横向地间隔开一横向距离，所述横向距离并不超出后续蚀刻过程期间的横向蚀刻距离，所述后续蚀刻过程相对于绝缘条带32和字线层级封盖氧化硅部分57W的材料选择性蚀刻牺牲材料条带42的材料。每一背侧通孔腔179的沿着第二水平方向hd2的宽度可相同于或大于线型沟槽149的沿着第二水平方向hd2的宽度，且小于线型沟槽149的沿着第二水平方向hd2的间距。每一背侧通孔腔179的沿着第一水平方向hd1的长度可相同于、小于或大于横向起伏的电介质轨道62的球状区的长度。
绝缘条带32和牺牲材料条带42，即，竖直交替序列的剩余部分包括绝缘条带32与牺牲材料条带42的交替堆叠。在绝缘条带32与牺牲材料条带42的每一交替堆叠内，绝缘条带32和牺牲材料条带42竖直地交替，且沿着第一水平方向hd1横向地延伸。绝缘条带32与牺牲材料条带42的交替堆叠和线型沟槽填充结构(155、62、57S、57T)形成于衬底8上方。交替堆叠(32、42)沿着第一水平方向hd1横向地延伸，且沿着第二水平方向hd2由线型沟槽填充结构(155、62、57S、57T)彼此横向地间隔开。交替堆叠(32、42)与线型沟槽填充结构(155、62、57S、57T)沿着第二水平方向hd2横向地交替。
图15A至15C为根据本发明的实施例的在用源极层级材料层替换处理中源极层级材料层10'期间的示例性结构的区的依序竖直横截面图。
参考图15A，相对于下部源极层112、上部源极层116、任选的源极选择层级导电层118、交替堆叠(32、42)、绝缘顶盖层70和源极层级绝缘条带117的材料选择性蚀刻源极层级牺牲层104的材料的蚀刻剂可在各向同性蚀刻过程中被引入到背侧沟槽中。例如，如果源极层级牺牲层104包含未掺杂非晶硅或未掺杂非晶硅锗合金，下部源极层112、上部源极层116和任选的源极选择层级导电层118包含重n掺杂硅，且上部和下部牺牲衬里(105、103)包含氧化硅，则采用热三甲基-2羟乙基氢氧化铵(“热TMY”)或氢氧化四甲基铵(TMAH)的湿式蚀刻过程可用以相对于下部源极层112、上部源极层116、任选的源极选择层级导电层118、交替堆叠(32、42)、绝缘顶盖层70和源极层级绝缘条带117，以及上部和下部牺牲衬里(105、103)选择性去除源极层级牺牲层104。源极腔109形成于去除其中的源极层级牺牲层104的体积中。
参考图15B，一序列各向同性蚀刻剂(例如湿式蚀刻剂)可被施加于处理中存储器膜150的物理暴露部分，以从外部到内部地依序蚀刻源极层级封盖氧化硅部分57S的物理暴露区和处理中存储器膜150的各种组件层，并物理地暴露在源极腔109的层级处的竖直半导体通道60的圆柱形表面。上部和下部牺牲衬里(105、103)可在去除位于源极腔109的层级处的处理中存储器膜150的部分期间被附带地蚀刻。通过去除在源极腔109的层级处的处理中存储器膜150的部分以及上部和下部牺牲衬里(105、103)，可扩展源极腔109的体积。下部源极层112的顶部表面和上部源极层116的底部表面可物理地暴露于源极腔109。
参考图15C，可通过选择性半导体沉积过程沉积具有第二导电性类型的掺杂的掺杂半导体材料。在选择性半导体沉积过程期间，半导体前驱气体、蚀刻剂和掺杂剂前驱气体可同时流入包含示例性结构的处理腔室中。例如，如果第二导电性类型是n型，则例如硅烷、二硅烷或二氯硅烷的半导体前驱气体，例如氯化氢的蚀刻剂气体，以及例如磷化氢、砷化氢或锑化氢的掺杂剂前驱气体。所沉积掺杂半导体材料形成源极触点层114，其可接触竖直半导体通道60的侧壁。可选择选择性半导体沉积过程的持续时间，使得源极腔109填充有源极触点层114。因此，源极触点层114可通过从源极腔109周围的半导体表面选择性地沉积掺杂半导体材料而形成。在一个实施例中，掺杂半导体材料可包含掺杂多晶硅。
包含下部源极层112、源极触点层114和上部源极层116的层堆叠构成内埋源极层(112、114、116)，其充当连接竖直半导体通道60中的每一个且具有第二导电性类型的掺杂的共同源极区。内埋源极层(112、114、116)中的平均掺杂剂浓度可在5.0x 1019/cm3到2.0x1021/cm3的范围内，但也可采用较小和较大的掺杂剂浓度。包含内埋源极层(112、114、116)、源极层级绝缘层117和任选的源极选择层级导电层118的这一组层构成源极层级材料层10，其替换处理中源极层级材料层10'。任选地，可执行氧化过程，以将源极触点层114的表面部分转换成每一背侧通孔腔179下面的半导体氧化物部分(未示出)。暴露在每一背侧通孔腔179中的每一半导体层(114、116、118)的表面部分可任选地被氧化，以形成半导体氧化物(例如，氧化硅)封盖部分。
参考图16，可例如采用各向同性蚀刻过程将相对于绝缘条带32和源极层级材料层10的第一材料，选择性地蚀刻牺牲材料条带42的第二材料的蚀刻剂引入到背侧通孔腔179中。背侧凹部43形成于去除其中的牺牲材料条带42的体积中。可相对于绝缘条带32的第一材料、字线层级封盖氧化硅部分57W的氧化硅材料(或氮氧化硅材料)、逆向阶梯式电介质材料部分65的材料和源极层级材料层10的材料选择性去除牺牲材料条带42的第二材料。
相对于第一材料和处理中存储器膜150的最外层选择性去除第二材料的各向同性蚀刻过程可为采用湿式蚀刻解决方案的湿式蚀刻过程，或可为其中将呈气相的蚀刻剂引入到背侧通孔腔179中的气相(干式)蚀刻过程。例如，如果牺牲材料条带42包含氮化硅，且如果绝缘条带32、逆向阶梯式电介质材料部分65和字线层级封盖氧化硅部分57W的材料包含例如未掺杂硅酸盐玻璃和/或掺杂硅酸盐玻璃和/或热氧化硅或氮氧化硅的氧化硅/氮氧化硅材料，则蚀刻过程可为将示例性结构浸没于湿式蚀刻罐内的湿式蚀刻过程，所述罐包含相对于氧化硅选择性蚀刻氮化硅的磷酸。可选择各向同性蚀刻过程的持续时间，使得从绝缘条带32与牺牲材料条带42的每一交替堆叠(32、42)完全去除牺牲材料条带42。每一背侧凹部43可为具有大于腔的竖直范围的横向尺寸的横向延伸腔。换句话说，每一背侧凹部43的横向尺寸可大于背侧凹部43的高度。
在一个实施例中，存储器阵列区100包括具有安置于衬底(9、10)上方的多个装置层级的单片三维NAND串阵列。在此情况下，每一背侧凹部43可界定用于收纳单片三维NAND串阵列的相应字线的空间。多个背侧凹部43中的每一个可大体上平行于衬底8的顶部表面7延伸。背侧凹部43可由下伏绝缘条带32的顶部表面和上覆绝缘条带32的底部表面竖直地定界。在一个实施例中，每一背侧凹部43可始终具有均匀高度。
随后，可执行各向同性蚀刻过程，以相对于处理中存储器膜150的处理中电荷存储层154选择性去除字线层级封盖氧化硅部分57W。例如，可执行湿式蚀刻过程以去除字线层级封盖氧化硅部分57W，而不蚀刻处理中电荷存储层154的氮化硅材料。湿式蚀刻过程可例如采用稀氢氟酸。处理中电荷存储层154的外侧壁的部分在背侧凹部43的每一层级处物理地暴露。
参考图17，可将电荷存储材料选择性地生长在处理中电荷存储层154的物理暴露表面上。例如，可采用将二氯硅烷和氨用作反应物的低压化学气相沉积(LPCVD)过程以沉积氮化硅，所述氮化硅无需培育时间即在氮化硅表面上生长，但在例如绝缘条带32和绝缘顶盖层70的表面的氧化硅表面上具有有限培育时间。在一个实施例中，绝缘条带32包括氧化硅，且采用保形氮化硅沉积过程将选择性地生长的电荷存储材料沉积在处理中电荷存储层154的物理暴露表面上，而不生长在绝缘条带32的表面上，相比氮化硅表面，所述过程在氧化硅表面上提供更长的培育时间。培育时间可在5秒到20秒的范围内。
任选地，可执行例如下游化学物质蚀刻的各向同性回蚀过程，以从绝缘条带32和绝缘顶盖层70的表面去除氮化硅成核岛状物。在此情况下，可在下游化学物质蚀刻中采用例如NF3或CF4的各向同性蚀刻剂与O2的组合。在一个实施例中，执行一次选择性沉积过程，以在处理中电荷存储层154的外表面上形成电荷存储材料的选择性生长部分。在另一实施例中，可重复多次在不同表面上采用差值培养时间的选择性沉积过程和各向同性回蚀过程，以提供电荷存储材料的选择性生长部分的充分厚度。
电荷存储材料的选择性生长部分构成环状电荷存储间隔物54A，其为位于处理中电荷存储层154中的相应一个的外侧壁上的管状结构。环状电荷存储间隔物54A包括上文所描述的部分离散电荷存储元件，因为所述元件仅在一个边缘上接触相应电荷存储层154。每一环状电荷存储间隔物54A的厚度可在0.5nm到10nm的范围内，例如在1nm到6nm和/或1.5nm到4nm的范围内，但也可采用较小和较大的厚度。处理中电荷存储层154与电荷存储材料的选择性生长部分(即，环状电荷存储间隔物54A)的每一连续组合构成电荷存储层(154、54A)。在一个实施例中，选择性地生长的电荷存储材料和处理中电荷存储层154包括氮化硅，和/或主要由氮化硅组成。
提供具有竖直厚度调制的电荷存储层(154、54A)。电荷存储层(154、54A)在背侧凹部43的层级(其为随后将形成的字线的层级)处具有较大厚度，且在绝缘条带32的层级处具有较小厚度。电荷存储层(154、54A)的用以存储电荷的部分可形成有充分横向厚度，而电荷存储层(154、54A)的连续部分154的位于绝缘条带32的层级处(即，位于电荷存储层(154、54A)的将用以存储电荷的部分之间)的部分具有较小厚度以抑制穿过其中的电荷扩散。因此，通过本发明的电荷存储层(154、54A)的竖直起伏的厚度轮廓，可减少穿过电荷存储层(154、54A)的位于绝缘条带32的层级处的部分的电荷泄漏。
电荷存储层(154、54A)与阻挡电介质152的每一连续组合构成存储器膜50。因此，每一存储器膜50包含阻挡电介质152、具有均匀厚度的连续电荷存储材料衬里(即，处理中电荷存储层154)，和多个环状电荷存储间隔物54A。存储器膜50与竖直半导体通道60的每一连续组合构成其中可在多个层级处存储电荷的存储器堆叠结构55。因此，每一存储器堆叠结构55包含存储器膜50，和由存储器膜50横向环绕的竖直半导体通道60。
参考图18，可通过至少一个保形电介质沉积过程将隧穿电介质44形成于电荷存储层(154、54A)的物理暴露表面上。隧穿电介质44包含在合适的电偏压条件下可执行穿过其中的电荷隧穿的至少一种电介质材料。电荷隧穿可通过佛勒-诺德海姆(Fowler-Nordheim)隧穿来执行。隧穿电介质44可包含氧化硅、氮化硅、氮氧化硅、电介质金属氧化物(例如氧化铝或氧化铪)、电介质金属氮氧化物、电介质金属硅酸盐、其合金和/或其组合。在一个实施例中，隧穿电介质44可包含第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，其通常称为ONO堆叠。在一个实施例中，隧穿电介质44可包含大体上不含碳的氧化硅层或大体上不含碳的氮氧化硅层。隧穿电介质44的厚度可在2nm到20nm的范围内，但也可采用较小和较大的厚度。
隧穿电介质44可具有均匀厚度，其在本文中被称为隧穿电介质厚度dt。隧穿电介质44具有有效介电常数，其在本文中被称为隧穿介电常数εt。在隧穿电介质44包含多个组件层的情况下，隧穿介电常数εt由下式界定：
其中隧穿电介质44具有N个组件电介质层，dti为第i组件电介质层的厚度，且εti为第i组件电介质层的介电常数。隧穿介电常数εt与隧穿电介质厚度dt的比率为包含由隧穿电介质44分离的一对电极的电容器的每单位面积的电容。
每一阻挡电介质152可具有均匀厚度，其在本文中被称为阻挡电介质厚度db。每一阻挡电介质152具有有效介电常数，其在本文中被称为阻挡介电常数εb。在每一阻挡电介质152包含多个组件层的情况下，阻挡介电常数εb由下式界定：
其中每一阻挡电介质152具有M个组件电介质层，dbi为第i组件电介质层的厚度，且εbi为第i组件电介质层的介电常数。阻挡介电常数εb与阻挡电介质厚度db的比率为包含由每一阻挡电介质152分离的一对电极的电容器的每单位面积的电容。
根据本发明的方面，阻挡介电常数εb与阻挡电介质厚度db的比率大于隧穿介电常数εt与隧穿电介质厚度dt的比率。因此，将阻挡电介质152用作电容器电介质的平坦电容器的每单位面积的电容大于将隧穿电介质44用作电容器电介质的平坦电容器的每单位面积的电容，且穿过隧穿电介质44发生的电荷隧穿的电压偏压比穿过阻挡电介质152的电压偏压低。
金属屏障层46A可在背侧凹部43中直接沉积在隧穿电介质44的物理暴露的外侧壁上。金属屏障层46A包含可充当扩散屏障层和/或用于随后将沉积的金属填充材料的促粘层的导电金属材料。金属屏障层46A可包含导电金属氮化物材料，例如TiN、TaN、WN或其堆叠，或可包含导电金属碳化物材料，例如TiC、TaC、WC或其堆叠。在一个实施例中，金属屏障层46A可通过例如化学气相沉积(CVD)或原子层沉积(ALD)的保形沉积过程而沉积。金属屏障层46A的厚度可在2nm到8nm的范围内，例如在3nm到6nm的范围内，但也可采用较小和较大的厚度。在一个实施例中，金属屏障层46A可主要由例如TiN的导电金属氮化物组成。
金属填充材料沉积于背侧凹部43的剩余体积中、至少一个背侧通孔腔179的侧壁上，以及绝缘顶盖层70的顶部表面上方以形成金属填充材料部分46B。金属填充材料可通过保形沉积方法而沉积，所述保形沉积方法可例如是化学气相沉积(CVD)、原子层沉积(ALD)、无电镀覆、电镀或其组合。在一个实施例中，金属填充材料部分46B可主要由至少一种元素金属组成。金属填充材料部分46B的至少一种元素金属可例如选自钨、钴、钌、钛以及钽。在一个实施例中，金属填充材料部分46B可主要由单个元素金属组成。在一个实施例中，金属填充材料部分46B可采用例如WF6的含氟前驱气体而沉积。在一个实施例中，金属填充材料部分46B可为包含残余水平的氟原子作为杂质的钨层。
多个导电条带46(即，具有条带形状的导电条带)可形成于多个背侧凹部43中，且连续金属材料层可形成于每一背侧通孔腔179的侧壁上和绝缘顶盖层70上方。每一导电条带46包含金属屏障层46A的一部分，和位于竖直相邻对电介质材料条带(例如一对绝缘条带32)之间的金属填充材料部分46B。
参考图19，例如通过各向同性湿式蚀刻、各向异性干式蚀刻或其组合从每一背侧通孔腔179的侧壁，且从绝缘顶盖层的上方回蚀连续导电材料层的所沉积金属材料。背侧凹部43中的所沉积金属材料的每一剩余部分构成导电条带46。每一导电条带46可为导电线结构。因此，牺牲材料条带42被导电条带46替换。
每一导电条带46可充当位于相同层级处的多个控制栅极电极与将位于相同层级处的多个控制栅极电极电互连(即，电短接)的字线的组合。每一导电条带46内的多个控制栅极电极是用于包含存储器堆叠结构155的竖直存储器装置的控制栅极电极。换句话说，每一导电条带46可为充当用于多个竖直存储器装置的公共控制栅极电极的字线。
虽然描述采用如下实施例的本发明：在形成背侧通孔腔179后进行将竖直交替序列划分成绝缘条带32与牺牲材料条带42的多个交替堆叠，但本文中明确地涵盖在不同处理步骤处进行将竖直交替序列划分成绝缘条带32与牺牲材料条带42的多个交替堆叠的实施例。在一个实施例中，将竖直交替序列划分成绝缘条带32与间隔物材料条带42的多个交替堆叠可在形成线型沟槽149后(即，在线型沟槽149沿着第一水平方向hd1延伸穿过触点区300的整个长度的情况下，在图4A和4B的处理步骤处)进行。
一般来说，本发明的导电条带46可直接形成于隧穿电介质44的侧壁上。导电条带46可包括选自金属的至少一种导电材料(例如导电金属氮化物材料、钨、钴、钼和/或铜)，和包含至少1.0x 1020/cm3的原子浓度下的电掺杂剂的掺杂半导体材料。竖直半导体通道60可包含半导性材料，其包含在1.0x 1014/cm3到1.0x 1018/cm3的范围内的原子浓度下的电掺杂剂。
参考图20A到20C，可通过保形沉积过程或自平坦化过程将绝缘材料形成于背侧通孔腔179中和绝缘顶盖层70上方。示例性保形沉积过程包含(但不限于)化学气相沉积和原子层沉积。示例性自平坦化过程为旋转涂布。绝缘材料可包含氧化硅、氮化硅、电介质金属氧化物、有机硅酸盐玻璃或其组合。在一个实施例中，绝缘材料可包含氧化硅。任选地，可通过凹部蚀刻或化学机械平坦化从包含绝缘顶盖层70的顶部表面的水平平面上方去除绝缘材料的多余部分。绝缘材料的每一剩余部分构成电介质柱型结构76。
参考图21A和21B，包含具有第二导电性类型的掺杂的掺杂半导体材料的漏极区63可形成为接触竖直半导体通道60中的每一个。漏极区63可通过将第二导电性类型的掺杂剂注入竖直半导体通道60中的每一个的顶部部分中而形成。替代地，可通过选择性凹部蚀刻使竖直半导体通道60中的每一个凹陷，接着将具有第二导电性类型的掺杂的掺杂半导体材料沉积于竖直半导体通道60上方的凹部中以形成漏极区63。任选地，可将第二导电性类型的掺杂剂注入漏极区63中以增大其中的掺杂剂浓度。漏极区63中的第二导电性类型的掺杂剂的原子浓度可在5.0x 1019/cm3到2.0x 1021/cm3的范围内，但也可采用较小和较大的原子浓度。每一组连续的存储器堆叠结构55与漏极区63构成存储器堆叠组合件58。
参考图22A和22B，触点通孔结构86(其在本文中被称为字线触点通孔结构)可穿过逆向阶梯式电介质材料部分65形成于导电条带46上。触点通孔结构86的二维阵列可形成于触点区300中的导电条带46中的相应一个的顶部表面上。
额外触点通孔结构和额外电介质材料层可形成于绝缘顶盖层70上方。例如，漏极触点通孔结构(未明确示出)可形成于每一漏极区63的顶部表面上。位线98可形成为沿着第二水平方向hd2电接触每一其它漏极区63，即，沿着第二水平方向hd2位于每一其它线型沟槽149内的相应一组漏极区63。位线98的示例性布局示出于图22B中。在此配置中，充当字线的每一导电条带46每位线98仅激活存储器单元的单个部分(例如，存储器膜50的单个部分)，且可编程或读取对应于存储器膜50中的一个的单个被激活部分的唯一选定存储器单元。
参考所有图式且根据本发明的所有实施例，提供三维存储器装置。三维存储器装置包括：绝缘条带32与导电条带46的交替堆叠，其位于衬底8上方且由线型沟槽149彼此横向地间隔开，其中线型沟槽149沿着第一水平方向hd1横向延伸且沿着第二水平方向hd2间隔开；和位于线型沟槽149中的线型沟槽填充结构(55、63、62、57S、57T)，其中每一线型沟槽填充结构(55、63、62、57S、57T)包括横向起伏的电介质轨道62，其沿着第二水平方向hd2具有横向起伏的宽度且沿着第一水平方向hd1延伸；和一行存储器堆叠结构55，其位于横向起伏的电介质轨道62的颈部区处(和颈部区中的每一个的两侧上)，其中每一存储器堆叠结构55包括竖直半导体通道60、接触竖直半导体通道60的外侧壁的阻挡电介质152，和电荷存储层(154、54A)，所述电荷存储层接触阻挡电介质152的外侧壁，竖直地连续延伸穿过导电条带46的每一层级，且具有竖直地调制的横向厚度(即，随着距衬底8的顶部表面7的距离而调制的横向厚度)。
在一个实施例中，每一电荷存储层(154、54A)在绝缘条带32的每一层级处具有第一厚度(即，连续电荷存储材料衬里154(其为处理中电荷存储层)的厚度)，且在导电条带46的每一层级处具有第二厚度；且第二厚度大于第一厚度。第二厚度可为连续电荷存储材料衬里154和环状电荷存储间隔物54A的厚度的总和。
在一个实施例中，每一电荷存储层(154、54A)具有竖直地连续延伸穿过导电条带46的每一层级的笔直内侧壁，和横向起伏的外侧壁，相比在绝缘条带32的层级处，所述外侧壁在导电条带46的每一层级处从笔直内侧壁向外突出更大距离。
在一个实施例中，每一电荷存储层(154、54A)在绝缘条带32的每一层级处接触相应绝缘条带32的侧壁。在一个实施例中，每一电荷存储层(154、54A)在导电条带46的每一层级处接触隧穿电介质44。在一个实施例中，每一隧穿电介质44包括：横向环绕存储器堆叠结构55中的相应一个(且接触导电层46中的相应一个的侧壁)的竖直部分；邻接到竖直部分的相应顶端(且接触导电层46中的相应一个的顶部表面)的上部水平部分；和邻接到竖直部分的相应底端(且接触导电层46中的相应一个的底部表面)的下部水平部分。
在一个实施例中，导电条带46中的每一个包括：接触相应隧穿电介质44的金属氮化物衬里46A；和金属填充部分46B，其包括至少一种元素金属且嵌入于金属氮化物衬里46A内。在一个实施例中，隧穿电介质44的上部水平部分和下部水平部分接触绝缘条带32的水平表面；且隧穿电介质44的竖直部分接触电荷存储层(154、54A)的圆柱形外侧壁。
在一个实施例中，选择阻挡电介质152和隧穿电介质44的材料组成和厚度，使得在跨越选定存储器堆叠结构55的竖直半导体通道60和邻近导电条带46施加编程电压范围内的电偏压后，发生穿过邻接选定存储器堆叠结构55的隧穿电介质44的电荷隧穿，而不发生穿过选定存储器堆叠结构55的任何阻挡电介质152的电荷隧穿。因此，以反向编程模式操作存储器堆叠结构55。在一个实施例中，隧穿电介质44接触至少两个横向起伏的电介质轨道62的侧壁，所述轨道可沿着第二水平方向hd2横向间隔开。
在一个实施例中，横向起伏的电介质轨道62的颈部区接触相应竖直半导体通道60；每一横向起伏的电介质轨道62包含接触绝缘条带32的侧壁的球状区；且同一交替堆叠(32、46)内的绝缘条带32接触横向起伏的电介质轨道62和平坦二维竖直平面内的一组电荷存储层(154、54A)(即，连续电荷存储材料衬里154的外侧壁)(所述平坦二维竖直平面包含绝缘条带32与为这一组电荷存储层(154、54A)的部分的连续电荷存储材料衬里154之间的竖直界面)。
在一个实施例中，内埋源极线(112、114、116)位于交替堆叠(32、46)下方，其中每一竖直半导体通道60包含接触内埋源极线(112、114、116)的相应侧表面。
在一个实施例中，三维存储器装置包括：触点区300，在所述区中，每一交替堆叠(32、46)具有从相应交替堆叠(32、46)的最底部条带延伸到最顶部条带的相应阶梯式表面；和触点通孔结构86的二维阵列，其接触触点区300中的交替堆叠(32、46)内的导电条带46中的相应一个的顶部表面。
尽管前述内容参考特定的优选实施例，但应理解，本发明不限于此。所属领域的一般技术人员将想到，可对所公开的实施例作出各种修改且此类修改意图在本发明的范围内。假定并非彼此的替代方案的所有实施例当中存在兼容性。除非另外明确地陈述，否则词“包括”或“包含”涵盖其中词“主要由…组成”或词“由…组成”替换词“包括”或“包含”的所有实施例。在本发明中示出采用特定结构和/或配置的实施例的情况下，应理解，可用在功能上等效的任何其它兼容结构和/或配置实践本发明，条件是此类替代物并未被明确禁用或以其它方式被所属领域的一般技术人员认为是不可能的。所有本文中列举的公开、专利申请和专利以全文引用的方式并入本文中。

Claims (27)

1.一种三维存储器装置，其包括：
绝缘条带与导电条带的交替堆叠，其位于衬底上方且由线型沟槽彼此横向地间隔开，其中所述线型沟槽沿着第一水平方向横向地延伸，且沿着第二水平方向间隔开；以及
线型沟槽填充结构，其位于所述线型沟槽中，其中每一线型沟槽填充结构包括横向起伏的电介质轨道，其沿着所述第二水平方向具有横向起伏的宽度且沿着所述第一水平方向延伸；和一行存储器堆叠结构，其位于所述横向起伏的电介质轨道的多个颈部区处，所述颈部区具有最小宽度，
其中每一存储器堆叠结构包括竖直半导体通道、接触所述竖直半导体通道的外侧壁的阻挡电介质，和电荷存储层，所述电荷存储层接触所述阻挡电介质的外侧壁，竖直地连续延伸穿过所述导电条带的每一层级，且具有竖直起伏的横向厚度。
2.根据权利要求1所述的三维存储器装置，其中：
每一电荷存储层在所述绝缘条带的每一层级处具有第一厚度，且在所述导电条带的每一层级处具有第二厚度；且
所述第二厚度大于所述第一厚度。
3.根据权利要求2所述的三维存储器装置，其中每一电荷存储层具有竖直地连续延伸穿过所述导电条带的每一层级的笔直内侧壁，和形成所述电荷存储层的横向起伏的外侧壁的环状电荷存储间隔物，相比所述绝缘条带的层级处，所述外侧壁在所述导电条带的每一层级处从所述笔直内侧壁向外突出更大距离。
4.根据权利要求1所述的三维存储器装置，其中每一电荷存储层在所述绝缘条带的每一层级处接触相应绝缘条带的侧壁。
5.根据权利要求1所述的三维存储器装置，其进一步包括位于所述导电条带与所述电荷存储层之间的隧穿电介质，其中每一电荷存储层在所述导电条带的每一层级处接触所述隧穿电介质。
6.根据权利要求5所述的三维存储器装置，其中每一隧穿电介质包括：
竖直部分，其横向地环绕所述存储器堆叠结构中的相应一个；
上部水平部分，其邻接到所述竖直部分的相应顶端；以及
下部水平部分，其邻接到所述竖直部分的相应底端。
7.根据权利要求6所述的三维存储器装置，其中所述导电条带中的每一个包括：
金属氮化物衬里，其接触相应隧穿电介质；以及
金属填充部分，其包括至少一种元素金属且嵌入于所述金属氮化物衬里内。
8.根据权利要求6所述的三维存储器装置，其中：
所述隧穿电介质的所述上部水平部分和所述下部水平部分接触所述绝缘条带的水平表面；且
所述隧穿电介质的所述竖直部分接触所述电荷存储层的圆柱形外侧壁。
9.根据权利要求5所述的三维存储器装置，其中选择所述阻挡电介质和所述隧穿电介质的材料组成和厚度，使得在跨越选定存储器堆叠结构的竖直半导体通道和邻近导电条带施加编程电压范围内的电偏压后，发生穿过邻接所述选定存储器堆叠结构的所述隧穿电介质的电荷隧穿，而不发生穿过所述选定存储器堆叠结构的任何阻挡电介质的电荷隧穿。
10.根据权利要求5所述的三维存储器装置，其中所述隧穿电介质接触至少两个横向起伏的电介质轨道的侧壁。
11.根据权利要求1所述的三维存储器装置，其中：
所述横向起伏的电介质轨道的所述多个颈部区接触相应竖直半导体通道；
每一横向起伏的电介质轨道包含接触所述绝缘条带的侧壁的多个球状区；且
同一交替堆叠内的绝缘条带接触横向起伏的电介质轨道和平坦二维竖直平面内的一组电荷存储层。
12.根据权利要求1所述的三维存储器装置，其进一步包括位于所述交替堆叠下方的内埋源极线，其中每一竖直半导体通道包含接触所述内埋源极线的相应侧表面。
13.根据权利要求1所述的三维存储器装置，其进一步包括：
触点区，在所述区中，每一交替堆叠具有从相应交替堆叠内的最底部条带延伸到最顶部条带的相应阶梯式表面；以及
触点通孔结构的二维阵列，其接触所述触点区中的所述交替堆叠内的所述导电条带中的相应一个的顶部表面。
14.根据权利要求1所述的三维存储器装置，其中每个所述线型沟槽填充结构内的横向起伏的电介质轨道在所述多个颈部区处沿着所述第二水平方向具有最小宽度，并且在多个球状区处沿着所述第二水平方向具有最大宽度，所述多个球状区沿着所述第一水平方向与所述多个颈部区交错。
15.根据权利要求14所述的三维存储器装置，其中所述最小宽度是所述竖直半导体通道中的一个的一对侧壁之间的横向分离距离。
16.根据权利要求14所述的三维存储器装置，其中所述最大宽度等于在绝缘条带与导电条带的所述交替堆叠之中的相邻对内的绝缘条带的相邻对侧壁之间的横向分离距离。
17.根据权利要求14所述的三维存储器装置，其中所述线型沟槽具有沿所述第一水平方向横向延伸并且沿所述第二水平方向间隔开的相应一对笔直侧壁。
18.根据权利要求17所述的三维存储器装置，其中所述多个颈部区和所述多个球状区中的每一个具有与所述线型沟槽的所述笔直侧壁的侧壁平行的相应一对笔直侧壁。
19.根据权利要求1所述的三维存储器装置，其中每个线型沟槽填充结构内的横向起伏宽度的横向起伏沿着所述第一水平方向是周期性的。
20.根据权利要求1所述的三维存储器装置，其中所述导电条带不包括穿过其中的任何孔。
21.一种形成三维存储器装置的方法，其包括：
在衬底上方形成绝缘条带与牺牲材料条带的交替堆叠和线型沟槽填充结构，其中所述交替堆叠沿着第一水平方向横向地延伸，且沿着第二水平方向由所述线型沟槽填充结构彼此横向地间隔开，且其中每一线型沟槽填充结构包括横向起伏的电介质轨道，其沿着所述第二水平方向具有横向起伏的宽度且沿着所述第一水平方向延伸；和一行处理中存储器堆叠结构，其位于所述横向起伏的电介质轨道的多个颈部区处且包括相应的处理中电荷存储层和处理中半导体通道，所述颈部区具有最小宽度；
通过相对于所述绝缘条带和所述处理中存储器堆叠结构选择性去除所述牺牲材料条带来形成背侧凹部；
在所述背侧凹部中的所述处理中电荷存储层的物理暴露表面上选择性地生长电荷存储材料，其中处理中电荷存储层与所述电荷存储材料的选择性生长部分的每一连续组合构成电荷存储层；以及
在所述背侧凹部中的每一个内形成隧穿电介质和导电条带。
22.根据权利要求21所述的方法，其进一步包括：
在衬底上方形成绝缘层与牺牲材料层的竖直交替序列；以及
形成沿着所述第一水平方向横向延伸穿过所述竖直交替序列的线型沟槽，
其中所述竖直交替序列的剩余部分包括绝缘条带与牺牲材料条带的所述交替堆叠。
23.根据权利要求22所述的方法，其进一步包括：
在所述线型沟槽的侧壁上形成处理中电荷存储材料层；
在所述处理中电荷存储材料层上形成阻挡电介质材料层；以及
在所述阻挡电介质材料层上形成所述处理中半导体通道。
24.根据权利要求23所述的方法，其进一步包括：
在形成所述处理中半导体通道之后，在所述线型沟槽的剩余体积中沉积牺牲线型沟槽填充材料；
形成包含上覆于所述牺牲线型沟槽填充材料的部分的开口阵列的图案化光致抗蚀剂层，其中绝缘条带与牺牲材料条带的所述交替堆叠的材料由所述图案化光致抗蚀剂层覆盖；
各向异性地蚀刻在所述光致抗蚀剂层中的所述开口阵列下面的所述牺牲线型填充材料的未掩蔽部分；以及
蚀刻所述处理中半导体通道、所述阻挡电介质材料层和所述处理中电荷存储材料层的部分，其中每一组连续的所述处理中半导体通道、所述阻挡电介质材料层和所述处理中电荷存储材料层的剩余部分构成所述处理中存储器堆叠结构中的相应一个。
25.根据权利要求24所述的方法，其进一步包括：
在形成所述处理中存储器堆叠结构之后，去除所述牺牲线型沟槽填充材料的剩余部分，其中具有横向起伏的宽度的连续线型腔形成于所述线型沟槽中的每一个内；以及
在每一连续线型腔中沉积并平坦化电介质材料，其中所述电介质材料的剩余部分构成所述横向起伏的电介质轨道。
26.根据权利要求22所述的方法，其进一步包括：
形成从所述衬底延伸到所述竖直交替序列内的最顶部层的阶梯式表面；以及
在所述阶梯式表面上方形成逆向阶梯式电介质材料部分，其中所述线型沟槽延伸穿过所述逆向阶梯式电介质材料部分；以及
在所述导电条带中的相应一个上形成触点通孔结构的二维阵列。
27.根据权利要求21所述的方法，其中：
选择性地生长的电荷存储材料和所述处理中电荷存储层包括氮化硅；
所述绝缘条带包括氧化硅；且
所述选择性地生长的电荷存储材料采用保形氮化硅沉积过程沉积在所述处理中电荷存储层的所述物理暴露表面上，而不生长在所述绝缘条带的表面上，相比氮化硅表面，所述沉积过程在氧化硅表面上提供更长的培育时间。
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