WO2020045845A1 - 2단자 상변화 메모리 소자 및 그 동작 방법 - Google Patents

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WO2020045845A1
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phase change
electrode
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change memory
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PCT/KR2019/009786
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송윤흡
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한양대학교 산학협력단
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Definitions

  • the following embodiments are related to a two-terminal phase change memory device and a method of operating the same, and a technology for a phase change memory device including a phase change memory cell in which a phase change layer used as a data storage and a selection device are integrally implemented. .
  • the 3D V-NAND memory currently implements the highest density, but the string height increases with the higher stages, and due to the process difficulty of forming the higher stages over 100 stages, the implementation of ultra high density will be limited. It is expected.
  • next-generation memory devices such as STT-MRAM, FeRAM, ReRAM, and PCRAM, which have superior power, data retention, and write / read characteristics than conventional memory devices, have been studied.
  • PCRAM (hereinafter, referred to as a phase change memory) has a crystal state of the phase change material layer as the heat caused by the current flow or the applied voltage difference between the first electrode and the second electrode is supplied to the phase change material layer.
  • a phase change memory By changing between crystalline and amorphous, low resistance when crystalline and high resistance when amorphous can exhibit binary values corresponding to respective resistance states (e.g., the crystalline state of the phase change material layer as crystalline The low state of resistance, the set state of binary value [0], and the crystalline state of the phase change layer, amorphous, the high state of resistance, the reset state of binary value [1].
  • phase change memory is manufactured at low cost and is actively researched as a next-generation semiconductor memory device because it can be operated at high speed, and is proposed as a structure that is implemented in various three-dimensional architectures to improve two-dimensional scaling limitations. have.
  • the conventional OTS used as a selection element in the phase change memory has a disadvantage in that it is difficult to realize high integration in scaling because it requires an intermediate electrode disposed between and in contact with the phase change material layer.
  • One embodiment proposes a phase change memory cell in which a selection device and a data storage are integrated and a phase change memory device using the same.
  • one embodiment includes an intermediate layer and an upper layer and a lower layer formed at both ends of the intermediate layer, such that at least one layer used as data storage among the intermediate layer, the upper layer, or the lower layer at a voltage applied through the upper and lower layers at both ends.
  • a phase change memory cell operating by changing a crystal state or conductivity of a material and a phase change memory device using the same are provided.
  • one embodiment provides a phase change memory cell and a phase using the same, which maintain an off state with a barrier-height in a normal state, while conducting through depletion during read operation to enable data reading.
  • a change memory device is proposed.
  • a PN diode is formed of a P type phase change layer and an N type semiconductor layer through a P type phase change layer and an N type semiconductor layer between the first electrode and the second electrode.
  • one embodiment proposes a phase change memory cell and a phase change memory device in which a function of the data storage and a function of the selection device are integrated by configuring the selection device in a structure including an intermediate layer used as a data storage.
  • one embodiment proposes a phase change memory device that blocks and prevents leakage current by forming an N-type semiconductor layer with a material having a low leakage current characteristic.
  • one embodiment proposes a phase change memory cell and a phase change memory device capable of solving a problem that it is difficult to deplete an intermediate layer in such an NPN structure.
  • one embodiment proposes a phase change memory cell and a phase change memory device that adaptively use any one of an intermediate layer, an upper layer, or a lower layer as a depletion layer based on the crystal state of the intermediate layer.
  • a phase change memory cell used in a phase change memory device including an upper electrode and a lower electrode may include an intermediate layer formed of a P or N type semiconductor material; And an upper layer and a lower layer formed at both ends of the intermediate layer with a semiconductor material different from the semiconductor material forming the intermediate layer among the P type or the N type, wherein the phase change memory cell is formed of an NPN or PNP structure. And selectively switch the voltage applied from the upper electrode and the lower electrode through the upper layer and the lower layer to at least one layer of a P type used as a data storage of the intermediate layer, the upper layer or the lower layer.
  • At least one layer of the P type used as a data storage of the intermediate layer, the upper layer or the lower layer, the conductivity of the crystal state or material is changed by the voltage applied through the upper layer and the lower layer Can be used as a data store.
  • the P-type intermediate layer is conductive as the P-type intermediate layer is depleted by the reverse bias of the NP in the NPN structure, the intermediate layer of the P type A read operation may be performed to read the crystal state or conductivity of the material.
  • the phase change memory cell when the phase change memory cell is formed in the PNP structure, the phase change memory cell is turned on when any one of the P type of the upper layer or the lower layer is depleted by a reverse bias of the NP in the PNP structure. Conducts a read operation for reading the crystal state or conductivity of the material of any one layer of the P type, or is conducted as the N type intermediate layer is depleted by a reverse bias of the PN, thereby A read operation may be performed to read the crystal state of the layer or the conductivity of the material.
  • a phase change memory cell used in a phase change memory device including an upper electrode and a lower electrode may include an intermediate layer formed of an N type or P type semiconductor material; And an upper layer and a lower layer formed at both ends of the intermediate layer with a semiconductor material different from the semiconductor material forming the intermediate layer among the N type and the P type, wherein the phase change memory cell has a PNP or NPN structure. And selectively switch the voltage applied from the upper electrode and the lower electrode through the upper layer and the lower layer to at least one layer of the N type used as a data storage of the intermediate layer, the upper layer or the lower layer.
  • At least one layer of the N type used as a data storage of the upper layer or the lower layer, the data storage as the conductivity of the crystal state or material is changed by the voltage applied through the upper layer and the lower layer can be used as
  • the upper layer or the conductive layer is conductive as the P-type intermediate layer is depleted by a reverse bias of the NP in the NPN structure.
  • a read operation may be performed to read the crystal state or conductivity of the material of any one of the N types of lower layers.
  • phase change memory cell when the phase change memory cell is formed in the PNP structure, conduction occurs when any one of the P type of the upper layer or the lower layer is depleted by the reverse bias of the NP in the PNP structure.
  • a read operation for reading the crystal state of the N-type intermediate layer or the conductivity of the material, or conducting as the N-type intermediate layer is depleted by a reverse bias of PN, thereby causing the A read operation may be performed to read the conductivity of the material.
  • a phase change memory cell used in a phase change memory device including an upper electrode and a lower electrode may include an intermediate layer formed of a P or N type semiconductor material; And an upper layer and a lower layer formed of metal at both ends of the intermediate layer, wherein the phase change memory cell selectively switches the voltage applied from the upper electrode and the lower electrode through the upper layer and the lower layer to the intermediate layer.
  • the intermediate layer is formed of a P type semiconductor material, the P through the Schottky barrier allows the work function of the metal forming the upper layer and the lower layer to be less than the work function of the semiconductor material forming the intermediate layer.
  • the conductive layer When the intermediate layer of the type is depleted, the conductive layer is turned on to perform a read operation for reading the crystal state or conductivity of the material of the intermediate layer of the P type, or when the intermediate layer is formed of an N type semiconductor material, the upper layer and the lower layer
  • the work function of the forming metal is larger than the work function of the semiconductor material forming the intermediate layer.
  • the N type interlayer depletes through a Schottky barrier to have a value, it conducts a read operation to read the crystal state or conductivity of the material of the N type interlayer.
  • the phase change memory device the first electrode; Second electrode; A P type phase change layer interposed between the first electrode and the second electrode and used as a data storage as a crystal state is changed by a voltage applied through the first electrode and the second electrode; And an N-type semiconductor layer disposed over the P-type phase change layer, wherein the P-type phase change layer and the N-type semiconductor layer form a PN diode and the P-type phase change.
  • the layer is characterized in that a Schottky diode is formed at the contact interface with the second electrode.
  • the phase change memory device characterized in that for implementing the bidirectional current drive using the PN diode and the Schottky diode.
  • the PN diode and the Schottky diode it is used as a selection device for selectively switching the voltage applied through the first electrode and the second electrode to the P-type phase change layer can do.
  • the P-type phase change layer is formed by doping nitrogen into a phase change material containing a transition metal to form a Schottky diode having a stable Schottky characteristic at a contact interface with the second electrode. It can be characterized by.
  • a phase change memory cell used in a phase change memory device including a first electrode and a second electrode may be interposed between the first electrode and the second electrode.
  • a P-type phase change layer used as a data storage as the crystal state is changed by a voltage applied through the second electrode;
  • an N-type semiconductor layer disposed over the P-type phase change layer, wherein the P-type phase change layer and the N-type semiconductor layer form a PN diode and the P-type phase change.
  • the layer is characterized in that a Schottky diode is formed at the contact interface with the second electrode.
  • a phase change memory having a highly integrated three-dimensional architecture, at least one first electrode extending in the horizontal direction and a second electrode extending in a direction perpendicular to the at least one first electrode; At least one used as a data store as a crystal state is changed by a voltage applied through the at least one first electrode and the second electrode while interposed between the at least one first electrode and the second electrode.
  • P type phase change layer and at least one N-type semiconductor layer interposed between the at least one first electrode and the second electrode while in contact with the at least one P-type phase change layer.
  • the phase change layer and the at least one N type semiconductor layer form a PN diode, and the at least one P type phase change layer form a Schottky diode at a contact interface with the second electrode. It is done.
  • the phase change memory device the first electrode; Second electrode; And a phase change memory cell interposed between the first electrode and the second electrode, wherein the phase change memory cell has a crystal state changed by a voltage applied through the first electrode and the second electrode.
  • P type intermediate layer used as data storage accordingly; And an upper layer and a lower layer formed at both ends of the intermediate layer with an N-type semiconductor material, and adaptively depletion any one of the intermediate layer, the upper layer, or the lower layer based on the crystal state of the intermediate layer. layer).
  • the phase change memory cell when the intermediate layer is a high resistance crystal state, using the intermediate layer as a depletion layer, when the intermediate layer is a low resistance crystal state of any one of the upper layer or the lower layer. It may be characterized by using as a depletion layer.
  • each of the upper layer and the lower layer is doped with an N-type dopant such that the intermediate layer has a higher amount of charge when the intermediate layer is in a high resistance crystal state and less than the amount of charge when the intermediate layer is in a low resistance crystal state. It may be characterized in that the concentration is adjusted.
  • the phase change memory cell is adaptively using any one of the intermediate layer, the upper layer or the lower layer as a depletion layer based on the NPN structure, the first electrode and the second electrode And selectively switching the voltage applied from the intermediate layer.
  • a phase change memory cell used in a phase change memory device including a first electrode and a second electrode may have a crystal state changed by a voltage applied through the first electrode and the second electrode.
  • the phase change memory having a three-dimensional architecture, at least one first electrode extending in the horizontal direction; A second electrode extending in a direction perpendicular to the at least one first electrode; And at least one phase change memory cell interposed between the at least one first electrode and the second electrode, wherein each of the at least one phase change memory cell comprises: the at least one first electrode and the second electrode; An intermediate layer of P type used as data storage as the crystal state is changed by a voltage applied through the electrode; And an upper layer and a lower layer formed at both ends of the intermediate layer with an N-type semiconductor material, and adaptively depletion any one of the intermediate layer, the upper layer, or the lower layer based on the crystal state of the intermediate layer. layer).
  • One embodiment may propose a phase change memory cell in which a selection device and a data storage are integrated, a phase change memory device using the same, and a phase change memory device using the same.
  • one embodiment includes an intermediate layer and an upper layer and a lower layer formed at both ends of the intermediate layer, such that at least one layer used as data storage among the intermediate layer, the upper layer, or the lower layer at a voltage applied through the upper and lower layers at both ends.
  • a phase change memory cell that operates by changing a crystal state or conductivity of a material and a phase change memory device using the same may be proposed.
  • one embodiment provides a phase change memory cell and a phase using the same, which maintain an off state with a barrier-height in a normal state, while conducting through depletion during read operation to enable data reading.
  • a changeable memory device can be proposed.
  • one embodiment can propose a phase change memory cell and a phase change memory device using the same, which are difficult to realize high integration in scaling with conventional OTS, and prevent and solve the problem of material reliability due to scaling. have.
  • a PN diode is formed of a P type phase change layer and an N type semiconductor layer through a P type phase change layer and an N type semiconductor layer between the first electrode and the second electrode.
  • a phase change memory cell and a phase change memory device in which a function of a data storage and a function of the selection device are integrated may be proposed by configuring a selection device in a structure including an intermediate layer used as a data storage. have.
  • one embodiment may propose a phase change memory device that blocks and prevents leakage current by forming an N-type semiconductor layer with a material having low leakage current characteristics.
  • one embodiment may propose a phase change memory cell and a phase change memory device capable of solving a problem that it is difficult to deplete an intermediate layer in such an NPN structure.
  • one embodiment may propose a phase change memory cell and a phase change memory device that adaptively use any one of an intermediate layer, an upper layer, or a lower layer as a depletion layer based on the crystal state of the intermediate layer.
  • FIG. 1 is a diagram illustrating a phase change memory device according to an exemplary embodiment.
  • FIGS. 2 to 3 are diagrams illustrating phase change memory cells according to at least one example embodiment.
  • 4 to 5 are diagrams for describing characteristics of a material forming a layer used as a data storage in a phase change memory cell, according to an exemplary embodiment.
  • 6 through 8 are diagrams for describing a read operation of a phase change memory cell, according to an exemplary embodiment.
  • FIGS. 9 through 10 are diagrams illustrating a phase change memory cell according to another exemplary embodiment.
  • 11 through 12 are diagrams illustrating a phase change memory cell according to another exemplary embodiment.
  • FIG. 13 is a diagram illustrating a phase change memory device according to an exemplary embodiment.
  • FIG. 14 is a diagram for describing bidirectional current driving of a phase change memory device according to an exemplary embodiment.
  • FIG. 15 illustrates an example in which a selection device is integrated with a phase change layer in a phase change memory device according to an exemplary embodiment.
  • 16 is a diagram illustrating characteristics of a Schottky diode formed in a phase change memory device according to example embodiments.
  • FIG. 17 illustrates a phase change memory implemented to have a three-dimensional architecture according to an embodiment.
  • FIG. 19 is a diagram illustrating a phase change memory device according to example embodiments.
  • FIG. 20 is a diagram for describing bidirectional current driving of a phase change memory device according to an exemplary embodiment.
  • FIG. 21 illustrates an example in which a selection device is integrated with a phase change layer in a phase change memory device according to an exemplary embodiment.
  • FIG. 22 illustrates a phase change memory implemented to have a three-dimensional architecture according to an embodiment.
  • FIG. 1 is a diagram illustrating a phase change memory device according to an exemplary embodiment
  • FIGS. 2 to 3 are diagrams illustrating a phase change memory cell according to an exemplary embodiment.
  • FIG. 2 is a view illustrating a phase change memory cell formed of an NPN structure in which a P-type intermediate layer is used as a data storage
  • FIG. 3 is formed of a PNP structure in which a P-type upper or lower layer is used as a data storage.
  • the phase change memory device 100 may include an upper electrode 110 and a lower electrode 120 formed of a conductive metal material such as W, TaN, TiN, or the like. It includes a phase change memory cell 130 disposed between.
  • the phase change memory cell 130 has an NPN structure including an intermediate layer 210 formed of a P type semiconductor material and an upper layer 220 and a lower layer 230 formed of an N type semiconductor material at both ends of the intermediate layer 210.
  • the selective element function to selectively switch the voltage applied from the upper electrode 110 and the lower electrode 120 through the upper layer 220 and the lower layer 230 to the intermediate layer 210 used as the data storage.
  • the crystal state of the intermediate layer 210 or the conductivity of the material (hereinafter, the conductivity refers to the conductivity of the material forming the intermediate layer 210) by the voltage applied through the upper layer 220 and the lower layer 230.
  • the data store's ability to represent and store data in binary values can be integrated.
  • the P-type semiconductor material forming the intermediate layer 210 is a phase change material that is changed between the crystalline state and the amorphous state by the voltage applied through the upper layer 220 and the lower layer 230, and in both the crystalline state and the amorphous state. It may be formed of a material having semiconductor characteristics.
  • the intermediate layer 210 may include Ge, Sb, or Te.
  • the phase change memory cell 130 is not turned off in the normal state Can be.
  • the P-type semiconductor material of the intermediate layer 210 has a band gap of 0.91 in a crystalline state and a band gap of 0.61 in an amorphous state with a Fermi level of 0.37 as shown in FIG. 5.
  • a material having a change in the Fermi level in the crystalline state and the amorphous state (a material having semiconductor properties), such as having a Fermi level of 0.06, such that the phase change memory cell 130 has a potential barrier in the normal state. It can be turned off by barrier-height while conducting data through depletion during read operation.
  • the intermediate layer 210 may satisfy a condition having a change in Fermi level, and may be chalcogenide material and / or transition metal material (Cr, Ti, or the like) such as GST, GCT, ST, CrGT, TiGT, or the like. Material including at least one of Ni, Zn, Cu, and / or Mo).
  • the upper layer 220 and the lower layer 230 may be formed of an N type semiconductor material that is different from the P type forming the intermediate layer 210, and may implement an NPN structure together with the intermediate layer 210.
  • N type semiconductor material a material containing at least one of In, Zn, or Ga (ZnO x- based material including AZO, ZTO, IZO, ITO, IGZO, or Ag-ZnO, etc.), 4 Group semiconductor materials or Group 3-5 compounds can be used.
  • the phase change memory cell 130 implemented with the NPN structure may include a reverse bias of the NP (for example, a reverse bias of the upper layer 220 and the middle layer 210 or a reverse bias of the lower layer 230 and the middle layer 210).
  • a reverse bias of the NP for example, a reverse bias of the upper layer 220 and the middle layer 210 or a reverse bias of the lower layer 230 and the middle layer 210.
  • the phase change memory cell 130 may include a crystal state or material of the intermediate layer 210. In reading the conductivity of, it may be based on a change in the resistance of the intermediate layer 210 or a change in the depletion time.
  • the phase change memory cell 130 detects a change in resistance depending on the crystal state of the intermediate layer 210 or the conductivity of the material after the P-type intermediate layer 210 is depleted, thereby reading out the intermediate layer 210. You can perform the operation. Referring to FIG. 6 for explaining a read operation based on a change in resistance, the P-type intermediate layer 210 has a high resistance 610 when the crystal state is amorphous and a low resistance 620 when the crystal state is crystalline. Therefore, the phase change memory cell 130 may perform a read operation by detecting a change in the resistance of the intermediate layer 210.
  • the phase change memory cell 130 detects a change in the depletion time due to a change in the Fermi level according to the crystal state of the P-type intermediate layer 210 or the conductivity of the material, thereby reading out the intermediate layer 210. You can perform the operation. Referring to FIG. 7 to FIG. 7 to describe the read operation based on the change in the depletion time, the intermediate layer 210 of the P type has a normal P-concentration when the crystal state is crystalline. Since it shows a strong P-concentration when it is amorphous, as shown in FIG. 8, the depletion time 810 when the crystal state is crystalline is shorter than the depletion time 820 when the crystal state is amorphous. . Accordingly, the phase change memory cell 130 may perform a read operation by detecting a change in the depletion time of the intermediate layer 210.
  • the phase change memory cell 130 implements an NPN structure including an upper layer 220, a P-type intermediate layer 210, and a lower layer 230 used as data storage, thereby providing a potential in a steady state. It can be turned off by barrier-height while conducting through depletion during read operations to enable data reading. Accordingly, the phase change memory cell 130 according to an embodiment may prevent and solve the disadvantage of difficult to implement high integration in scaling of the conventional OTS, and the problem of material reliability due to scaling.
  • the intermediate layer 210 is formed of a P-type semiconductor material, and the upper layer 220 and the lower layer 230 are formed of an N-type semiconductor material, but the present invention is not limited thereto or limited to the phase change memory cell 130. May be composed of an intermediate layer 210 formed of an N type semiconductor material, and an upper layer 220 and a lower layer 230 formed of a P type semiconductor material.
  • the phase change memory cell 130 includes an intermediate layer 310 formed of an N type semiconductor material and an upper layer 320 formed of a P type semiconductor material at both ends of the intermediate layer 310.
  • the upper layer 320 used as a data storage is a voltage applied from the upper electrode 110 and the lower electrode 120 through the upper layer 320 and the lower layer 330.
  • the crystallization state or conductivity of the material of the upper layer 320 or the lower layer 330 is changed by the function of the selection device selectively switching to the lower layer 330 and the voltage applied through the upper layer 320 and the lower layer 330. This allows you to integrate the data store's ability to represent and store data in binary.
  • the phase change memory cell 130 described above with reference to FIG. 3 is formed with a PNP structure using at least one of the upper layer 320 and the lower layer 330 as a data storage, with reference to FIG. 2.
  • the characteristics of the P-type semiconductor material forming the upper layer 320 and the lower layer 330 or the N-type semiconductor material forming the intermediate layer 310 are different from those of the phase change memory cell described above. Same as described above with reference.
  • the phase change memory cell 130 having a PNP structure may have a reverse bias of NP (for example, a reverse bias of the middle layer 310 and the upper layer 320 or a reverse bias of the middle layer 310 and the lower layer 330).
  • a reverse bias of NP for example, a reverse bias of the middle layer 310 and the upper layer 320 or a reverse bias of the middle layer 310 and the lower layer 330.
  • the conductive layer can read the crystal state or conductivity of the upper layer 320 or the lower layer 330 used as data storage.
  • the phase change memory cell 130 implemented in the PNP structure the reverse bias of the PN (for example, the reverse bias of the upper layer 320 / intermediate layer 310 or the reverse bias of the lower layer 330 / intermediate layer 310)
  • the conductive layer may be conductive to read the crystal state or conductivity of the upper layer 320 or the lower layer 330 used as the data storage.
  • phase change memory cell 130 embodied in the PNP structure also reads the crystal state or conductivity of the material of the upper layer 320 or the lower layer 330 used as the data storage, and the upper layer 320 used as the data storage. Alternatively, it may be based on a change in resistance of the lower layer 330 or a change in depletion time. Detailed description thereof has been described above with reference to FIGS. 6 to 8 and will be omitted.
  • phase change memory cell of the NPN structure described above with reference to FIG. 2 and the phase change memory cell of the PNP structure described above with reference to FIG. 3 use at least one layer formed of a P-type semiconductor material as a data store.
  • at least one layer formed of an N type semiconductor material may be used as the data storage. Detailed description thereof will be described with reference to FIGS. 9 to 10.
  • FIG. 9 through 10 are diagrams illustrating a phase change memory cell according to another exemplary embodiment.
  • FIG. 9 is a diagram illustrating a phase change memory cell having a PNP structure and having an N type intermediate layer used as a data storage
  • FIG. 10 is a NPN structure having an N type upper or lower layer used as a data storage.
  • the phase change memory cell 900 includes an intermediate layer 910 formed of an N type semiconductor material and an upper layer 920 and a lower layer 930 formed of a P type semiconductor material at both ends of the intermediate layer 910.
  • a voltage applied through the upper layer 920 and the lower layer 930 from the upper electrode (not shown) and the lower electrode (not shown) included in the phase change memory device is used as a data storage.
  • the function of the selection element to selectively switch to the intermediate layer 910 and the voltage applied through the upper layer 920 and the lower layer 930 and binary data as the crystal state of the intermediate layer 910 or the conductivity of the material is changed. Integrate the data store's ability to represent and store values.
  • the N type semiconductor material forming the intermediate layer 910 is a phase change material that is changed between the crystalline state and the amorphous state by the voltage applied through the upper layer 920 and the lower layer 930, and in both the crystalline state and the amorphous state. It may be formed of a material having semiconductor characteristics.
  • the N-type semiconductor material of the intermediate layer 910 is formed of a material having a change in Fermi level (material having semiconductor properties) in the crystalline state and the amorphous state
  • the phase change memory cell 900 may be turned off from the normal state to the barrier-height, and at the same time, it may be conducted through depletion during the read operation to read data.
  • the interlayer 910 is a material containing at least one of In, Zn, or Ga (AZO, ZTO, IZO, ITO, IGZO, or Ag-ZnO under the condition of satisfying a condition having a change in Fermi level). ZnO x- based materials, and the like), a Group 4 semiconductor material, or a Group 3-5 compound.
  • the upper layer 920 and the lower layer 930 may be formed of a P type semiconductor material different from the N type forming the intermediate layer 910, and may implement a PNP structure together with the intermediate layer 910.
  • P type semiconductor materials include at least one of chalcogenide materials and / or transition metal materials (Cr, Ti, Ni, Zn, Cu, and / or Mo, such as GST, GCT, ST, CrGT, TiGT, etc.). Material comprising) may be used.
  • the phase change memory cell 900 embodied in the PNP structure may include a reverse bias of the NP (for example, a reverse bias of the intermediate layer 910 / upper layer 920 or a reverse bias of the intermediate layer 910 / lower layer 930).
  • a reverse bias of the NP for example, a reverse bias of the intermediate layer 910 / upper layer 920 or a reverse bias of the intermediate layer 910 / lower layer 930.
  • the conductive layer can be conductive to read the crystal state or conductivity of the intermediate layer 910.
  • the phase change memory cell 900 implemented in the PNP structure the reverse bias of the PN (for example, the reverse bias of the upper layer 920 / intermediate layer 910 or the reverse bias of the lower layer 930 / intermediate layer 910) As the N type intermediate layer 910 is depleted, the conductive layer may conduct, thereby reading the crystal state or conductivity of the material of the intermediate layer 910.
  • the reverse bias of the PN for example, the reverse bias of the upper layer 920 / intermediate layer 910 or the reverse bias of the lower layer 930 / intermediate layer 910
  • the conductive layer may conduct, thereby reading the crystal state or conductivity of the material of the intermediate layer 910.
  • phase change memory cell 900 may be based on a change in the resistance of the intermediate layer 910 or a change in the depletion time in reading the crystal state of the intermediate layer 910 or the conductivity of the material. You can do
  • the phase change memory cell 900 may be depleted in the upper layer 920 or the lower layer 930 of the P type, or the conductivity of the crystal state or the material of the intermediate layer 910 after the N type of the intermediate layer 910 is depleted.
  • the read operation may be performed on the intermediate layer 910.
  • the phase change memory cell 900 detects a change in the depletion time due to a change in the Fermi level according to the crystal state of the N type intermediate layer 910 or the conductivity of the material, and thus reads the intermediate layer 910. You can perform the operation.
  • the phase change memory cell 900 implements a PNP structure including an upper layer 920, an N-type intermediate layer 910, and a lower layer 930, which are used as data storage, in a normal state. It can be turned off by a barrier-height, while conducting through depletion during read operations to enable data reading. Accordingly, the phase change memory cell 900 according to another embodiment may prevent and solve the disadvantage of difficult to implement high integration in scaling of the conventional OTS, and the problem of material reliability due to scaling.
  • the intermediate layer 910 is formed of an N type semiconductor material, and the upper layer 920 and the lower layer 930 are formed of a P type semiconductor material, but the present invention is not limited thereto, and the phase change memory cell 900 is not limited thereto.
  • the phase change memory cell 1000 includes an intermediate layer 1010 formed of a P type semiconductor material and an upper layer 1020 formed of an N type semiconductor material at both ends of the intermediate layer 1010.
  • Selective element for selectively switching the voltage applied through the upper layer 1020 and the lower layer 1030 to the upper layer 1020 or lower layer 1030 used as data storage by forming an NPN structure including a lower layer 1030 and a lower layer 1030.
  • Data storage for representing and storing data as binary values as the crystal state of the upper layer 1020 or the lower layer 1030 or the conductivity of the material is changed by the voltage applied through the upper layer 1020 and the lower layer 1030. Can integrate the function of.
  • the phase change memory cell 1000 described above with reference to FIG. 10 is formed with an NPN structure using at least one of the upper layer 1020 or the lower layer 1030 as a data storage, with reference to FIG. 9.
  • the characteristics of the N type semiconductor material forming the upper layer 1020 and the lower layer 1030 or the characteristics of the P type semiconductor material forming the intermediate layer 1010 are different from those of the phase change memory cell described above. Same as described above with reference.
  • the phase change memory cell 1000 implemented in the NPN structure may include a reverse bias of the NP (for example, a reverse bias of the upper layer 1020 and the middle layer 1010 or a reverse bias of the lower layer 1030 and the middle layer 1010).
  • a reverse bias of the NP for example, a reverse bias of the upper layer 1020 and the middle layer 1010 or a reverse bias of the lower layer 1030 and the middle layer 1010.
  • the conductive layer can be conductive to read the crystal state or conductivity of the material of the upper layer 1020 or the lower layer 1030 used as data storage.
  • phase change memory cell 1000 implemented in the NPN structure also reads the crystal state or conductivity of the material of the upper layer 1020 or the lower layer 1030 used as the data storage, and thus the upper layer 1020 used as the data storage. Alternatively, it may be based on a change in resistance of the lower layer 1030 or a change in depletion time. Detailed description thereof has been described above with reference to FIGS. 6 to 8 and will be omitted.
  • FIG. 9 is a view illustrating a phase change memory cell including an upper layer and a lower layer formed of a metal, and an intermediate layer formed of a P type semiconductor material
  • FIG. 10 illustrates an upper layer and a lower layer formed of a metal, and an N type.
  • a phase change memory cell including an intermediate layer formed of a semiconductor material is shown.
  • phase change memory cell 1100 in the phase change memory cell 1100 according to another exemplary embodiment, a selection device and a data storage are integrated in a phase change memory device including an upper electrode (not shown) and a lower electrode (not shown). Used as a component.
  • the phase change memory cell 1100 is formed of metal (eg, Cr, Ti, Ni, Zn, Cu, and / or Mo) at both ends of the intermediate layer 1110 and the intermediate layer 1110 formed of a P-type semiconductor material.
  • metal eg, Cr, Ti, Ni, Zn, Cu, and / or Mo
  • the function of the selection device to selectively switch the applied voltage to the intermediate layer 1110 used as data storage, and the crystal state or material of the intermediate layer 1110 by the voltage applied through the upper layer 1120 and the lower layer 1130.
  • the data store's ability to represent and store data in binary values can be integrated.
  • the P-type semiconductor material forming the intermediate layer 210 is a phase change material that is changed between the crystalline state and the amorphous state by the voltage applied through the upper layer 220 and the lower layer 230, and in both the crystalline state and the amorphous state. It may be formed of a material having semiconductor characteristics.
  • the P-type semiconductor material of the intermediate layer 1110 is formed of a material having a Fermi level change (a material having semiconductor properties) in the crystalline state and the amorphous state, thereby making the phase change memory cell 1100 ) Can be turned off from the steady state to the barrier-height, while conducting through depletion during read operation to read data.
  • the intermediate layer 1110 may be a chalcogenide material and / or transition metal material such as GST, GCT, ST, CrGT, TiGT, and / or transition metal materials (Cr, Ti, or the like) that satisfy conditions having a change in Fermi level. Material including at least one of Ni, Zn, Cu, and / or Mo).
  • the phase change memory cell 1100 has a Schottky barrier such that the work function of the metal forming the upper layer 1120 and the lower layer 1130 is smaller than the work function of the semiconductor material forming the intermediate layer 1110.
  • the P type intermediate layer 1110 may be turned on to perform a read operation of reading the crystal state or conductivity of the P type intermediate layer 1110.
  • a work function of the metal forming the upper layer 1120 and the lower layer 1130 is provided as the P-type semiconductor material forming the intermediate layer 1110 and the metal forming the upper layer 1120 and the lower layer 1130, respectively.
  • Various materials may be used to satisfy the condition of having a value less than the work function of the semiconductor material forming the intermediate layer 1110.
  • phase change memory cell 1100 may read the crystal state of the intermediate layer 1110 or the conductivity of the material, based on a change in resistance of the intermediate layer 1110 or a change in depletion time. Detailed description thereof has been described above with reference to FIGS. 6 to 8 and will be omitted.
  • a phase change memory cell 1200 may include an intermediate layer 1210 formed of an N type semiconductor material and an upper layer formed of metal at both ends of the intermediate layer 1210.
  • an intermediate layer used as a data storage is a voltage applied from the upper electrode and the lower electrode through the upper layer 1220 and the lower layer 1230.
  • the data is represented as a binary value as a function of a selection device for selectively switching to 1210 and the crystal state of the intermediate layer 1210 or the conductivity of the material are changed by voltages applied through the upper layer 1220 and the lower layer 1230. You can integrate the functions of the data store to store.
  • phase change memory cell 1200 described above with reference to FIG. 12 is formed of an N type semiconductor material, the phase change memory cell 1200 is different from the phase change memory cell described above with reference to FIG. 11.
  • the characteristics of the metal forming the 1220 and the lower layer 1230 are the same as described above with reference to FIG.
  • the N-type material forming the intermediate layer 1210 is a phase change material that is changed between the crystalline state and the amorphous state by the voltage applied through the upper layer 1220 and the lower layer 1230, and is a semiconductor in both the crystalline state and the amorphous state. It may be formed of a material having properties.
  • the N-type semiconductor material of the intermediate layer 1210 is formed of a material having a Fermi level change (a material having semiconductor characteristics) in the crystalline state and the amorphous state, thereby making the phase change memory cell 1200 ) Can be turned off from the steady state to the barrier-height, while conducting through depletion during read operation to read data.
  • the interlayer 1210 may include a material including at least one of In, Zn, or Ga (AZO, ZTO, IZO, ITO, IGZO, or Ag-ZnO, which satisfies a condition having a change in a Fermi level. ZnO x- based materials, and the like), a Group 4 semiconductor material, or a Group 3-5 compound.
  • the phase change memory cell 1200 may include a Schottky barrier such that the work function of the metal forming the upper layer 1120 and the lower layer 1130 has a larger value than the work function of the semiconductor material forming the intermediate layer 1210.
  • the N type intermediate layer 1210 may be turned on to perform a read operation of reading the crystal state or conductivity of the N type intermediate layer 1210.
  • the work function of the metal forming the upper layer 1220 and the lower layer 1230 is provided as the N-type semiconductor material forming the intermediate layer 1210 and the metal forming the upper layer 1220 and the lower layer 1230, respectively.
  • the work function of the metal forming the upper layer 1220 and the lower layer 1230 is provided.
  • Various materials may be used to satisfy the condition of having a value larger than the work function of the semiconductor material forming the intermediate layer 1210.
  • phase change memory cell 1200 may be based on a change in the resistance of the intermediate layer 1210 or a change in depletion time in reading the crystal state or conductivity of the material of the intermediate layer 1210. Detailed description thereof has been described above with reference to FIGS. 6 to 8 and will be omitted.
  • FIG. 13 is a diagram illustrating a phase change memory device according to an exemplary embodiment
  • FIG. 14 is a diagram illustrating a bidirectional current driving of a phase change memory device according to an embodiment.
  • FIG. 16 is a view illustrating an implementation of a selection device integrated with a phase change layer in a phase change memory device
  • FIG. 16 is a view for explaining characteristics of a Schottky diode formed in a phase change memory device according to an exemplary embodiment. .
  • the phase change memory device 1300 may include a first electrode 1310 and a second electrode 1320 formed of a conductive metal material such as W, TaN, TiN, or the like. And a phase change memory cell 1330 interposed therebetween.
  • the phase change memory cell 1330 includes a P-type phase change layer 1331 used as a data storage as a crystal state is changed by voltages applied through the first electrode 1310 and the second electrode 1320, and It has a structure including an N type semiconductor layer 1332 disposed on the P type phase change layer 131.
  • the P type phase change layer 1331 and the N type semiconductor layer 1332 form a PN diode, and the P type phase change layer 1331 is shorted at the contact interface with the second electrode 1320.
  • a key diode is formed, and the phase change memory cell 1330 may implement bidirectional current driving as shown in FIG. 14 using the formed PN diode and the Schottky diode.
  • the PN diode and the Schottky diode may be used as a selection device for selectively switching a voltage applied through the first electrode 1310 and the second electrode 1320 to a P type phase change layer.
  • the phase change memory cell 1330 implements a PN diode and a Schottky diode acting as a selection element based on a P type phase change layer 1331 used as a data storage, thereby providing a function of data storage (first electrode). 1310 and the function of representing data in the crystal state of the P-type phase change layer 1331 changed by the voltage applied through the second electrode 1320 and the function of the selection element (the first electrode 1310 and A function of selectively switching the voltage applied through the second electrode 1320 to the P-type phase change layer 1331). That is, the P-type phase change layer 1331 may perform a function of data storage in the phase change memory cell 1330 and form a PN diode and a Schottky diode as shown in FIG. 15 to perform a function of a selection device. have.
  • the phase change memory cell 1330 integrally implements the phase change layer 1331 and the selection device as described above, and thus, it is difficult to realize high integration in scaling of conventional OTS, and to prevent problems of material reliability due to scaling. I can solve it.
  • the P type phase change layer 1331 is composed of a phase change material whose crystal state is changed between a crystalline state and an amorphous state by a voltage applied through the first electrode 1310 and the second electrode 1320,
  • the phase change material (high resistance when crystalline and low resistance when amorphous) is not a phase change material (low resistance when crystalline and high resistance when amorphous). It is characterized by having.
  • having high resistance when the crystalline state is crystalline means that having a relatively high resistance based on the resistance that is obtained when the crystalline state is amorphous, and having low resistance when the crystalline state is amorphous, It means that the resistance is relatively low based on the resistance that is obtained when the crystal state is crystalline.
  • the P-type phase change layer 1331 may be formed by doping nitrogen into a phase change material containing a transition metal to form a Schottky diode having stable Schottky characteristics at a contact interface with the second electrode 1320.
  • a phase change material containing a transition metal to form a Schottky diode having stable Schottky characteristics at a contact interface with the second electrode 1320.
  • at least one of Ge, Sb, or Te may be used as the phase change material
  • at least one of Cr, Ti, Ni, Zn, Cu, or Mo may be used as the transition metal.
  • the composition ratio in which the transition metal is contained in the phase change material may be adjusted to maximize the resistance ratio between when the crystal state of the phase change layer 1331 is crystalline and when it is amorphous.
  • a composition ratio in which a transition metal such as Cr (or Ti, Ni, Zn, Cu, Mo, etc.) is contained in a phase change material such as Ge and Te is determined when the crystal state of the phase change layer 1331 is crystalline. It can be adjusted to have a weight percentage of less than 10% based on Ge and Te to maximize the resistance ratio between and when amorphous.
  • the concentration of nitrogen doping in the phase change material containing the transition metal forms a Schottky diode in which the P type phase change layer 1331 has a stable Schottky characteristic at the contact interface with the second electrode 1320. Can be adjusted.
  • the phase change memory cell 1330 is formed by doping nitrogen into a phase change material containing transition metal to form a P type phase change layer 1331, and thus, the P type phase change layer 1331 and the P type phase change layer 1331 are formed as shown in FIG. 16.
  • the Schottky diode formed at the contact interface between the two electrodes 1320 may have a stable Schottky characteristic to implement the same performance as the PN diode.
  • the N-type semiconductor layer 1332 is formed of an N-type oxide semiconductor material, a Group 4 semiconductor material, or a Group 3-5 compound including at least one cation of Zn, In, or Ga having low leakage current characteristics. Excellent leakage current characteristics can be achieved with a wide band gap.
  • ZnO x based materials having low leakage current characteristics may be used as the N type oxide semiconductor material, and at least one of AZO, ZTO, IZO, ITO, IGZO, or Ag-ZnO may be used as the ZnO x based materials. Can be used.
  • the phase change memory cell 1330 is used as a data storage by forming a PN diode and a Schottky diode based on the P type phase change layer 1331 and the N type semiconductor layer 1332.
  • the phase change layer 1331 and the selection device may be integrated, and bidirectional current driving may be implemented. Accordingly, the phase change memory cell 1330 may prevent and solve the disadvantage of difficulty of implementing high integration in scaling of the conventional OTS, and the problem of material reliability due to scaling.
  • phase change memory cell 1330 may block and prevent the leakage current by forming the N type semiconductor layer 1332 made of a material having a low leakage current characteristic.
  • phase change memory cell 1330 may be applied to the phase change memory device 1300 including the phase change memory cell 1330 as it is. Accordingly, the phase change memory device 1300 according to an embodiment also implements bidirectional current driving while simultaneously implementing the phase change layer 1331 and the selection device, which are used as data storage, and are highly integrated in scaling of the conventional OTS. It is possible to prevent and solve the disadvantages of difficult implementation of the figure, and the problem of material reliability due to scaling, and by forming the N type semiconductor layer 1332 with a material having low leakage current characteristics, the leakage current can be blocked and prevented. have.
  • phase change memory cell 1330 and the phase change memory device 1300 including the same have been described in a simplified structure, but may be implemented to have a highly integrated three-dimensional architecture. Detailed description thereof will be described below.
  • FIG. 17 illustrates a phase change memory implemented to have a three-dimensional architecture according to an embodiment.
  • the phase change memory 1700 may include at least one first electrode 1710 extending in a horizontal direction and a second electrode 1720 extending in a vertical direction with respect to the at least one first electrode 1710. And at least one phase change memory cell 1730 interposed between the at least one first electrode 1710 and the second electrode 1720.
  • At least one phase change memory cell 1730 corresponds to the phase change memory cell described above with reference to FIGS. 13 to 16. That is, each of the at least one phase change memory cell 1730 is interposed between the at least one first electrode 1710 and the second electrode 1720, and the at least one first electrode 1710 and the second electrode.
  • At least one P type phase change layer 1731 and at least one P-type phase change layer 1731 used as data storage as the crystal state is changed by a voltage applied through 1720, At least one P type phase change layer 1731 and at least one by including at least one N type semiconductor layer 1732 interposed between the at least one first electrode 1710 and the second electrode 1720.
  • the N-type semiconductor layer 1732 forms a PN diode
  • the at least one P-type phase change layer 1731 forms a Schottky diode at a contact interface with the second electrode 1720.
  • each of the at least one phase change memory cell 1730 composed of at least one P type phase change layer 1731 and at least one N type semiconductor layer 1732 is described with reference to FIGS. 13 through 16. Since it has been described, it will be omitted.
  • the conventional NPN structure uses the intermediate layer 1811 as a depletion layer in both the case where the P-type intermediate layer 1811 is in the high resistance crystal state 1810 and the low resistance in the crystal state 1820. Will be used.
  • the conventional NPN structure has a problem that depletion is difficult due to high hole concentration when the intermediate layer 1811 is in a low resistance crystal state (1820).
  • FIG. 19 is a diagram illustrating a phase change memory device according to an exemplary embodiment
  • FIG. 20 is a diagram illustrating a bidirectional current driving of a phase change memory device according to an exemplary embodiment.
  • the selection element is implemented integrally with the phase change layer.
  • a phase change memory device 1900 may include a first electrode 1910 and a second electrode 1920 formed of a conductive metal material such as W, TaN, TiN, or the like. And a phase change memory cell 1930 interposed therebetween.
  • the phase change memory cell 1930 has a structure including a P type intermediate layer 1931, an N type upper layer 1932, and a lower layer 1933. Accordingly, the phase change memory cell 1930 may implement bidirectional current driving by forming bidirectional PN diodes 2010 and 2020 through the NPN structure as shown in FIG. 19. For example, the phase change memory cell 1930 forms the first PN diode 2010 in the first direction in the intermediate layer 1931 and the upper layer 1932, as shown in FIG. 20, and the intermediate layer 1931 and the lower layer 1933. By forming the second PN diode 2020 in the second direction opposite to the first direction, the bidirectional current driving in the first direction and the second direction can be realized.
  • the bidirectional PN diodes 2010 and 2020 may be configured to adaptively use any one of the intermediate layer 1931, the upper layer 1932, or the lower layer 1933 as a depletion layer, as described below.
  • the voltage applied through the 1910 and the second electrode 1920 may be used as a selection device for selectively switching the P-type intermediate layer 1931.
  • the phase change memory cell 1930 implements bidirectional PN diodes 2010 and 2020 acting as selection elements based on the P type intermediate layer 2031 used as the data storage, thereby providing a function of data storage (first The function of representing data in the crystal state of the intermediate layer 1931 changed by the voltage applied through the electrode 1910 and the second electrode 1920 and the function of the selection element (the first electrode 1910 and the second electrode ( A function of selectively switching the voltage applied through the 1920 to the intermediate layer 1931). That is, the P-type intermediate layer 1931 may perform a function of data storage in the phase change memory cell 1930 and form bidirectional diodes 2010 and 2020 as shown in FIG. 21 to perform a function of a selection device. have.
  • phase change memory cell 1930 is integrated with the intermediate layer 1931 and the selection device used as data storage, it is difficult to realize high integration in scaling of the conventional OTS, and problems of material reliability due to scaling. Can be prevented and solved.
  • the P type intermediate layer 1931 is used as a data storage as the crystal state is changed by voltages applied through the first electrode 1910 and the second electrode 1920. That is, the intermediate layer 1931 refers to a phase change layer in which a crystalline state is changed between a crystalline state and an amorphous state by voltages applied through the first electrode 1910 and the second electrode 1920.
  • Material having general phase change characteristics (low resistance when crystalline and high resistance when amorphous) or material having reverse phase change characteristics (high resistance when crystalline and low resistance when amorphous) Can be used.
  • having high resistance when the crystalline state is crystalline means that having a relatively high resistance based on the resistance that is obtained when the crystalline state is amorphous, and having low resistance when the crystalline state is amorphous, It means that the resistance is relatively low based on the resistance that is obtained when the crystal state is crystalline.
  • the intermediate layer 1931 may be formed by containing a transition metal in a phase change material to have reverse phase change characteristics.
  • a transition metal in a phase change material to have reverse phase change characteristics.
  • at least one of Ge, Sb, or Te may be used as the phase change material
  • at least one of Cr, Ti, Ni, Zn, Cu, or Mo may be used as the transition metal.
  • the composition ratio in which the transition metal is contained in the phase change material may be adjusted to maximize the resistance ratio between when the crystalline state of the intermediate layer 1931 is crystalline and when it is amorphous.
  • a composition ratio in which a transition metal such as Cr (or Ti, Ni, Zn, Cu, Mo, etc.) is contained in a phase change material such as Ge and Te is amorphous when the crystalline state of the intermediate layer 231 is crystalline. It can be adjusted to have a weight percentage of less than 10% based on Ge and Te to maximize the resistance ratio between.
  • each of the upper layer 1932 and the lower layer 1933 is formed of an N-type semiconductor material including at least one of Zn, In, or Ga, a Group 4 semiconductor material, or a Group 3-5 compound having low leakage current characteristics.
  • a semiconductor material of N-type may be used a material of ZnO x series, the material of the ZnO x sequence may comprise at least one of AZO, ZTO, IZO, ITO, IGZO, or Ag-ZnO.
  • each of the upper layer 1932 and the lower layer 1933 is greater than the amount of charge when the intermediate layer 1931 is in the high resistance crystal state (1940) and is greater than the amount of charge when the intermediate layer 1931 is in the low resistance crystal state (1950).
  • the concentration at which the N-type dopant is doped may be adjusted to have a small amount of charge. Therefore, when the intermediate layer 1931 is in a high resistance crystal state (1940) as shown in FIG. 19, the charge amount of the intermediate layer 1931 is relatively smaller than that of the upper layer 1932 and the lower layer 1933. ) Is depleted and can be used as a depletion layer.
  • the charge amount of the upper layer 1932 and the lower layer 1933 is relatively smaller than that of the intermediate layer 1931, so that the upper layer 1932
  • any one of the lower layers 1933 may be depleted and used as a depletion layer.
  • the upper layer 1932 is depleted and used as the depletion layer in the figure, the present invention is not limited thereto, but the lower layer 1933 may be depleted and used as the depletion layer.
  • the amount of charge is greater than the charge amount when the intermediate layer 1931 is in the high resistance crystal state (1940) and the amount of charge when the intermediate layer 1931 is in the low resistance crystal state (1950).
  • the concentration of the doped N-type dopant is adjusted to have a small amount of charge, thereby adapting any one of the intermediate layer 1931, the upper layer 1932, or the lower layer 1933 based on the crystal state (resistance state) of the intermediate layer 1931. As a depletion layer.
  • the phase change memory cell 1930 adapts any one of the intermediate layer 1931, the upper layer 1932, or the lower layer 1933 based on the crystal state (resistance state) of the intermediate layer 1931.
  • the depletion layer By using the depletion layer, the problem that the phase change memory cell of the conventional NPN structure using only the intermediate layer as the depletion layer (which is difficult to deplete due to the high hole concentration when the intermediate layer is a low resistance crystal state) can be solved. Can be.
  • At least one tunneling thin film (not shown) is disposed in at least one of the region between the upper layer 1932 and the intermediate layer 1931 or the region between the lower layer 1933 and the intermediate layer 1931. May be The at least one tunneling thin film may reduce leakage current in the intermediate layer 1931 or prevent intermixing between the P type dopant and the N type dopant.
  • the at least one tunneling thin film may be formed of a material and a thickness to reduce the leakage current or prevent intermixing between the P type dopant and the N type dopant while simultaneously flowing the tunneling current.
  • the at least one tunneling thin film has a high resistance that includes a material (eg, at least one of SiO 2 , Si 3 N 4 , SiON, or AlO x) that minimizes leakage current under the premise that tunneling current may flow. Material).
  • the thickness of the at least one tunneling thin film may be adjusted based on a target value for reducing leakage current or a target value for preventing intermixing between the P type dopant and the N type dopant.
  • the at least one tunneling thin film may be formed to a thick thickness to reduce the leakage current to a target value under the premise that the tunneling current may flow.
  • the phase change memory cell 1930 has a structure including at least one tunneling thin film, thereby significantly reducing leakage current in the intermediate layer 1931, and between the P type dopant and the N type dopant. Intermixing can be prevented. Furthermore, as described above, a material having low leakage current characteristics as the material forming the upper layer 1932 and the lower layer 1933 further reduces leakage current and prevents intermixing between the P type dopant and the N type dopant. Can be.
  • phase change memory cell 1930 may be applied to the phase change memory device 1900 including the phase change memory cell 1930 as it is.
  • the phase change memory device 1900 may also have the advantages of the phase change memory cell 230 described.
  • phase change memory cell 1930 and the phase change memory device 1900 including the same have been described in a simplified structure, but may be implemented to have a highly integrated three-dimensional architecture. Detailed description thereof will be described with reference to FIG. 22.
  • FIG. 22 illustrates a phase change memory implemented to have a three-dimensional architecture according to an embodiment.
  • the phase change memory refers to a memory having a three-dimensional architecture in which a plurality of phase change memory elements described above with reference to FIGS. 19 to 21 are implemented and combined.
  • the phase change memory 2200 may include at least one first electrode 2210 extending in a horizontal direction and a second electrode 2220 extending in a direction perpendicular to the at least one first electrode 2210. And at least one phase change memory cell 2230 interposed between the at least one first electrode 2210 and the second electrode 2220.
  • At least one phase change memory cell 2230 corresponds to the phase change memory cell described above with reference to FIGS. 19 to 21. That is, each of the at least one phase change memory cell 2230 is used as a data storage as the crystal state is changed by a voltage applied through the at least one first electrode 2210 and the second electrode 2220. And an upper layer 2232 and a lower layer 2233 formed at both ends of the intermediate layer 2231 using an intermediate type layer 2231 and an N type semiconductor material.
  • each of the phase change memory cells 2230 is one of the intermediate layer 2231, the upper layer 2232, or the lower layer 2233 based on the crystal state of the intermediate layer 2231 as described above with reference to FIGS. 19 to 21. It is characterized in that either layer is adaptively used as a depletion layer.
  • each of the at least one phase change memory cell 2230 corresponds to the phase change memory cell described above with reference to FIGS. 19 to 21, and the bidirectional current driving of the phase change memory cell described above with reference to FIGS.
  • Characteristics a characteristic integrating the function of the data storage function and the selection element, the adaptive use of any one of the intermediate layer 2231, the upper layer 2232, or the lower layer 2233 as a depletion layer, to reduce the leakage current The characteristic may be equally applied to each of the at least one phase change memory cell 2230. Detailed description thereof has been described with reference to FIGS. 19 to 21 and will be omitted.

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Abstract

2단자 상변화 메모리 소자 및 그 동작 방법이 개시된다. 일 실시예에 따르면, 상변화 메모리 소자에서 사용되는 상변화 메모리 셀은, P 타입 또는 N 타입의 반도체 물질로 형성되는 중간층; 및 상기 P 타입 또는 상기 N 타입 중 상기 중간층을 형성하는 반도체 물질과 다른 타입의 반도체 물질로 상기 중간층의 양단에 형성되는 상부층과 하부층을 포함하고, NPN 또는 PNP 구조로 형성되어, 상기 상부 전극 및 상기 하부 전극으로부터 상기 상부층 및 상기 하부층을 통해 인가되는 전압을 상기 중간층, 상기 상부층 또는 상기 하부층 중 데이터 저장소로 사용되는 P 타입의 적어도 하나의 층에 선택적으로 스위칭함을 특징으로 한다.

Description

2단자 상변화 메모리 소자 및 그 동작 방법
아래의 실시예들은 2단자 상변화 메모리 소자 및 그 동작 방법에 관한 것으로, 데이터 저장소로 사용되는 상변화층과 선택소자가 일체형으로 구현된 상변화 메모리 셀을 포함하는 상변화 메모리 소자에 대한 기술이다.
IT 기술의 급격한 발전에 따라 대용량의 정보를 무선으로 처리하는 휴대 정보 통신 시스템 및 기기의 개발에 적합한 초고속, 대용량 및 고집적 등의 특성을 갖는 차세대 메모리 장치가 요구되고 있다. 이에, 3차원 V-NAND 메모리가 현재 최고 집적도를 구현하고 있으나, 고단으로 갈수록 String Height가 증가되며, 100단 이상의 고단을 형성하기 위한 공정적 어려움으로 인해 초 고집적도의 구현에 한계를 갖게 될 것으로 예상되고 있다.
이를 대체하기 위하여, 일반적인 메모리 장치에 비해 전력, 데이터의 유지 및 기록/판독 특성이 우수한 STT-MRAM, FeRAM, ReRAM 및 PCRAM 등의 차세대 메모리 소자들이 연구되고 있다.
이 중 PCRAM(이하, 상변화 메모리)은 제1 전극 및 제2 전극 사이의 전류 흐름 또는 인가되는 전압 차에 의해 야기되는 열이 상변화 물질층으로 공급됨에 따라, 상변화 물질층의 결정 상태가 결정질 및 비결정질 사이에서 변화되어, 결정질일 때 저 저항성을 갖고 비결정질일 때 고 저항성을 갖게 됨으로써, 각각의 저항 상태에 대응하는 이진 값을 나타낼 수 있다(예컨대, 상변화 물질층의 결정 상태가 결정질로 저 저항성을 갖는 경우, 이진 값 [0]의 셋 상태를 나타내고, 상 변화층의 결정 상태가 비결정질로 고 저항성을 갖는 경우, 이진 값 [1]의 리셋 상태를 나타냄).
이러한, 상변화 메모리는 저렴한 비용으로 제조되며, 고속 동작이 가능하므로 차세대 반도체 메모리 장치로 활발히 연구되고 있으며, 2차원상 스케일링(Scaling) 한계를 개선하기 위하여 다양한 3차원 아키텍처로 구현되는 구조로 제안되고 있다.
그러나, 상변화 메모리에서 선택소자로 사용되는 종래의 OTS는 상변화 물질층과 맞닿는 사이에 배치되는 중간 전극을 요구하기 때문에 스케일링에서 고집적도를 구현하기 힘든 단점을 가지며, 스케일링에 따른 물질 신뢰성의 문제점을 갖게 된다.
이에, 종래의 OTS를 대체할 선택소자의 개발이 요구되고 있다.
일 실시예들은 선택소자와 데이터 저장소가 일체형으로 구현된 상변화 메모리 셀 및 이를 사용하는 상변화 메모리 소자를 제안한다.
보다 상세하게, 일 실시예들은 중간층 및 상기 중간층의 양단에 형성되는 상부층과 하부층을 포함함으로써, 양단의 상부층과 하부층을 통해 인가되는 전압으로 중간층, 상부층 또는 하부층 중 데이터 저장소로 사용되는 적어도 하나의 층의 결정 상태 또는 물질의 전도성을 변화시켜 동작하는 상변화 메모리 셀 및 이를 사용하는 상변화 메모리 소자를 제안한다.
특히, 일 실시예들은 정상 상태에서 전위 장벽(Barrier-height)으로 오프 상태를 유지하는 동시에, 판독 동작 시 공핍(Depletion)을 통해 도통되어 데이터 판독을 가능하게 하는 상변화 메모리 셀 및 이를 사용하는 상변화 메모리 소자를 제안한다.
또한, 일 실시예들은 제1 전극 및 제2 전극 사이에 P 타입의 상변화층 및 N 타입의 반도체층을 개재하여, P 타입의 상변화층과 N 타입의 반도체층으로 PN 다이오드를 형성하고, P 타입의 상변화층과 제2 전극의 접촉 계면에서 쇼트키 다이오드를 형성함으로써, 데이터 저장소로 사용되는 상변화층과 선택 소자를 일체형으로 구현하는 동시에, 양방향 전류 구동을 구현하는 상변화 메모리 소자를 제안한다.
즉, 일 실시예들은 데이터 저장소로 사용되는 중간층을 포함하는 구조로 선택 소자를 구성함으로써, 데이터 저장소의 기능과 선택 소자의 기능이 일체화된, 상변화 메모리 셀 및 상변화 메모리 소자를 제안한다.
이 때, 일 실시예들은 N 타입의 반도체층을 낮은 누설 전류 특성을 갖는 물질로 형성함으로써, 누설 전류를 차단 및 방지하는 상변화 메모리 소자를 제안한다.
또한, 일 실시예들은 이러한 NPN 구조에서 중간층의 공핍화가 어려운 문제점을 해결할 수 있는 상변화 메모리 셀 및 상변화 메모리 소자를 제안한다.
보다 상세하게, 일 실시예들은 중간층의 결정 상태에 기초하여 중간층, 상부층 또는 하부층 중 어느 하나의 층을 적응적으로 공핍층으로 사용하는 상변화 메모리 셀 및 상변화 메모리 소자를 제안한다.
일 실시예에 따르면, 상부 전극 및 하부 전극을 포함하는 상변화 메모리 소자에서 사용되는 상변화 메모리 셀은, P 타입 또는 N 타입의 반도체 물질로 형성되는 중간층; 및 상기 P 타입 또는 상기 N 타입 중 상기 중간층을 형성하는 반도체 물질과 다른 타입의 반도체 물질로 상기 중간층의 양단에 형성되는 상부층과 하부층을 포함하고, 상기 상변화 메모리 셀은, NPN 또는 PNP 구조로 형성되어, 상기 상부 전극 및 상기 하부 전극으로부터 상기 상부층 및 상기 하부층을 통해 인가되는 전압을 상기 중간층, 상기 상부층 또는 상기 하부층 중 데이터 저장소로 사용되는 P 타입의 적어도 하나의 층에 선택적으로 스위칭한다.
일측에 따르면, 상기 중간층, 상기 상부층 또는 상기 하부층 중 데이터 저장소로 사용되는 P 타입의 적어도 하나의 층은, 상기 상부층 및 상기 하부층을 통해 인가되는 전압에 의해 결정 상태 또는 물질의 전도성이 변화됨에 따라 상기 데이터 저장소로 사용될 수 있다.
다른 일측에 따르면, 상기 상변화 메모리 셀은, 상기 NPN 구조로 형성되는 경우, 상기 NPN 구조에서 NP의 역방향 바이어스에 의해 상기 P 타입의 중간층이 공핍(Depletion)됨에 따라 도통되어, 상기 P 타입의 중간층의 결정 상태 또는 물질의 전도성을 판독하는 판독 동작을 수행할 수 있다.
또 다른 일측에 따르면, 상기 상변화 메모리 셀은, 상기 PNP 구조로 형성되는 경우, 상기 PNP 구조에서 NP의 역방향 바이어스에 의해 상기 상부층 또는 상기 하부층 중 P 타입의 어느 하나의 층이 공핍됨에 따라 도통되어, 상기 P 타입의 어느 하나의 층의 결정 상태 또는 물질의 전도성을 판독하는 판독 동작을 수행하거나, PN의 역방향 바이어스에 의해 상기 N 타입의 중간층이 공핍됨에 따라 도통되어, 상기 P 타입의 어느 하나의 층의 결정 상태 또는 물질의 전도성을 판독하는 판독 동작을 수행할 수 있다.
일 실시예에 따르면, 상부 전극 및 하부 전극을 포함하는 상변화 메모리 소자에서 사용되는 상변화 메모리 셀은, N 타입 또는 P 타입의 반도체 물질로 형성되는 중간층; 및 상기 N 타입 또는 상기 P 타입 중 상기 중간층을 형성하는 반도체 물질과 다른 타입의 반도체 물질로 상기 중간층의 양단에 형성되는 상부층과 하부층을 포함하고, 상기 상변화 메모리 셀은, PNP 또는 NPN 구조로 형성되어, 상기 상부 전극 및 상기 하부 전극으로부터 상기 상부층 및 상기 하부층을 통해 인가되는 전압을 상기 중간층, 상기 상부층 또는 상기 하부층 중 데이터 저장소로 사용되는 N 타입의 적어도 하나의 층에 선택적으로 스위칭한다.
일 측면에 따르면, 상기 상부층 또는 상기 하부층 중 데이터 저장소로 사용되는 N 타입의 적어도 하나의 층은, 상기 상부층 및 상기 하부층을 통해 인가되는 전압에 의해 결정 상태 또는 물질의 전도성이 변화됨에 따라 상기 데이터 저장소로 사용될 수 있다.
다른 일 측면에 따르면, 상기 상변화 메모리 셀은, 상기 NPN 구조로 형성되는 경우, 상기 NPN 구조에서 NP의 역방향 바이어스에 의해 상기 P 타입의 중간층이 공핍(Depletion)됨에 따라 도통되어, 상기 상부층 또는 상기 하부층 중 N 타입의 어느 하나의 층의 결정 상태 또는 물질의 전도성을 판독하는 판독 동작을 수행할 수 있다.
또 다른 일 측면에 따르면, 상기 상변화 메모리 셀은, 상기 PNP 구조로 형성되는 경우, 상기 PNP 구조에서 NP의 역방향 바이어스에 의해 상기 상부층 또는 상기 하부층 중 P 타입의 어느 하나의 층이 공핍됨에 따라 도통되어, 상기 N 타입의 중간층의 결정 상태 또는 물질의 전도성을 판독하는 판독 동작을 수행하거나, PN의 역방향 바이어스에 의해 상기 N 타입의 중간층이 공핍됨에 따라 도통되어, 상기 N 타입의 중간층의 결정 상태 또는 물질의 전도성을 판독하는 판독 동작을 수행할 수 있다.
일 실시예에 따르면, 상부 전극 및 하부 전극을 포함하는 상변화 메모리 소자에서 사용되는 상변화 메모리 셀은, P 타입 또는 N 타입의 반도체 물질로 형성되는 중간층; 및 상기 중간층의 양단에 메탈로 형성되는 상부층과 하부층을 포함하고, 상기 상변화 메모리 셀은, 상기 상부 전극 및 상기 하부 전극으로부터 상기 상부층 및 상기 하부층을 통해 인가되는 전압을 상기 중간층에 선택적으로 스위칭하며, 상기 중간층이 P 타입의 반도체 물질로 형성되는 경우, 상기 상부층과 상기 하부층을 형성하는 메탈의 일함수가 상기 중간층을 형성하는 반도체 물질의 일함수보다 적은 값을 갖도록 하는 쇼트키 장벽을 통해 상기 P 타입의 중간층이 공핍됨에 따라 도통되어, 상기 P 타입의 중간층의 결정 상태 또는 물질의 전도성을 판독하는 판독 동작을 수행하거나, 상기 중간층이 N 타입의 반도체 물질로 형성되는 경우, 상기 상부층과 상기 하부층을 형성하는 메탈의 일함수가 상기 중간층을 형성하는 반도체 물질의 일함수보다 큰 값을 갖도록 하는 쇼트키 장벽을 통해 상기 N 타입의 중간층이 공핍됨에 따라 도통되어, 상기 N 타입의 중간층의 결정 상태 또는 물질의 전도성을 판독하는 판독 동작을 수행한다.
일 실시예에 따르면, 상변화 메모리 소자는, 제1 전극; 제2 전극; 상기 제1 전극 및 상기 제2 전극 사이에 개재된 채, 상기 제1 전극 및 상기 제2 전극을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용되는 P 타입의 상변화층; 및 상기 P 타입의 상변화층의 상부에 배치되는 N 타입의 반도체층을 포함하고, 상기 P 타입의 상변화층 및 상기 N 타입의 반도체층은, PN 다이오드를 형성하며, 상기 P 타입의 상변화층은, 상기 제2 전극과의 접촉 계면에서 쇼트키 다이오드를 형성하는 것을 특징으로 한다.
일측에 따르면, 상기 상변화 메모리 소자는, 상기 PN 다이오드 및 상기 쇼트키 다이오드를 이용하여 양방향 전류 구동을 구현하는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 PN 다이오드와 상기 쇼트키 다이오드는, 상기 제1 전극 및 상기 제2 전극을 통해 인가되는 전압을 상기 P 타입의 상변화층에 선택적으로 스위칭하는 선택 소자로 사용되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 P 타입의 상변화층은, 상기 제2 전극과의 접촉 계면에서 안정적인 쇼트키 특성을 갖는 쇼트키 다이오드를 형성하도록 트랜지션 메탈이 함유된 상변화 물질에 질소가 도핑되어 형성되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 제1 전극 및 제2 전극을 포함하는 상변화 메모리 소자에서 사용되는 상변화 메모리 셀은, 상기 제1 전극 및 상기 제2 전극 사이에 개재된 채, 상기 제1 전극 및 상기 제2 전극을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용되는 P 타입의 상변화층; 및 상기 P 타입의 상변화층의 상부에 배치되는 N 타입의 반도체층을 포함하고, 상기 P 타입의 상변화층 및 상기 N 타입의 반도체층은, PN 다이오드를 형성하며, 상기 P 타입의 상변화층은, 상기 제2 전극과의 접촉 계면에서 쇼트키 다이오드를 형성하는 것을 특징으로 한다.
일 실시예에 따르면, 고집적 3차원 아키텍처를 갖는 상변화 메모리는, 수평 방향으로 연장 형성된 적어도 하나의 제1 전극 및 상기 적어도 하나의 제1 전극에 대해 수직 방향으로 연장 형성된 제2 전극; 상기 적어도 하나의 제1 전극 및 상기 제2 전극 사이에 개재된 채, 상기 적어도 하나의 제1 전극 및 상기 제2 전극을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용되는 적어도 하나의 P 타입의 상변화층; 및 상기 적어도 하나의 P 타입의 상변화층과 맞닿은 채, 상기 적어도 하나의 제1 전극 및 상기 제2 전극 사이에 개재되는 적어도 하나의 N 타입의 반도체층을 포함하고, 상기 적어도 하나의 P 타입의 상변화층 및 상기 적어도 하나의 N 타입의 반도체층은, PN 다이오드를 형성하며, 상기 적어도 하나의 P 타입의 상변화층은, 상기 제2 전극과의 접촉 계면에서 쇼트키 다이오드를 형성하는 것을 특징으로 한다.
일 실시예에 따르면, 상변화 메모리 소자는, 제1 전극; 제2 전극; 및 상기 제1 전극 및 상기 제2 전극 사이에 개재되는 상변화 메모리 셀을 포함하고, 상기 상변화 메모리 셀은, 상기 제1 전극 및 상기 제2 전극을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용되는 P 타입의 중간층; 및 N 타입의 반도체 물질로 상기 중간층의 양단에 형성되는 상부층과 하부층을 포함하며, 상기 중간층의 결정 상태에 기초하여 상기 중간층, 상기 상부층 또는 상기 하부층 중 어느 하나의 층을 적응적으로 공핍층(Depletion layer)으로 사용하는 것을 특징으로 한다.
일측에 따르면, 상기 상변화 메모리 셀은, 상기 중간층이 고 저항인 결정 상태인 경우 상기 중간층을 공핍층으로 사용하고, 상기 중간층이 저 저항인 결정 상태인 경우 상기 상부층 또는 상기 하부층 중 어느 하나의 층을 공핍층으로 사용하는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 상부층과 상기 하부층 각각은, 상기 중간층이 고 저항인 결정 상태일 때의 전하량보다 많고 상기 중간층이 저 저항인 결정 상태일 때의 전하량보다 적은 전하량을 갖도록 N 타입 도펀트가 도핑되는 농도가 조절된 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 상변화 메모리 셀은, NPN 구조를 기반으로 상기 중간층, 상기 상부층 또는 상기 하부층 중 어느 하나의 층을 적응적으로 공핍층으로 사용하여, 상기 제1 전극 및 상기 제2 전극으로부터 인가되는 전압을 상기 중간층에 선택적으로 스위칭하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 제1 전극 및 제2 전극을 포함하는 상변화 메모리 소자에서 사용되는 상변화 메모리 셀은, 상기 제1 전극 및 상기 제2 전극을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용되는 P 타입의 중간층; 및 N 타입의 반도체 물질로 상기 중간층의 양단에 형성되는 상부층과 하부층을 포함하고, 상기 상변화 메모리 셀은, 상기 중간층의 결정 상태에 기초하여 상기 중간층, 상기 상부층 또는 상기 하부층 중 어느 하나의 층을 적응적으로 공핍층(Depletion layer)으로 사용하는 것을 특징으로 한다.
일 실시예에 따르면, 3차원 아키텍처를 갖는 상변화 메모리는, 수평 방향으로 연장 형성된 적어도 하나의 제1 전극; 상기 적어도 하나의 제1 전극에 대해 수직 방향으로 연장 형성된 제2 전극; 및 상기 적어도 하나의 제1 전극 및 상기 제2 전극 사이에 개재는 적어도 하나의 상변화 메모리 셀을 포함하고, 상기 적어도 하나의 상변화 메모리 셀 각각은, 상기 적어도 하나의 제1 전극 및 상기 제2 전극을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용되는 P 타입의 중간층; 및 N 타입의 반도체 물질로 상기 중간층의 양단에 형성되는 상부층과 하부층을 포함하며, 상기 중간층의 결정 상태에 기초하여 상기 중간층, 상기 상부층 또는 상기 하부층 중 어느 하나의 층을 적응적으로 공핍층(Depletion layer)으로 사용하는 것을 특징으로 한다.
일 실시예들은 선택소자와 데이터 저장소가 일체형으로 구현된 상변화 메모리 셀 및 이를 사용하는 상변화 메모리 소자 및 이를 사용하는 상변화 메모리 소자를 제안할 수 있다.
보다 상세하게, 일 실시예들은 중간층 및 상기 중간층의 양단에 형성되는 상부층과 하부층을 포함함으로써, 양단의 상부층과 하부층을 통해 인가되는 전압으로 중간층, 상부층 또는 하부층 중 데이터 저장소로 사용되는 적어도 하나의 층의 결정 상태 또는 물질의 전도성을 변화시켜 동작하는 상변화 메모리 셀 및 이를 사용하는 상변화 메모리 소자를 제안할 수 있다.
특히, 일 실시예들은 정상 상태에서 전위 장벽(Barrier-height)으로 오프 상태를 유지하는 동시에, 판독 동작 시 공핍(Depletion)을 통해 도통되어 데이터 판독을 가능하게 하는 상변화 메모리 셀 및 이를 사용하는 상변화 메모리 소자를 제안할 수 있다.
따라서, 일 실시예들은 종래의 OTS가 갖는 스케일링에서 고집적도를 구현하기 힘든 단점과, 스케일링에 따른 물질 신뢰성의 문제점을 방지하고 해결하는 상변화 메모리 셀 및 이를 사용하는 상변화 메모리 소자를 제안할 수 있다.
또한, 일 실시예들은 제1 전극 및 제2 전극 사이에 P 타입의 상변화층 및 N 타입의 반도체층을 개재하여, P 타입의 상변화층과 N 타입의 반도체층으로 PN 다이오드를 형성하고, P 타입의 상변화층과 제2 전극의 접촉 계면에서 쇼트키 다이오드를 형성함으로써, 데이터 저장소로 사용되는 상변화층과 선택 소자를 일체형으로 구현하는 동시에, 양방향 전류 구동을 구현하는 상변화 메모리 소자를 제안할 수 있다.
즉, 일 실시예들은 데이터 저장소로 사용되는 중간층을 포함하는 구조로 선택 소자를 구성함으로써, 데이터 저장소의 기능과 선택 소자의 기능이 일체화된, 상변화 메모리 셀 및 상기 상변화 메모리 소자를 제안할 수 있다.
이 때, 일 실시예들은 N 타입의 반도체층을 낮은 누설 전류 특성을 갖는 물질로 형성함으로써, 누설 전류를 차단 및 방지하는 상변화 메모리 소자를 제안할 수 있다.
또한, 일 실시예들은 이러한 NPN 구조에서 중간층의 공핍화가 어려운 문제점을 해결할 수 있는 상변화 메모리 셀 및 상변화 메모리 소자를 제안할 수 있다.
보다 상세하게, 일 실시예들은 중간층의 결정 상태에 기초하여 중간층, 상부층 또는 하부층 중 어느 하나의 층을 적응적으로 공핍층으로 사용하는 상변화 메모리 셀 및 상변화 메모리 소자를 제안할 수 있다.
도 1은 일 실시예에 따른 상변화 메모리 소자를 나타낸 도면이다.
도 2 내지 3은 일 실시예에 따른 상변화 메모리 셀을 나타낸 도면이다.
도 4 내지 5는 일 실시예에 따른 상변화 메모리 셀에서 데이터 저장소로 사용되는 층을 형성하는 물질의 특성을 설명하기 위한 도면이다.
도 6 내지 8은 일 실시예에 따른 상변화 메모리 셀의 판독 동작을 설명하기 위한 도면이다.
도 9 내지 10은 다른 일 실시예에 따른 상변화 메모리 셀을 나타낸 도면이다.
도 11 내지 12는 또 다른 일 실시예에 따른 상변화 메모리 셀을 나타낸 도면이다.
도 13은 일 실시예에 따른 상변화 메모리 소자를 나타낸 도면이다.
도 14는 일 실시예에 따른 상변화 메모리 소자가 양방향 전류 구동을 구현하는 것을 설명하기 위한 도면이다.
도 15는 일 실시예에 따른 상변화 메모리 소자에서 선택 소자가 상변화층과 일체형으로 구현되는 것을 설명하기 위한 도면이다.
도 16은 일 실시예에 따른 상변화 메모리 소자에서 형성하는 쇼트키 다이오드의 특성을 설명하기 위한 도면이다.
도 17은 일 실시예에 따른 3차원 아키텍처를 갖도록 구현된 상변화 메모리를 나타낸 도면이다.
도 18은 종래 NPN 구조의 상변화 메모리 셀을 나타낸 도면이다.
도 19는 일 실시예에 따른 상변화 메모리 소자를 나타낸 도면이다.
도 20은 일 실시예에 따른 상변화 메모리 소자가 양방향 전류 구동을 구현하는 것을 설명하기 위한 도면이다.
도 21은 일 실시예에 따른 상변화 메모리 소자에서 선택 소자가 상변화층과 일체형으로 구현되는 것을 설명하기 위한 도면이다.
도 22는 일 실시예에 따른 3차원 아키텍처를 갖도록 구현된 상변화 메모리를 나타낸 도면이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 일 실시예에 따른 상변화 메모리 소자를 나타낸 도면이고, 도 2 내지 3은 일 실시예에 따른 상변화 메모리 셀을 나타낸 도면이다. 구체적으로, 도 2는 NPN 구조로 형성되어 P 타입의 중간층이 데이터 저장소로 사용되는 상변화 메모리 셀을 나타낸 도면이고, 도 3은 PNP 구조로 형성되어 P 타입의 상부층 또는 하부층이 데이터 저장소로 사용되는 상변화 메모리 셀을 나타낸 도면이다.
도 1 내지 2를 참조하면, 일 실시예에 따른 상변화 메모리 소자(100)는, W, TaN, TiN 등과 같이 전도성을 갖는 금속 물질로 형성되는 상부 전극(110) 및 하부 전극(120)과 그 사이에 배치되는 상변화 메모리 셀(130)을 포함한다.
상변화 메모리 셀(130)은 P 타입의 반도체 물질로 형성되는 중간층(210) 및 중간층(210)의 양단에 N 타입의 반도체 물질로 형성되는 상부층(220)과 하부층(230)을 포함하는 NPN 구조로 형성됨으로써, 상부 전극(110) 및 하부 전극(120)으로부터 상부층(220) 및 하부층(230)을 통해 인가되는 전압을 데이터 저장소로 사용되는 중간층(210)에 선택적으로 스위칭하는 선택소자의 기능과, 상부층(220) 및 하부층(230)을 통해 인가되는 전압에 의해 중간층(210)의 결정 상태 또는 물질의 전도성(이하, 물질의 전도성은 중간층(210)을 형성하는 물질의 전도성을 의미함)이 변화됨에 따라 데이터를 이진값으로 나타내어 저장하는 데이터 저장소의 기능을 일체화할 수 있다.
중간층(210)을 형성하는 P 타입의 반도체 물질은 상부층(220) 및 하부층(230)을 통해 인가되는 전압에 의해 결정질 상태와 비결정질 상태 사이에서 변화되는 상변화 물질로서, 결정질 상태 및 비결정질 상태 모두에서 반도체 특성을 갖는 물질로 형성될 수 있다.
예를 들어, 일 실시예에 따른 상변화 메모리 셀에서 데이터 저장소로 사용되는 층을 형성하는 물질의 특성을 설명하기 위한 도면인 도 4 내지 5를 참조하면, 중간층(210)은 Ge, Sb 또는 Te 중 적어도 하나를 포함하는 상변화 물질로 형성되는 경우, 도 4와 같이 결정질 상태일 때 메탈과 동일한 특성을 보이기 때문에, 상변화 메모리 셀(130)이 정상 상태에서 오프(Off)되지 않는 문제점이 발생될 수 있다.
이에, 일 실시예에 따른 중간층(210)의 P 타입의 반도체 물질은, 도 5와 같이 결정질 상태일 때 0.91의 밴드 갭 및 0.37의 페르미 준위(Fermi level)를 갖고 비결정질 상태일 때 0.61의 밴드 갭 및 0.06의 페르미 준위를 갖는 것처럼, 결정질 상태 및 비결정질 상태에서 페르미 준위(Fermi level)의 변화를 갖는 물질(반도체 특성을 갖는 물질)로 형성됨으로써, 상변화 메모리 셀(130)이 정상 상태에서 전위 장벽(Barrier-height)으로 오프 상태를 유지하는 동시에, 판독 동작 시 공핍(Depletion)을 통해 도통되어 데이터를 판독 하도록 할 수 있다. 일례로, 중간층(210)은 페르미 준위(Fermi level)의 변화를 갖는 조건을 만족시키는 아래, GST, GCT, ST, CrGT, TiGT 등과 같이 칼코게나이드 물질 및/또는 트랜지션 메탈 물질(Cr, Ti, Ni, Zn, Cu 및/또는 Mo 중 적어도 하나를 포함하는 물질)로 형성될 수 있다.
상부층(220)과 하부층(230)은 중간층(210)을 형성하는 P 타입과 다른 타입인 N 타입의 반도체 물질로 형성되어, 중간층(210)과 함께 NPN 구조를 구현할 수 있다. 예를 들어, N 타입의 반도체 물질로는, In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질(AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnO x 계열의 물질), 4족 반도체 물질 또는 3-5족 화합물이 사용될 수 있다.
이와 같이 NPN 구조로 구현되는 상변화 메모리 셀(130)은, NP의 역방향 바이어스(일례로, 상부층(220)/중간층(210)의 역방향 바이어스 또는 하부층(230)/중간층(210)의 역방향 바이어스)에 의해 P 타입의 중간층(210)이 공핍됨에 따라 도통되어, 중간층(210)의 결정 상태 또는 물질의 전도성이 판독할 수 있다.
특히, 일 실시예에 따른 상변화 메모리 셀의 판독 동작을 설명하기 위한 도면인 도 6 내지 8을 참조하면, 일 실시예에 따른 상변화 메모리 셀(130)은 중간층(210)의 결정 상태 또는 물질의 전도성을 판독함에 있어, 중간층(210)의 저항의 변화를 기준으로 하거나 공핍 시간의 변화를 기준으로 할 수 있다.
예를 들어, 상변화 메모리 셀(130)은 P 타입의 중간층(210)이 공핍된 이후 중간층(210)의 결정 상태 또는 물질의 전도성에 따른 저항의 변화를 감지하여, 중간층(210)에 대한 판독 동작을 수행할 수 있다. 저항의 변화를 기준으로 하는 판독 동작을 설명하기 위한 도 6을 참조하면, P 타입의 중간층(210)은 결정 상태가 비결정질일 때 고 저항성(610)을 갖고 결정질일 때 저 저항성(620)을 갖기 때문에, 상변화 메모리 셀(130)은 이러한 중간층(210)의 저항의 변화를 감지하여 판독 동작을 수행할 수 있다.
다른 예를 들면, 상변화 메모리 셀(130)은 P 타입의 중간층(210)의 결정 상태 또는 물질의 전도성에 따른 페르미 준위의 변화로 인한 공핍 시간의 변화를 감지하여, 중간층(210)에 대한 판독 동작을 수행할 수 있다. 공핍 시간의 변화를 기준으로 하는 판독 동작을 설명하기 위한 도 7 내지 8 중 도 7을 참조하면, P 타입의 중간층(210)은 결정 상태가 결정질일 때 보통의 P 집중도(Moderate P-concentration)을 보이며, 비결정질일 때 강한 P 집중도(Strong P-concentration)을 보이기 때문에, 도 8과 같이 결정 상태가 결정질일 때의 공핍 시간(810)은 결정 상태가 비결정질일 때의 공핍 시간(820)보다 짧게 된다. 이에, 상변화 메모리 셀(130)은 중간층(210)의 공핍 시간의 변화를 감지하여 판독 동작을 수행할 수 있다.
이처럼 일 실시예에 따른 상변화 메모리 셀(130)은, 상부층(220), 데이터 저장소로 사용되는 P 타입의 중간층(210) 및 하부층(230)으로 구성되는 NPN 구조를 구현함으로써, 정상 상태에서 전위 장벽(Barrier-height)으로 오프 상태를 유지하는 동시에, 판독 동작 시 공핍(Depletion)을 통해 도통되어 데이터 판독을 가능하게 할 수 있다. 이에, 일 실시예에 따른 상변화 메모리 셀(130)은, 종래의 OTS가 갖는 스케일링에서 고집적도를 구현하기 힘든 단점과, 스케일링에 따른 물질 신뢰성의 문제점을 방지하고 해결할 수 있다.
이상, 중간층(210)이 P 타입의 반도체 물질로 형성되고 상부층(220)과 하부층(230)이 N 타입의 반도체 물질로 형성되는 것으로 설명되었으나 이에 제한되거나 한정되지 않고, 상변화 메모리 셀(130)은 N 타입의 반도체 물질로 형성되는 중간층(210) 및 P 타입의 반도체 물질로 형성되는 상부층(220)과 하부층(230)으로 구성될 수도 있다.
이와 관련하여, 도 3을 참조하면, 상변화 메모리 셀(130)은 N 타입의 반도체 물질로 형성되는 중간층(310) 및 중간층(310)의 양단에 P 타입의 반도체 물질로 형성되는 상부층(320)과 하부층(330)을 포함하는 PNP 구조로 형성됨으로써, 상부 전극(110) 및 하부 전극(120)으로부터 상부층(320) 및 하부층(330)을 통해 인가되는 전압을 데이터 저장소로 사용되는 상부층(320) 또는 하부층(330)에 선택적으로 스위칭하는 선택소자의 기능과, 상부층(320) 및 하부층(330)을 통해 인가되는 전압에 의해 상부층(320) 또는 하부층(330)의 결정 상태 또는 물질의 전도성이 변화됨에 따라 데이터를 이진값으로 나타내어 저장하는 데이터 저장소의 기능을 일체화할 수 있다.
즉, 도 3을 참조하여 상술되는 상변화 메모리 셀(130)은 상부층(320) 또는 하부층(330) 중 적어도 하나의 층을 데이터 저장소로 사용하는 가운데 PNP 구조로 형성된다는 점에서 도 2를 참조하여 전술된 상변화 메모리 셀과 차이가 있을 뿐, 상부층(320) 및 하부층(330)을 형성하는 P 타입의 반도체 물질의 특성이나 중간층(310)을 형성하는 N 타입의 반도체 물질의 특성은 도 2를 참조하여 전술된 바와 동일하다.
이와 같이 PNP 구조로 구현되는 상변화 메모리 셀(130)은, NP의 역방향 바이어스(일례로, 중간층(310)/상부층(320)의 역방향 바이어스 또는 중간층(310)/하부층(330)의 역방향 바이어스)에 의해 P 타입의 상부층(320) 또는 하부층(330)이 공핍됨에 따라 도통되어, 데이터 저장소로 사용되는 상부층(320) 또는 하부층(330)의 결정 상태 또는 물질의 전도성을 판독할 수 있다. 또한, PNP 구조로 구현되는 상변화 메모리 셀(130)은, PN의 역방향 바이어스(일례로, 상부층(320)/중간층(310)의 역방향 바이어스 또는 하부층(330)/중간층(310)의 역방향 바이어스)에 의해 N 타입의 중간층(310)이 공핍됨에 따라 도통되어, 데이터 저장소로 사용되는 상부층(320) 또는 하부층(330)의 결정 상태 또는 물질의 전도성을 판독할 수도 있다.
마찬가지로, PNP 구조로 구현되는 상변화 메모리 셀(130) 역시 데이터 저장소로 사용되는 상부층(320) 또는 하부층(330)의 결정 상태 또는 물질의 전도성을 판독함에 있어, 데이터 저장소로 사용되는 상부층(320) 또는 하부층(330)의 저항 변화를 기준으로 하거나 공핍 시간의 변화를 기준으로 할 수 있다. 이에 대한 상세한 설명은 도 6 내지 8을 참조로 전술되었으므로 생략하기로 한다.
이상, 도 2를 통해 전술된 NPN 구조의 상변화 메모리 셀과 도 3을 통해 전술된 PNP 구조의 상변화 메모리 셀 모두는, P 타입의 반도체 물질로 형성되는 적어도 하나의 층을 데이터 저장소로 사용함을 특징으로 하나, 이에 제한되거나 한정되지 않고 N 타입의 반도체 물질로 형성되는 적어도 하나의 층이 데이터 저장소로 사용될 수도 있다. 이에 대한 상세한 설명은 도 9 내지 10을 참조하여 기재하기로 한다.
도 9 내지 10은 다른 일 실시예에 따른 상변화 메모리 셀을 나타낸 도면이다. 구체적으로, 도 9는 PNP 구조로 형성되어 N 타입의 중간층이 데이터 저장소로 사용되는 상변화 메모리 셀을 나타낸 도면이고, 도 10은 NPN 구조로 형성되어 N 타입의 상부층 또는 하부층이 데이터 저장소로 사용되는 상변화 메모리 셀을 나타낸 도면이다.
도 9를 참조하면, 상변화 메모리 셀(900)은 N 타입의 반도체 물질로 형성되는 중간층(910) 및 중간층(910)의 양단에 P 타입의 반도체 물질로 형성되는 상부층(920)과 하부층(930)을 포함하는 PNP 구조로 형성됨으로써, 상변화 메모리 소자에 포함되는 상부 전극(미도시) 및 하부 전극(미도시)으로부터 상부층(920) 및 하부층(930)을 통해 인가되는 전압을 데이터 저장소로 사용되는 중간층(910)에 선택적으로 스위칭하는 선택소자의 기능과, 상부층(920) 및 하부층(930)을 통해 인가되는 전압에 의해 중간층(910)의 결정 상태 또는 물질의 전도성이 변화됨에 따라 데이터를 이진값으로 나타내어 저장하는 데이터 저장소의 기능을 일체화할 수 있다.
중간층(910)을 형성하는 N 타입의 반도체 물질은 상부층(920) 및 하부층(930)을 통해 인가되는 전압에 의해 결정질 상태와 비결정질 상태 사이에서 변화되는 상변화 물질로서, 결정질 상태 및 비결정질 상태 모두에서 반도체 특성을 갖는 물질로 형성될 수 있다.
예를 들어, 다른 일 실시예에 따른 중간층(910)의 N 타입의 반도체 물질은, 결정질 상태 및 비결정질 상태에서 페르미 준위(Fermi level)의 변화를 갖는 물질(반도체 특성을 갖는 물질)로 형성됨으로써, 상변화 메모리 셀(900)이 정상 상태에서 전위 장벽(Barrier-height)으로 오프 상태를 유지하는 동시에, 판독 동작 시 공핍(Depletion)을 통해 도통되어 데이터를 판독 하도록 할 수 있다. 일례로, 중간층(910)은 페르미 준위(Fermi level)의 변화를 갖는 조건을 만족시키는 아래, In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질(AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnO x 계열의 물질), 4족 반도체 물질 또는 3-5족 화합물로 형성될 수 있다.
상부층(920)과 하부층(930)은 중간층(910)을 형성하는 N 타입과 다른 타입인 P 타입의 반도체 물질로 형성되어, 중간층(910)과 함께 PNP 구조를 구현할 수 있다. 예를 들어, P 타입의 반도체 물질로는, GST, GCT, ST, CrGT, TiGT 등과 같이 칼코게나이드 물질 및/또는 트랜지션 메탈 물질(Cr, Ti, Ni, Zn, Cu 및/또는 Mo 중 적어도 하나를 포함하는 물질)이 사용될 수 있다.
이와 같이 PNP 구조로 구현되는 상변화 메모리 셀(900)은, NP의 역방향 바이어스(일례로, 중간층(910)/상부층(920)의 역방향 바이어스 또는 중간층(910)/하부층(930)의 역방향 바이어스)에 의해 P 타입의 상부층(920) 또는 하부층(930)이 공핍됨에 따라 도통되어, 중간층(910)의 결정 상태 또는 물질의 전도성을 판독할 수 있다. 또한, PNP 구조로 구현되는 상변화 메모리 셀(900)은, PN의 역방향 바이어스(일례로, 상부층(920)/중간층(910)의 역방향 바이어스 또는 하부층(930)/중간층(910)의 역방향 바이어스)에 의해 N 타입의 중간층(910)이 공핍됨에 따라 도통되어, 중간층(910)의 결정 상태 또는 물질의 전도성을 판독할 수도 있다.
특히, 다른 일 실시예에 따른 상변화 메모리 셀(900)은 중간층(910)의 결정 상태 또는 물질의 전도성을 판독함에 있어, 중간층(910)의 저항의 변화를 기준으로 하거나 공핍 시간의 변화를 기준으로 할 수 있다.
예를 들어, 상변화 메모리 셀(900)은 P 타입의 상부층(920) 또는 하부층(930)이 공핍되거나, N 타입의 중간층(910)이 공핍된 이후 중간층(910)의 결정 상태 또는 물질의 전도성에 따른 저항의 변화를 감지하여, 중간층(910)에 대한 판독 동작을 수행할 수 있다.
다른 예를 들면, 상변화 메모리 셀(900)은 N 타입의 중간층(910)의 결정 상태 또는 물질의 전도성에 따른 페르미 준위의 변화로 인한 공핍 시간의 변화를 감지하여, 중간층(910)에 대한 판독 동작을 수행할 수 있다.
이처럼 다른 일 실시예에 따른 상변화 메모리 셀(900)은, 상부층(920), 데이터 저장소로 사용되는 N 타입의 중간층(910) 및 하부층(930)으로 구성되는 PNP 구조를 구현함으로써, 정상 상태에서 전위 장벽(Barrier-height)으로 오프 상태를 유지하는 동시에, 판독 동작 시 공핍(Depletion)을 통해 도통되어 데이터 판독을 가능하게 할 수 있다. 이에, 다른 일 실시예에 따른 상변화 메모리 셀(900)은, 종래의 OTS가 갖는 스케일링에서 고집적도를 구현하기 힘든 단점과, 스케일링에 따른 물질 신뢰성의 문제점을 방지하고 해결할 수 있다.
이상, 중간층(910)이 N 타입의 반도체 물질로 형성되고 상부층(920)과 하부층(930)이 P 타입의 반도체 물질로 형성되는 것으로 설명되었으나 이에 제한되거나 한정되지 않고, 상변화 메모리 셀(900)은 P 타입의 반도체 물질로 형성되는 중간층(910) 및 N 타입의 반도체 물질로 형성되는 상부층(220)과 하부층(230)으로 구성될 수도 있다.
이와 관련하여, 도 10을 참조하면, 상변화 메모리 셀(1000)은 P 타입의 반도체 물질로 형성되는 중간층(1010) 및 중간층(1010)의 양단에 N 타입의 반도체 물질로 형성되는 상부층(1020)과 하부층(1030)을 포함하는 NPN 구조로 형성됨으로써, 상부층(1020) 및 하부층(1030)을 통해 인가되는 전압을 데이터 저장소로 사용되는 상부층(1020) 또는 하부층(1030)에 선택적으로 스위칭하는 선택소자의 기능과, 상부층(1020) 및 하부층(1030)을 통해 인가되는 전압에 의해 상부층(1020) 또는 하부층(1030)의 결정 상태 또는 물질의 전도성이 변화됨에 따라 데이터를 이진값으로 나타내어 저장하는 데이터 저장소의 기능을 일체화할 수 있다.
즉, 도 10을 참조하여 상술되는 상변화 메모리 셀(1000)은 상부층(1020) 또는 하부층(1030) 중 적어도 하나의 층을 데이터 저장소로 사용하는 가운데 NPN 구조로 형성된다는 점에서 도 9를 참조하여 전술된 상변화 메모리 셀과 차이가 있을 뿐, 상부층(1020) 및 하부층(1030)을 형성하는 N 타입의 반도체 물질의 특성이나 중간층(1010)을 형성하는 P 타입의 반도체 물질의 특성은 도 9를 참조하여 전술된 바와 동일하다.
이와 같이 NPN 구조로 구현되는 상변화 메모리 셀(1000)은, NP의 역방향 바이어스(일례로, 상부층(1020)/중간층(1010)의 역방향 바이어스 또는 하부층(1030)/중간층(1010)의 역방향 바이어스)에 의해 P 타입의 중간층(1010)이 공핍됨에 따라 도통되어, 데이터 저장소로 사용되는 상부층(1020) 또는 하부층(1030)의 결정 상태 또는 물질의 전도성을 판독할 수 있다.
마찬가지로, NPN 구조로 구현되는 상변화 메모리 셀(1000) 역시 데이터 저장소로 사용되는 상부층(1020) 또는 하부층(1030)의 결정 상태 또는 물질의 전도성을 판독함에 있어, 데이터 저장소로 사용되는 상부층(1020) 또는 하부층(1030)의 저항 변화를 기준으로 하거나 공핍 시간의 변화를 기준으로 할 수 있다. 이에 대한 상세한 설명은 도 6 내지 8을 참조로 전술되었으므로 생략하기로 한다.
도 11 내지 12는 또 다른 일 실시예에 따른 상변화 메모리 셀을 나타낸 도면이다. 보다 상세하게, 도 9는 메탈로 형성되는 상부층과 하부층 및 P 타입의 반도체 물질로 형성되는 중간층을 포함하는 상변화 메모리 셀을 나타낸 도면이고, 도 10은 메탈로 형성되는 상부층과 하부층 및 N 타입의 반도체 물질로 형성되는 중간층을 포함하는 상변화 메모리 셀을 나타낸 도면이다.
도 11을 참조하면, 또 다른 일 실시예에 따른 상변화 메모리 셀(1100)은, 상부 전극(미도시) 및 하부 전극(미도시)를 포함하는 상변화 메모리 소자에서 선택소자와 데이터 저장소가 일체화된 구성요소로 사용된다. 구체적으로, 상변화 메모리 셀(1100)은 P 타입의 반도체 물질로 형성되는 중간층(1110) 및 중간층(1110)의 양단에 메탈(일례로, Cr, Ti, Ni, Zn, Cu 및/또는 Mo 중 적어도 하나를 포함하는 물질)로 형성되는 상부층(1120)과 하부층(1130)을 포함하는 메탈/P/메탈의 구조로 형성됨으로써, 상부 전극 및 하부 전극으로부터 상부층(1120)과 하부층(1130)을 통해 인가되는 전압을 데이터 저장소로 사용되는 중간층(1110)에 선택적으로 스위칭하는 선택소자의 기능과, 상부층(1120)과 하부층(1130)을 통해 인가되는 전압에 의해 중간층(1110)의 결정 상태 또는 물질의 전도성이 변화됨에 따라 데이터를 이진값으로 나타내어 저장하는 데이터 저장소의 기능을 일체화할 수 있다.
중간층(210)을 형성하는 P 타입의 반도체 물질은 상부층(220) 및 하부층(230)을 통해 인가되는 전압에 의해 결정질 상태와 비결정질 상태 사이에서 변화되는 상변화 물질로서, 결정질 상태 및 비결정질 상태 모두에서 반도체 특성을 갖는 물질로 형성될 수 있다.
예를 들어, 중간층(1110)의 P 타입의 반도체 물질은, 결정질 상태 및 비결정질 상태에서 페르미 준위(Fermi level)의 변화를 갖는 물질(반도체 특성을 갖는 물질)로 형성됨으로써, 상변화 메모리 셀(1100)이 정상 상태에서 전위 장벽(Barrier-height)으로 오프 상태를 유지하는 동시에, 판독 동작 시 공핍(Depletion)을 통해 도통되어 데이터를 판독 하도록 할 수 있다. 일례로, 중간층(1110)은 페르미 준위(Fermi level)의 변화를 갖는 조건을 만족시키는 아래, GST, GCT, ST, CrGT, TiGT 등과 같이 칼코게나이드 물질 및/또는 트랜지션 메탈 물질(Cr, Ti, Ni, Zn, Cu 및/또는 Mo 중 적어도 하나를 포함하는 물질)로 형성될 수 있다.
이와 같은 상변화 메모리 셀(1100)은, 상부층(1120)과 하부층(1130)을 형성하는 메탈의 일함수가 중간층(1110)을 형성하는 반도체 물질의 일함수보다 적은 값을 갖도록 하는 쇼트키 장벽을 통해 P 타입의 중간층(1110)이 도통되어, P 타입의 중간층(1110)의 결정 상태 또는 물질의 전도성을 판독하는 판독 동작을 수행할 수 있다. 이를 위해, 중간층(1110)을 형성하는 P 타입의 반도체 물질 및 상부층(1120)과 하부층(1130)을 형성하는 메탈 각각으로는, 상부층(1120)과 하부층(1130)을 형성하는 메탈의 일함수가 중간층(1110)을 형성하는 반도체 물질의 일함수보다 적은 값을 갖도록 하는 조건을 만족시키는 다양한 물질이 사용될 수 있다.
또한, 상변화 메모리 셀(1100)은 중간층(1110)의 결정 상태 또는 물질의 전도성을 판독함에 있어, 중간층(1110)의 저항의 변화를 기준으로 하거나 공핍 시간의 변화를 기준으로 할 수 있다. 이에 대한 상세한 설명은 도 6 내지 8을 참조로 전술되었으므로 생략하기로 한다.
또한, 중간층(1110)을 형성하는 물질은 P 타입의 반도체 물질 이외에 N 타입의 반도체 물질이 사용될 수 있다. 이와 관련하여 도 12를 참조하면, 또 다른 일 실시예에 따른 상변화 메모리 셀(1200)은, N 타입의 반도체 물질로 형성되는 중간층(1210) 및 중간층(1210)의 양단에 메탈로 형성되는 상부층(1220)과 하부층(1230)을 포함하는 메탈/N/메탈의 구조로 형성됨으로써, 상부 전극 및 하부 전극으로부터 상부층(1220)과 하부층(1230)을 통해 인가되는 전압을 데이터 저장소로 사용되는 중간층(1210)에 선택적으로 스위칭하는 선택소자의 기능과, 상부층(1220)과 하부층(1230)을 통해 인가되는 전압에 의해 중간층(1210)의 결정 상태 또는 물질의 전도성이 변화됨에 따라 데이터를 이진값으로 나타내어 저장하는 데이터 저장소의 기능을 일체화할 수 있다.
즉 도 12를 참조하여 상술되는 상변화 메모리 셀(1200)은 중간층(1210)을 N 타입 반도체 물질로 형성된다는 점에서, 도 11을 참조하여 전술된 상변화 메모리 셀과 차이가 있을 뿐, 상부층(1220) 및 하부층(1230)을 형성하는 메탈의 특성은 도 11을 참조하여 전술된 바와 동일하다.
중간층(1210)을 형성하는 N 타입 물질은, 상부층(1220) 및 하부층(1230)을 통해 인가되는 전압에 의해 결정질 상태와 비결정질 상태 사이에서 변화되는 상변화 물질로서, 결정질 상태 및 비결정질 상태 모두에서 반도체 특성을 갖는 물질로 형성될 수 있다.
예를 들어, 중간층(1210)의 N 타입의 반도체 물질은, 결정질 상태 및 비결정질 상태에서 페르미 준위(Fermi level)의 변화를 갖는 물질(반도체 특성을 갖는 물질)로 형성됨으로써, 상변화 메모리 셀(1200)이 정상 상태에서 전위 장벽(Barrier-height)으로 오프 상태를 유지하는 동시에, 판독 동작 시 공핍(Depletion)을 통해 도통되어 데이터를 판독 하도록 할 수 있다. 일례로, 중간층(1210)은 페르미 준위(Fermi level)의 변화를 갖는 조건을 만족시키는 아래, In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질(AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnO x 계열의 물질), 4족 반도체 물질 또는 3-5족 화합물로 형성될 수 있다.
이와 같은 상변화 메모리 셀(1200)은, 상부층(1120)과 하부층(1130)을 형성하는 메탈의 일함수가 중간층(1210)을 형성하는 반도체 물질의 일함수보다 큰 값을 갖도록 하는 쇼트키 장벽을 통해 N 타입의 중간층(1210)이 도통되어, N 타입의 중간층(1210)의 결정 상태 또는 물질의 전도성을 판독하는 판독 동작을 수행할 수 있다. 이를 위해, 중간층(1210)을 형성하는 N 타입의 반도체 물질 및 상부층(1220)과 하부층(1230)을 형성하는 메탈 각각으로는, 상부층(1220)과 하부층(1230)을 형성하는 메탈의 일함수가 중간층(1210)을 형성하는 반도체 물질의 일함수보다 큰 값을 갖도록 하는 조건을 만족시키는 다양한 물질이 사용될 수 있다.
마찬가지로, 상변화 메모리 셀(1200)은 중간층(1210)의 결정 상태 또는 물질의 전도성을 판독함에 있어, 중간층(1210)의 저항의 변화를 기준으로 하거나 공핍 시간의 변화를 기준으로 할 수 있다. 이에 대한 상세한 설명은 도 6 내지 8을 참조로 전술되었으므로 생략하기로 한다.
도 13은 일 실시예에 따른 상변화 메모리 소자를 나타낸 도면이고, 도 14는 일 실시예에 따른 상변화 메모리 소자가 양방향 전류 구동을 구현하는 것을 설명하기 위한 도면이며, 도 15는 일 실시예에 따른 상변화 메모리 소자에서 선택 소자가 상변화층과 일체형으로 구현되는 것을 설명하기 위한 도면이고, 도 16은 일 실시예에 따른 상변화 메모리 소자에서 형성하는 쇼트키 다이오드의 특성을 설명하기 위한 도면이다.
도 13 내지 16을 참조하면, 일 실시예에 따른 상변화 메모리 소자(1300)는, W, TaN, TiN 등과 같이 전도성을 갖는 금속 물질로 형성되는 제1 전극(1310)과 제2 전극(1320) 및 그리고 그 사이에 개재되는 상변화 메모리 셀(1330)을 포함한다.
상변화 메모리 셀(1330)은 제1 전극(1310) 및 제2 전극(1320)을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용되는 P 타입의 상변화층(1331)과, P 타입의 상변화층(131)의 상부에 배치되는 N 타입의 반도체층(1332)을 포함하는 구조를 갖는다.
이에, P 타입의 상변화층(1331) 및 N 타입의 반도체층(1332)은 PN 다이오드를 형성하게 되고, P 타입의 상변화층(1331)은 제2 전극(1320)과의 접촉 계면에서 쇼트키 다이오드를 형성하게 되며, 상변화 메모리 셀(1330)은 형성된 PN 다이오드와 쇼트키 다이오드를 이용하여 도 14와 같은 양방향 전류 구동을 구현할 수 있다.
여기서, PN 다이오드와 쇼트키 다이오드는 제1 전극(1310) 및 제2 전극(1320)을 통해 인가되는 전압을 P 타입의 상변화층에 선택적으로 스위칭하는 선택 소자로 사용될 수 있다.
따라서, 상변화 메모리 셀(1330)은 선택 소자로 동작하는 PN 다이오드와 쇼트키 다이오드를 데이터 저장소로 사용되는 P 타입의 상변화층(1331)을 기반으로 구현함으로써, 데이터 저장의 기능(제1 전극(1310) 및 제2 전극(1320)을 통해 인가되는 전압에 의해 변화되는 P 타입의 상변화층(1331)의 결정 상태로 데이터를 나타내는 기능)과 선택 소자의 기능(제1 전극(1310) 및 제2 전극(1320)을 통해 인가되는 전압을 P 타입의 상변화층(1331)에 선택적으로 스위칭하는 기능)을 일체화할 수 있다. 즉, P 타입의 상변화층(1331)은 도 15와 같이 상변화 메모리 셀(1330)에서 데이터 저장소의 기능을 수행하는 동시에, PN 다이오드와 쇼트키 다이오드를 형성하여 선택 소자의 기능도 수행할 수 있다.
상변화 메모리 셀(1330)은 이처럼 상변화층(1331)과 선택 소자를 일체형으로 구현함으로써, 종래의 OTS가 갖는 스케일링에서 고집적도를 구현하기 힘든 단점과, 스케일링에 따른 물질 신뢰성의 문제점을 방지하고 해결할 수 있다.
P 타입의 상변화층(1331)은, 제1 전극(1310) 및 제2 전극(1320)을 통해 인가되는 전압에 의해 결정 상태가 결정질 상태와 비결정질 상태 사이에서 변화되는 상변화 물질로 구성되나, 상변화 물질이 일반적인 상변화 특성(결정질일 때 저 저항성을 갖고 비결정질일 때 고 저항성을 갖는 특성)이 아닌, 역 상변화 특성(결정질일 때 고 저항성을 갖고 비결정질일 때 저 저항성을 갖는 특성)을 갖는 것을 특징으로 한다. 이하, 결정 상태가 결정질일 때 고 저항성을 갖는다는 것은, 결정 상태가 비결정질일 때 갖게 되는 저항성을 기준으로 상대적으로 높은 저항성을 갖는 것을 의미하고, 결정 상태가 비결정질일 때 저 저항성을 갖는다는 것은, 결정 상태가 결정질일 때 갖게 되는 저항성을 기준으로 상대적으로 낮은 저항성을 갖는 것을 의미한다.
특히, P 타입의 상변화층(1331)은 제2 전극(1320)과의 접촉 계면에서 안정적인 쇼트키 특성을 갖는 쇼트키 다이오드를 형성하도록 트랜지션 메탈이 함유된 상변화 물질에 질소가 도핑되어 형성될 수 있다. 이 때, 상변화 물질로는 Ge, Sb 또는 Te 중 적어도 하나가 사용되며, 트랜지션 메탈로는 Cr, Ti, Ni, Zn, Cu 또는 Mo 중 적어도 하나가 사용될 수 있다.
상변화 물질에 트랜지션 메탈이 함유되는 조성비는, 상변화층(1331)의 결정 상태가 결정질일 때와 비결정질일 때 사이의 저항비를 최대화하도록 조절될 수 있다. 예를 들어, Ge 및 Te와 같은 상 변화 물질에 Cr(또는 Ti, Ni, Zn, Cu, Mo 등)과 같은 트랜지션 메탈이 함유되는 조성비는, 상변화층(1331)의 결정 상태가 결정질일 때와 비결정질일 때 사이의 저항비를 최대화하도록 Ge 및 Te을 기준으로 10% 미만의 중량 백분율을 갖도록 조절될 수 있다.
또한, 트랜지션 메탈이 함유된 상변화 물질에 질소가 도핑되는 농도는, P 타입의 상변화층(1331)이 제2 전극(1320)과의 접촉 계면에서 안정적인 쇼트키 특성을 갖는 쇼트키 다이오드를 형성하도록 조절될 수 있다.
이처럼 상변화 메모리 셀(1330)은 P 타입의 상변화층(1331)을 트랜지션 메탈이 함유된 상변화 물질에 질소를 도핑하여 형성함으로써, 도 16과 같이 P 타입의 상변화층(1331) 및 제2 전극(1320) 사이의 접촉 계면에서 형성되는 쇼트키 다이오드가 안정적인 쇼트키 특성을 가져 PN 다이오드와 동일한 성능을 구현하도록 할 수 있다.
N 타입의 반도체층(1332)은, 낮은 누설 전류 특성을 갖는 Zn, In 또는 Ga 중 적어도 하나의 양이온을 포함하는 N 타입의 산화물 반도체 물질, 4족 반도체 물질 또는 3-5족 화합물로 형성됨으로써, 넓은 밴드 갭으로 우수한 누설 전류 특성을 도모할 수 있다. 여기서, N 타입의 산화물 반도체 물질로는 낮은 누설 전류 특성을 갖는 ZnO x 계열의 물질이 사용될 수 있으며, ZnO x 계열의 물질로는 AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 중 적어도 하나가 사용될 수 있다.
이와 같이 일 실시예에 따른 상변화 메모리 셀(1330)은 P 타입의 상변화층(1331)과 N 타입의 반도체층(1332)을 기반으로 PN 다이오드와 쇼트키 다이오드를 형성함으로써, 데이터 저장소로 사용되는 상변화층(1331)과 선택 소자를 일체형으로 구현하는 동시에, 양방향 전류 구동을 구현할 수 있다. 따라서, 상변화 메모리 셀(1330)은 종래의 OTS가 갖는 스케일링에서 고집적도를 구현하기 힘든 단점과, 스케일링에 따른 물질 신뢰성의 문제점을 방지하고 해결할 수 있다.
또한, 상변화 메모리 셀(1330)은 N 타입의 반도체층(1332)을 저 누설 전류 특성을 갖는 물질로 형성함으로써, 누설 전류를 차단 및 방지할 수 있다.
이상, 설명된 상변화 메모리 셀(1330)의 특징은 상변화 메모리 셀(1330)을 포함하는 상변화 메모리 소자(1300)에도 그대로 적용될 수 있다. 이에, 일 실시예에 따른 상변화 메모리 소자(1300) 역시 데이터 저장소로 사용되는 상변화층(1331)과 선택 소자를 일체형으로 구현하는 동시에 양방향 전류 구동을 구현함으로써, 종래의 OTS가 갖는 스케일링에서 고집적도를 구현하기 힘든 단점과, 스케일링에 따른 물질 신뢰성의 문제점을 방지하고 해결할 수 있으며, N 타입의 반도체층(1332)을 저 누설 전류 특성을 갖는 물질로 형성함으로써, 누설 전류를 차단 및 방지할 수 있다.
또한, 이상 설명된 상변화 메모리 셀(1330) 및 이를 포함하는 상변화 메모리 소자(1300)는, 간략화된 구조로 설명되었으나, 고집적 3차원 아키텍처를 갖도록 구현될 수 있다. 이에 대한 상세한 설명은 아래에서 기재하기로 한다.
도 17은 일 실시예에 따른 3차원 아키텍처를 갖도록 구현된 상변화 메모리를 나타낸 도면이다.
도 17을 참조하면, 상변화 메모리(1700)는 수평 방향으로 연장 형성된 적어도 하나의 제1 전극(1710), 적어도 하나의 제1 전극(1710)에 대해 수직 방향으로 연장 형성된 제2 전극(1720)과, 적어도 하나의 제1 전극(1710) 및 제2 전극(1720) 사이에 개재되는 적어도 하나의 상변화 메모리 셀(1730)을 포함한다.
이와 같은 구조의 상변화 메모리(1700)에서 적어도 하나의 상변화 메모리 셀(1730)은 도 13 내지 16을 참조하여 상술된 상변화 메모리 셀에 해당되게 된다. 즉, 적어도 하나의 상변화 메모리 셀(1730) 각각은, 적어도 하나의 제1 전극(1710) 및 제2 전극(1720) 사이에 개재된 채, 적어도 하나의 제1 전극(1710) 및 제2 전극(1720)을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용되는 적어도 하나의 P 타입의 상변화층(1731) 및 적어도 하나의 P 타입의 상변화층(1731)과 맞닿은 채, 적어도 하나의 제1 전극(1710) 및 제2 전극(1720) 사이에 개재되는 적어도 하나의 N 타입의 반도체층(1732)을 포함함으로써, 적어도 하나의 P 타입의 상변화층(1731) 및 적어도 하나의 N 타입의 반도체층(1732)이 PN 다이오드를 형성하고 적어도 하나의 P 타입의 상변화층(1731)은 제2 전극(1720)과의 접촉 계면에서 쇼트키 다이오드를 형성하는 것을 특징으로 한다.
적어도 하나의 P 타입의 상변화층(1731) 및 적어도 하나의 N 타입의 반도체층(1732)으로 구성되는 적어도 하나의 상변화 메모리 셀(1730) 각각에 대한 상세한 설명은, 도 13 내지 16을 참조하여 기재되었으므로 생략하기로 한다.
도 18은 종래 NPN 구조의 상변화 메모리 셀을 나타낸 도면이다.
도 18을 참조하면, 종래의 NPN 구조는 P 타입의 중간층(1811)이 고 저항인 결정 상태인 경우(1810)와 저 저항인 결정 상태인 경우(1820) 모두에서 공핍층으로 중간층(1811)을 사용하게 된다.
이에, 종래의 NPN 구조는, 중간층(1811)이 저 저항인 결정 상태인 경우(1820) 높은 홀 농도로 인해 공핍화가 어려운 문제점을 갖는다.
따라서, 이러한 NPN 구조의 문제점을 해결할 수 있는 기술의 개발이 요구되고 있다.
도 19는 일 실시예에 따른 상변화 메모리 소자를 나타낸 도면이고, 도 20은 일 실시예에 따른 상변화 메모리 소자가 양방향 전류 구동을 구현하는 것을 설명하기 위한 도면이며, 도 21은 일 실시예에 따른 상변화 메모리 소자에서 선택 소자가 상변화층과 일체형으로 구현되는 것을 설명하기 위한 도면이다.
도 19 내지 21을 참조하면, 일 실시예에 따른 상변화 메모리 소자(1900)는, W, TaN, TiN 등과 같이 전도성을 갖는 금속 물질로 형성되는 제1 전극(1910)과 제2 전극(1920) 및 그리고 그 사이에 개재되는 상변화 메모리 셀(1930)을 포함한다.
상변화 메모리 셀(1930)은 P 타입의 중간층(1931) 및 N 타입의 상부층(1932)과 하부층(1933)을 포함하는 구조를 갖는다. 이에, 상변화 메모리 셀(1930)은 도 19과 같이 NPN 구조를 통해 양방향 PN 다이오드들(2010, 2020)을 형성하여 양방향 전류 구동을 구현할 수 있다. 일례로, 상변화 메모리 셀(1930)은 도 20과 같이, 중간층(1931) 및 상부층(1932)으로 제1 방향으로의 제1 PN 다이오드(2010)를 형성하고, 중간층(1931) 및 하부층(1933)으로 제1 방향과 반대 방향인 제2 방향으로의 제2 PN 다이오드(2020)를 형성함으로써, 제1 방향 및 제2 방향으로의 양방향 전류 구동을 구현할 수 있다.
여기서, 양방향 PN 다이오드들(2010, 2020)은, 후술되는 바와 같이 중간층(1931), 상부층(1932) 또는 하부층(1933) 중 어느 하나의 층을 적응적으로 공핍층으로 사용함으로써, 제1 전극(1910) 및 제2 전극(1920)을 통해 인가되는 전압을 P 타입의 중간층(1931)에 선택적으로 스위칭하는 선택 소자로 사용될 수 있다.
따라서, 상변화 메모리 셀(1930)은 선택 소자로 동작하는 양방향 PN 다이오드들(2010, 2020)을 데이터 저장소로 사용되는 P 타입의 중간층(2031)을 기반으로 구현함으로써, 데이터 저장의 기능(제1 전극(1910) 및 제2 전극(1920)을 통해 인가되는 전압에 의해 변화되는 중간층(1931)의 결정 상태로 데이터를 나타내는 기능)과 선택 소자의 기능(제1 전극(1910) 및 제2 전극(1920)을 통해 인가되는 전압을 중간층(1931)에 선택적으로 스위칭하는 기능)을 일체화할 수 있다. 즉, P 타입의 중간층(1931)은 도 21과 같이 상변화 메모리 셀(1930)에서 데이터 저장소의 기능을 수행하는 동시에, 양방향 다이오드들(2010, 2020)을 형성하여 선택 소자의 기능도 수행할 수 있다.
상변화 메모리 셀(1930)은 이처럼 데이터 저장소로 사용되는 중간층(1931)과 선택 소자를 일체형으로 구현함으로써, 종래의 OTS가 갖는 스케일링에서 고집적도를 구현하기 힘든 단점과, 스케일링에 따른 물질 신뢰성의 문제점을 방지하고 해결할 수 있다.
P 타입의 중간층(1931)은, 제1 전극(1910) 및 제2 전극(1920)을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용된다. 즉, 중간층(1931)은 제1 전극(1910) 및 제2 전극(1920)을 통해 인가되는 전압에 의해 결정 상태가 결정질 상태와 비결정질 상태 사이에서 변화되는 상변화층을 의미하며, 구성 물질로는 일반적인 상변화 특성(결정질일 때 저 저항성을 갖고 비결정질일 때 고 저항성을 갖는 특성)을 갖는 물질 또는 역 상변화 특성(결정질일 때 고 저항성을 갖고 비결정질일 때 저 저항성을 갖는 특성)을 갖는 물질이 사용될 수 있다. 이하, 결정 상태가 결정질일 때 고 저항성을 갖는다는 것은, 결정 상태가 비결정질일 때 갖게 되는 저항성을 기준으로 상대적으로 높은 저항성을 갖는 것을 의미하고, 결정 상태가 비결정질일 때 저 저항성을 갖는다는 것은, 결정 상태가 결정질일 때 갖게 되는 저항성을 기준으로 상대적으로 낮은 저항성을 갖는 것을 의미한다.
예를 들어, 중간층(1931)은 역 상변화 특성을 갖도록 상변화 물질에 트랜지션 메탈이 함유되어 형성될 수 있다. 이 때, 상변화 물질로는 Ge, Sb 또는 Te 중 적어도 하나가 사용되며, 트랜지션 메탈로는 Cr, Ti, Ni, Zn, Cu 또는 Mo 중 적어도 하나가 사용될 수 있다. 상변화 물질에 트랜지션 메탈이 함유되는 조성비는, 중간층(1931)의 결정 상태가 결정질일 때와 비결정질일 때 사이의 저항비를 최대화하도록 조절될 수 있다. 예를 들어, Ge 및 Te와 같은 상 변화 물질에 Cr(또는 Ti, Ni, Zn, Cu, Mo 등)과 같은 트랜지션 메탈이 함유되는 조성비는, 중간층(231)의 결정 상태가 결정질일 때와 비결정질일 때 사이의 저항비를 최대화하도록 Ge 및 Te을 기준으로 10% 미만의 중량 백분율을 갖도록 조절될 수 있다.
상부층(1932)과 하부층(1933)은 N 타입의 반도체 물질로 중간층(1931)의 양단에 형성된다. 예를 들어, 상부층(1932) 및 하부층(1933) 각각은 낮은 누설 전류 특성을 갖는 Zn, In 또는 Ga 중 적어도 하나, 4족 반도체 물질 또는 3-5족 화합물을 포함하는 N 타입의 반도체 물질로 형성될 수 있다. 여기서, N 타입의 반도체 물질로는 ZnO x 계열의 물질이 사용될 수 있으며, ZnO x 계열의 물질은 AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 중 적어도 하나를 포함할 수 있다.
특히, 상부층(1932)과 하부층(1933) 각각은 중간층(1931)이 고 저항인 결정 상태일 때(1940)의 전하량보다 많고 중간층(1931)이 저 저항인 결정 상태일 때(1950)의 전하량보다 적은 전하량을 갖도록 N 타입 도펀트가 도핑되는 농도가 조절된 것을 특징으로 할 수 있다. 따라서, 도 19와 같이 중간층(1931)이 고 저항인 결정 상태일 때(1940)일 경우, 중간층(1931)의 전하량이 상부층(1932)과 하부층(1933)의 전하량보다 상대적으로 적게 되어 중간층(1931)이 공핍화되며 공핍층으로 사용될 수 있다. 반면에, 도 19와 같이 중간층(1931)이 저 저항인 결정 상태인 경우(1950), 상부층(1932)과 하부층(1933)의 전하량이 중간층(1931)의 전하량보다 상대적으로 적게 되어 상부층(1932) 또는 하부층(1933) 중 어느 하나의 층이 공핍화되어 공핍층으로 사용될 수 있다. 도면에는 상부층(1932)이 공핍되어 공핍층으로 사용되는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 하부층(1933)이 공핍되어 공핍층으로 사용될 수도 있다.
즉, 상부층(1932)과 하부층(1933)에서, 중간층(1931)이 고 저항인 결정 상태일 때(1940)의 전하량보다 많고 중간층(1931)이 저 저항인 결정 상태일 때(1950)의 전하량보다 적은 전하량을 갖도록 N 타입 도펀트가 도핑되는 농도가 조절됨으로써, 중간층(1931)의 결정 상태(저항 상태)에 기초하여 중간층(1931), 상부층(1932) 또는 하부층(1933) 중 어느 하나의 층이 적응적으로 공핍층으로 사용된다.
이처럼, 일 실시예에 따른 상변화 메모리 셀(1930)은 중간층(1931)의 결정 상태(저항 상태)에 기초하여 중간층(1931), 상부층(1932) 또는 하부층(1933) 중 어느 하나의 층을 적응적으로 공핍층으로 사용함으로써, 중간층만을 공핍층으로 사용하는 종래 NPN 구조의 상변화 메모리 셀이 갖게 되는 문제점(중간층이 저 저항인 결정 상태인 경우 높은 홀 농도로 인해 공핍화가 어려운 문제점)이 해결될 수 있다.
또한, 도면에는 도시되지 않았지만, 상부층(1932)과 중간층(1931)의 사이 영역 또는 하부층(1933)과 중간층(1931)의 사이 영역 중 적어도 하나의 영역에는 적어도 하나의 터널링 박막(미도시)이 배치될 수도 있다. 이러한 적어도 하나의 터널링 박막은 중간층(1931)에서의 누설 전류를 저감하거나 P 타입 도펀트와 N 타입 도펀트 사이의 인터믹싱을 방지할 수 있다.
여기서, 적어도 하나의 터널링 박막은 누설 전류를 저감하거나 P 타입 도펀트와 N 타입 도펀트 사이의 인터믹싱을 방지하는 동시에, 터널링 전류는 흐르도록 하는 물질과 두께로 형성될 수 있다. 예를 들어, 적어도 하나의 터널링 박막은 터널링 전류가 흐를 수 있는 전제 아래 누설 전류를 최대로 저감하는 물질(일례로, SiO 2, Si 3N 4, SiON 또는 AlO x 중 적어도 하나를 포함하는 고저항 물질)로 형성될 수 있다. 다른 예를 들면, 적어도 하나의 터널링 박막은 누설 전류를 저감하고자 하는 목표값 또는 P 타입 도펀트와 N 타입 도펀트 사이의 인터믹싱을 방지하고자 하는 목표값에 기초하여 그 두께가 조절될 수 있다. 다시 말해, 적어도 하나의 터널링 박막은 터널링 전류가 흐를 수 있는 전제 아래 누설 전류를 목표값으로 저감하도록 하는 두꺼운 두께로 형성될 수 있다.
이처럼, 일 실시예에 따른 상변화 메모리 셀(1930)은 적어도 하나의 터널링 박막을 포함하는 구조를 가짐으로써, 중간층(1931)에서의 누설 전류를 획기적으로 저감하며, P 타입 도펀트와 N 타입 도펀트 사이의 인터믹싱을 방지할 수 있다. 더욱이, 전술된 바와 같이 상부층(1932)과 하부층(1933)을 형성하는 물질로 낮은 누설 전류 특성을 갖는 물질이 사용됨으로써, 누설 전류가 더 저감되며 P 타입 도펀트와 N 타입 도펀트 사이의 인터믹싱이 방지될 수 있다.
이상, 설명된 상변화 메모리 셀(1930)의 특징은 상변화 메모리 셀(1930)을 포함하는 상변화 메모리 소자(1900)에도 그대로 적용될 수 있다. 이에, 일 실시예에 따른 상변화 메모리 소자(1900) 역시 설명된 상변화 메모리 셀(230)의 장점을 그대로 갖게 될 수 있다.
또한, 이상 설명된 상변화 메모리 셀(1930) 및 이를 포함하는 상변화 메모리 소자(1900)는, 간략화된 구조로 설명되었으나, 고집적 3차원 아키텍처를 갖도록 구현될 수 있다. 이에 대한 상세한 설명은 도 22를 참조하여 기재하기로 한다.
도 22는 일 실시예에 따른 3차원 아키텍처를 갖도록 구현된 상변화 메모리를 나타낸 도면이다. 이하, 상변화 메모리는 도 19 내지 21을 참조하여 전술된 상변화 메모리 소자가 복수 개 구현되어 결합되어 형성하는 3차원 아키텍처의 메모리를 의미한다.
도 22를 참조하면, 상변화 메모리(2200)는 수평 방향으로 연장 형성된 적어도 하나의 제1 전극(2210), 적어도 하나의 제1 전극(2210)에 대해 수직 방향으로 연장 형성된 제2 전극(2220)과, 적어도 하나의 제1 전극(2210) 및 제2 전극(2220) 사이에 개재되는 적어도 하나의 상변화 메모리 셀(2230)을 포함한다.
이와 같은 구조의 상변화 메모리(2200)에서 적어도 하나의 상변화 메모리 셀(2230)은 도 19 내지 21을 참조하여 상술된 상변화 메모리 셀에 해당되게 된다. 즉, 적어도 하나의 상변화 메모리 셀(2230) 각각은, 적어도 하나의 제1 전극(2210) 및 제2 전극(2220)을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용되는 P 타입의 중간층(2231) 및 N 타입의 반도체 물질로 중간층(2231)의 양단에 형성되는 상부층(2232)과 하부층(2233)을 포함한다.
이 때, 상변화 메모리 셀(2230) 각각은, 도 19 내지 21을 참조하여 전술된 바와 마찬가지로, 중간층(2231)의 결정 상태에 기초하여 중간층(2231), 상부층(2232) 또는 하부층(2233) 중 어느 하나의 층을 적응적으로 공핍층으로 사용하는 것을 특징으로 한다.
이처럼 적어도 하나의 상변화 메모리 셀(2230) 각각이 도 19 내지 21을 참조하여 상술된 상변화 메모리 셀에 해당되는 바, 도 19 내지 21을 참조하여 상술된 상변화 메모리 셀이 갖는 양방향 전류 구동의 특성, 데이터 저장 기능과 선택 소자의 기능을 일체화한 특성, 공핍층으로 중간층(2231), 상부층(2232) 또는 하부층(2233) 중 어느 하나의 층을 적응적으로 사용하는 특성, 누설 전류를 저감하는 특성 등은 적어도 하나의 상변화 메모리 셀(2230) 각각에 동일하게 적용될 수 있다. 이에 대한 상세한 설명은 도 19 내지 21을 참조하여 기재되었으므로 생략하기로 한다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (21)

  1. 상부 전극 및 하부 전극을 포함하는 상변화 메모리 소자에서 사용되는 상변화 메모리 셀에 있어서,
    P 타입 또는 N 타입의 반도체 물질로 형성되는 중간층; 및
    상기 P 타입 또는 상기 N 타입 중 상기 중간층을 형성하는 반도체 물질과 다른 타입의 반도체 물질로 상기 중간층의 양단에 형성되는 상부층과 하부층
    을 포함하고,
    상기 상변화 메모리 셀은,
    NPN 또는 PNP 구조로 형성되어, 상기 상부 전극 및 상기 하부 전극으로부터 상기 상부층 및 상기 하부층을 통해 인가되는 전압을 상기 중간층, 상기 상부층 또는 상기 하부층 중 데이터 저장소로 사용되는 P 타입의 적어도 하나의 층에 선택적으로 스위칭하는, 상변화 메모리 셀.
  2. 제1항에 있어서,
    상기 중간층, 상기 상부층 또는 상기 하부층 중 데이터 저장소로 사용되는 P 타입의 적어도 하나의 층은,
    상기 상부층 및 상기 하부층을 통해 인가되는 전압에 의해 결정 상태 또는 물질의 전도성이 변화됨에 따라 상기 데이터 저장소로 사용되는, 상변화 메모리 셀.
  3. 제1항에 있어서,
    상기 상변화 메모리 셀은,
    상기 NPN 구조로 형성되는 경우, 상기 NPN 구조에서 NP의 역방향 바이어스에 의해 상기 P 타입의 중간층이 공핍(Depletion)됨에 따라 도통되어, 상기 P 타입의 중간층의 결정 상태 또는 물질의 전도성을 판독하는 판독 동작을 수행하는, 상변화 메모리 셀.
  4. 제1항에 있어서,
    상기 상변화 메모리 셀은,
    상기 PNP 구조로 형성되는 경우, 상기 PNP 구조에서 NP의 역방향 바이어스에 의해 상기 상부층 또는 상기 하부층 중 P 타입의 어느 하나의 층이 공핍됨에 따라 도통되어, 상기 P 타입의 어느 하나의 층의 결정 상태 또는 물질의 전도성을 판독하는 판독 동작을 수행하거나,
    PN의 역방향 바이어스에 의해 상기 N 타입의 중간층이 공핍됨에 따라 도통되어, 상기 P 타입의 어느 하나의 층의 결정 상태 또는 물질의 전도성을 판독하는 판독 동작을 수행하는, 상변화 메모리 셀.
  5. 상부 전극 및 하부 전극을 포함하는 상변화 메모리 소자에서 사용되는 상변화 메모리 셀에 있어서,
    N 타입 또는 P 타입의 반도체 물질로 형성되는 중간층; 및
    상기 N 타입 또는 상기 P 타입 중 상기 중간층을 형성하는 반도체 물질과 다른 타입의 반도체 물질로 상기 중간층의 양단에 형성되는 상부층과 하부층
    을 포함하고,
    상기 상변화 메모리 셀은,
    PNP 또는 NPN 구조로 형성되어, 상기 상부 전극 및 상기 하부 전극으로부터 상기 상부층 및 상기 하부층을 통해 인가되는 전압을 상기 중간층, 상기 상부층 또는 상기 하부층 중 데이터 저장소로 사용되는 N 타입의 적어도 하나의 층에 선택적으로 스위칭하는, 상변화 메모리 셀.
  6. 제5항에 있어서,
    상기 상부층 또는 상기 하부층 중 데이터 저장소로 사용되는 N 타입의 적어도 하나의 층은,
    상기 상부층 및 상기 하부층을 통해 인가되는 전압에 의해 결정 상태 또는 물질의 전도성이 변화됨에 따라 상기 데이터 저장소로 사용되는, 상변화 메모리 셀.
  7. 제5항에 있어서,
    상기 상변화 메모리 셀은,
    상기 NPN 구조로 형성되는 경우, 상기 NPN 구조에서 NP의 역방향 바이어스에 의해 상기 P 타입의 중간층이 공핍(Depletion)됨에 따라 도통되어, 상기 상부층 또는 상기 하부층 중 N 타입의 어느 하나의 층의 결정 상태 또는 물질의 전도성을 판독하는 판독 동작을 수행하는, 상변화 메모리 셀.
  8. 제5항에 있어서,
    상기 상변화 메모리 셀은,
    상기 PNP 구조로 형성되는 경우, 상기 PNP 구조에서 NP의 역방향 바이어스에 의해 상기 상부층 또는 상기 하부층 중 P 타입의 어느 하나의 층이 공핍됨에 따라 도통되어, 상기 N 타입의 중간층의 결정 상태 또는 물질의 전도성을 판독하는 판독 동작을 수행하거나,
    PN의 역방향 바이어스에 의해 상기 N 타입의 중간층이 공핍됨에 따라 도통되어, 상기 N 타입의 중간층의 결정 상태 또는 물질의 전도성을 판독하는 판독 동작을 수행하는, 상변화 메모리 셀.
  9. 상부 전극 및 하부 전극을 포함하는 상변화 메모리 소자에서 사용되는 상변화 메모리 셀에 있어서,
    P 타입 또는 N 타입의 반도체 물질로 형성되는 중간층; 및
    상기 중간층의 양단에 메탈로 형성되는 상부층과 하부층
    을 포함하고,
    상기 상변화 메모리 셀은,
    상기 상부 전극 및 상기 하부 전극으로부터 상기 상부층 및 상기 하부층을 통해 인가되는 전압을 상기 중간층에 선택적으로 스위칭하며,
    상기 중간층이 P 타입의 반도체 물질로 형성되는 경우, 상기 상부층과 상기 하부층을 형성하는 메탈의 일함수가 상기 중간층을 형성하는 반도체 물질의 일함수보다 적은 값을 갖도록 하는 쇼트키 장벽을 통해 상기 P 타입의 중간층이 공핍됨에 따라 도통되어, 상기 P 타입의 중간층의 결정 상태 또는 물질의 전도성을 판독하는 판독 동작을 수행하거나,
    상기 중간층이 N 타입의 반도체 물질로 형성되는 경우, 상기 상부층과 상기 하부층을 형성하는 메탈의 일함수가 상기 중간층을 형성하는 반도체 물질의 일함수보다 큰 값을 갖도록 하는 쇼트키 장벽을 통해 상기 N 타입의 중간층이 공핍됨에 따라 도통되어, 상기 N 타입의 중간층의 결정 상태 또는 물질의 전도성을 판독하는 판독 동작을 수행하는, 상변화 메모리 셀.
  10. 제1 전극;
    제2 전극;
    상기 제1 전극 및 상기 제2 전극 사이에 개재된 채, 상기 제1 전극 및 상기 제2 전극을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용되는 P 타입의 상변화층; 및
    상기 P 타입의 상변화층의 상부에 배치되는 N 타입의 반도체층
    을 포함하고,
    상기 P 타입의 상변화층 및 상기 N 타입의 반도체층은,
    PN 다이오드를 형성하며,
    상기 P 타입의 상변화층은,
    상기 제2 전극과의 접촉 계면에서 쇼트키 다이오드를 형성하는 것을 특징으로 하는 상변화 메모리 소자.
  11. 제10항에 있어서,
    상기 상변화 메모리 소자는,
    상기 PN 다이오드 및 상기 쇼트키 다이오드를 이용하여 양방향 전류 구동을 구현하는 것을 특징으로 하는 상변화 메모리 소자.
  12. 제10항에 있어서,
    상기 PN 다이오드와 상기 쇼트키 다이오드는,
    상기 제1 전극 및 상기 제2 전극을 통해 인가되는 전압을 상기 P 타입의 상변화층에 선택적으로 스위칭하는 선택 소자로 사용되는 것을 특징으로 하는 상변화 메모리 소자.
  13. 제10항에 있어서,
    상기 P 타입의 상변화층은,
    상기 제2 전극과의 접촉 계면에서 안정적인 쇼트키 특성을 갖는 쇼트키 다이오드를 형성하도록 트랜지션 메탈이 함유된 상변화 물질에 질소가 도핑되어 형성되는 것을 특징으로 하는 상변화 메모리 소자.
  14. 제1 전극 및 제2 전극을 포함하는 상변화 메모리 소자에서 사용되는 상변화 메모리 셀에 있어서,
    상기 제1 전극 및 상기 제2 전극 사이에 개재된 채, 상기 제1 전극 및 상기 제2 전극을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용되는 P 타입의 상변화층; 및
    상기 P 타입의 상변화층의 상부에 배치되는 N 타입의 반도체층
    을 포함하고,
    상기 P 타입의 상변화층 및 상기 N 타입의 반도체층은,
    PN 다이오드를 형성하며,
    상기 P 타입의 상변화층은,
    상기 제2 전극과의 접촉 계면에서 쇼트키 다이오드를 형성하는 것을 특징으로 하는 상변화 메모리 셀.
  15. 고집적 3차원 아키텍처를 갖는 상변화 메모리에 있어서,
    수평 방향으로 연장 형성된 적어도 하나의 제1 전극 및 상기 적어도 하나의 제1 전극에 대해 수직 방향으로 연장 형성된 제2 전극;
    상기 적어도 하나의 제1 전극 및 상기 제2 전극 사이에 개재된 채, 상기 적어도 하나의 제1 전극 및 상기 제2 전극을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용되는 적어도 하나의 P 타입의 상변화층; 및
    상기 적어도 하나의 P 타입의 상변화층과 맞닿은 채, 상기 적어도 하나의 제1 전극 및 상기 제2 전극 사이에 개재되는 적어도 하나의 N 타입의 반도체층
    을 포함하고,
    상기 적어도 하나의 P 타입의 상변화층 및 상기 적어도 하나의 N 타입의 반도체층은,
    PN 다이오드를 형성하며,
    상기 적어도 하나의 P 타입의 상변화층은,
    상기 제2 전극과의 접촉 계면에서 쇼트키 다이오드를 형성하는 것을 특징으로 하는 상변화 메모리.
  16. 제1 전극;
    제2 전극; 및
    상기 제1 전극 및 상기 제2 전극 사이에 개재되는 상변화 메모리 셀
    을 포함하고,
    상기 상변화 메모리 셀은,
    상기 제1 전극 및 상기 제2 전극을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용되는 P 타입의 중간층; 및
    N 타입의 반도체 물질로 상기 중간층의 양단에 형성되는 상부층과 하부층
    을 포함하며,
    상기 중간층의 결정 상태에 기초하여 상기 중간층, 상기 상부층 또는 상기 하부층 중 어느 하나의 층을 적응적으로 공핍층(Depletion layer)으로 사용하는 것을 특징으로 하는 상변화 메모리 소자.
  17. 제16항에 있어서,
    상기 상변화 메모리 셀은,
    상기 중간층이 고 저항인 결정 상태인 경우 상기 중간층을 공핍층으로 사용하고,
    상기 중간층이 저 저항인 결정 상태인 경우 상기 상부층 또는 상기 하부층 중 어느 하나의 층을 공핍층으로 사용하는 것을 특징으로 하는 상변화 메모리 소자.
  18. 제16항에 있어서,
    상기 상부층과 상기 하부층 각각은,
    상기 중간층이 고 저항인 결정 상태일 때의 전하량보다 많고 상기 중간층이 저 저항인 결정 상태일 때의 전하량보다 적은 전하량을 갖도록 N 타입 도펀트가 도핑되는 농도가 조절된 것을 특징으로 하는 상변화 메모리 소자.
  19. 제16항에 있어서,
    상기 상변화 메모리 셀은,
    NPN 구조를 기반으로 상기 중간층, 상기 상부층 또는 상기 하부층 중 어느 하나의 층을 적응적으로 공핍층으로 사용하여, 상기 제1 전극 및 상기 제2 전극으로부터 인가되는 전압을 상기 중간층에 선택적으로 스위칭하는 것을 특징으로 하는 상변화 메모리 소자.
  20. 제1 전극 및 제2 전극을 포함하는 상변화 메모리 소자에서 사용되는 상변화 메모리 셀에 있어서,
    상기 제1 전극 및 상기 제2 전극을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용되는 P 타입의 중간층; 및
    N 타입의 반도체 물질로 상기 중간층의 양단에 형성되는 상부층과 하부층
    을 포함하고,
    상기 상변화 메모리 셀은,
    상기 중간층의 결정 상태에 기초하여 상기 중간층, 상기 상부층 또는 상기 하부층 중 어느 하나의 층을 적응적으로 공핍층(Depletion layer)으로 사용하는 것을 특징으로 하는 상변화 메모리 셀.
  21. 3차원 아키텍처를 갖는 상변화 메모리에 있어서,
    수평 방향으로 연장 형성된 적어도 하나의 제1 전극;
    상기 적어도 하나의 제1 전극에 대해 수직 방향으로 연장 형성된 제2 전극; 및
    상기 적어도 하나의 제1 전극 및 상기 제2 전극 사이에 개재는 적어도 하나의 상변화 메모리 셀
    을 포함하고,
    상기 적어도 하나의 상변화 메모리 셀 각각은,
    상기 적어도 하나의 제1 전극 및 상기 제2 전극을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용되는 P 타입의 중간층; 및
    N 타입의 반도체 물질로 상기 중간층의 양단에 형성되는 상부층과 하부층
    을 포함하며,
    상기 중간층의 결정 상태에 기초하여 상기 중간층, 상기 상부층 또는 상기 하부층 중 어느 하나의 층을 적응적으로 공핍층(Depletion layer)으로 사용하는 것을 특징으로 하는 상변화 메모리.
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