KR20170029799A - 반도체 장치 - Google Patents

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사공현철
배상우
추승진
이우겸
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삼성전자주식회사
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Abstract

GJD(Gated Junction diode)의 게이트에 전압을 인가하여, 다이오드의 누설 전류 발생을 억제할 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 입출력 단자와 연결되는 내부 회로, 및 상기 내부 회로를 정전 방전으로부터 보호하고, 제1 다이오드를 포함하는 정전 방전 보호 소자(ESD Protection Circuit)을 포함하고, 상기 제1 다이오드는 기판 상에 형성되고, 제1 회복 전압(recovery voltage)이 인가되는 제1 게이트, 상기 기판 내에, 상기 제1 게이트 하부에 형성된 제1 도전형의 제1 웰, 상기 제1 게이트의 일측에, 상기 제1 웰 내에 형성된 제2 도전형의 제1 불순물 영역, 상기 제1 게이트의 타측에, 상기 제1 웰 내에 형성되고, 상기 제1 웰의 도핑 농도보다 높은 제1 도전형의 제2 불순물 영역을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 더 구체적으로 다이오드를 포함하는 반도체 장치에 관한 것이다.
씨모스(CMOS)기술로 제조된 반도체 집적회로에서는, 인체의 접촉 등으로 인하여 발생되는 정전기의 발생에 따라 유입되는 고전압 또는 고전류에 대해 매우 민감한 영향을 받는다. 즉, 정전기의 발생에 따라 고전압 또는 고전류가 집적 회로의 칩 내로 유입되는 경우, 집적회로 내에서는 절연막이 파괴되거나 채널이 단락되는 현상이 발생되어 집적회로의 내부 동작이 불가능하게 될 수 있다.
이를 방지하기 위하여 반도체 집적회로는 입출력 회로에 정전 방전 보호 회로를 더 구비하고, 정전 방전 보호 회로는 정전기에 의한 고전압 또는 고전류가 집적회로의 내부 소자로 유입되지 않도록 사전에 방전하는 기능을 수행한다.
본 발명이 해결하려는 과제는, GJD(Gated Junction diode)의 게이트에 전압을 인가하여, 다이오드의 누설 전류 발생을 억제할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는, GJD(Gated Junction diode)의 게이트에 전압을 인가하여, 동작 성능 및 신뢰성을 개선을 할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 입출력 단자와 연결되는 내부 회로, 및 상기 내부 회로를 정전 방전으로부터 보호하고, 제1 다이오드를 포함하는 정전 방전 보호 소자(ESD Protection Circuit)을 포함하고, 상기 제1 다이오드는 기판 상에 형성되고, 제1 회복 전압(recovery voltage)이 인가되는 제1 게이트, 상기 기판 내에, 상기 제1 게이트 하부에 형성된 제1 도전형의 제1 웰, 상기 제1 게이트의 일측에, 상기 제1 웰 내에 형성된 제2 도전형의 제1 불순물 영역, 상기 제1 게이트의 타측에, 상기 제1 웰 내에 형성되고, 상기 제1 웰의 도핑 농도보다 높은 제1 도전형의 제2 불순물 영역을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 불순물 영역은 상기 입출력 단자와 연결되고, 상기 제1 게이트는 상기 제1 불순물 영역 및 상기 제2 불순물 영역과 전기적으로 비연결된다.
본 발명의 몇몇 실시예에서, 상기 제1 웰은 p형의 웰이고, 상기 제1 회복 전압은 음(-)의 전압이다.
본 발명의 몇몇 실시예에서, 상기 제1 웰은 n형의 웰이고, 상기 제1 회복 전압은 양(+)의 전압이다.
본 발명의 몇몇 실시예에서, 상기 정전 방전 보호 소자는 제2 다이오드를 더 포함하고, 상기 제2 다이오드는 기판 상에 형성되는 제2 게이트와, 상기 기판 내에, 상기 제2 게이트의 하부에 형성된 제2 도전형의 제2 웰과, 상기 제2 게이트의 일측에, 상기 제2 웰 내에 형성된 제1 도전형의 제3 불순물 영역과, 상기 제2 게이트의 타측에, 상기 제2 웰 내에 형성되고, 상기 제2 웰의 도핑 농도보다 높은 제2 도전형의 제4 불순물 영역을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 게이트는 제2 회복 전압이 인가되고, 상기 제3 불순물 영역은 상기 입출력 단자와 연결된다.
본 발명의 몇몇 실시예에서, 상기 제2 게이트는 상기 제3 불순물 영역 및 상기 제4 불순물 영역과 전기적으로 비연결된다.
본 발명의 몇몇 실시예에서, 상기 제1 회복 전압과 상기 제2 회복 전압은 서로 다르다.
본 발명의 몇몇 실시예에서, 제2 게이트와, 상기 제2 게이트 양측에 형성되는 제2 도전형의 소오스/드레인을 포함하는 트랜지스터를 더 포함하고, 상기 제2 게이트는 상기 제1 회복 전압이 인가된다.
본 발명의 몇몇 실시예에서, 상기 기판 내에 형성된 매립 채널층을 더 포함하고, 상기 매립 채널층의 에너지 밴드갭은 상기 기판의 에너지 밴드갭보다 작다.
본 발명의 몇몇 실시예에서, 상기 기판은 실리콘 기판이고, 상기 매립 채널층은 실리콘 게르마늄층이다.
본 발명의 몇몇 실시예에서, 상기 기판은 핀형 패턴을 포함하고, 상기 제1 게이트는 상기 핀형 패턴과 교차하도록 형성된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판 내에 형성되는 제1 도전형의 제1 웰과, 제2 도전형의 제2 웰, 상기 제1 웰 내에 형성되고, 제1 단자 전압에 연결되는 제1 도전형의 제1 불순물 영역, 상기 제1 웰 내에 형성되는 제2 도전형의 제2 불순물 영역, 상기 제2 웰 내에 형성되고, 상기 제2 불순물 영역과 전기적으로 연결되는 제1 도전형의 제3 불순물 영역, 상기 제2 웰 내에 형성되고, 상기 제1 단자 전압과 다른 제2 단자 전압에 연결되는 제2 도전형의 제4 불순물 영역, 상기 제1 불순물 영역 및 상기 제2 불순물 영역 사이의 상기 기판 상에 형성되는 제1 게이트, 및 상기 제3 불순물 영역 및 상기 제4 불순물 영역 사이의 상기 기판 상에 형성되는 제2 게이트를 포함하고, 상기 제1 게이트에 인가되는 제1 회복 전압과, 상기 제2 게이트에 인가되는 제2 회복 전압은 서로 다른 부호를 갖는다.
본 발명의 몇몇 실시예에서, 상기 제1 웰은 p형의 웰이고, 상기 제1 회복 전압은 음(-)의 전압이다.
본 발명의 몇몇 실시예에서, 상기 제1 웰은 n형의 웰이고, 상기 제1 회복 전압은 양(+)의 전압이다.
본 발명의 몇몇 실시예에서, 상기 제1 불순물 영역의 도핑 농도 및 상기 제2 불순물 영역의 도핑 농도는 상기 제1 웰의 도핑 농도보다 높고, 상기 제3 불순물 영역의 도핑 농도 및 상기 제4 불순물 영역의 도핑 농도는 상기 제2 웰의 도핑 농도보다 높다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트는 상기 제1 불순물 영역 및 상기 제2 불순물 영역과 전기적으로 비연결되고, 상기 제2 게이트는 상기 제3 불순물 영역 및 상기 제4 불순물 영역과 전기적으로 비연결된다.
본 발명의 몇몇 실시예에서, 상기 제2 웰은 상기 제1 웰 내에 형성된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 3은 도 2의 A - A를 따라서 절단한 단면도이다.
도 4는 도 2의 B - B를 따라서 절단한 단면도이다.
도 5a 내지 도 6c는 본 발명의 실시예에 따른 반도체 장치의 효과를 설명하기 위한 도면들이다.
도 7은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 도 10의 게이트 하부에서 밴드갭 구조를 설명하기 위한 도면이다.
도 12는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13 및 도 14는 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 15는 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 16은 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17은 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 18은 도 17의 I 부분을 나타내는 단면도이다.
도 19는 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 20은 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 21 내지 도 23은 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 6b를 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 회로도이다. 도 2는 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 3은 도 2의 A - A를 따라서 절단한 단면도이다. 도 4는 도 2의 B - B를 따라서 절단한 단면도이다. 도 5a 내지 도 6c는 본 발명의 실시예에 따른 반도체 장치의 효과를 설명하기 위한 도면들이다.
참고적으로, 도 2는 도 1의 정전 방전 보호 소자를 나타내는 레이아웃도이다. 도 2 및 도 3은 도 1에 도시된 회로도의 단자 전압을 표시하였다. 설명의 편의를 위해, 도 3은 도 2의 컨택들(151 - 156)을 도시하지 않았다.
또한, 도 1의 회로도는 ESD 보호 소자에 응용되는 본 발명의 실시예를 도시한 것이지만, 이에 제한되는 것은 아니다. 즉, 본 발명의 실시예에 따른 반도체 장치에 포함된 다이오드는 ESD 보호 소자뿐만 아니라, 다이오드가 응용될 수 있는 반도체 장치에 적용될 수 있음은 자명하다. 게다가, 도 1에서 도시되는 것과 같이 직렬로 연결된 두 개의 다이오드뿐만 아니라, 하나의 다이오드가 반도체 장치에 적용될 수 있음은 물론이다.
도 1을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 정전 방전 보호 소자(21)를 포함할 수 있다.
정전 방전 보호 소자(21)는 서로 간에 직렬로 연결된 제1 다이오드(21a)와 제2 다이오드(21b)를 포함할 수 있다. 제1 다이오드(21a) 및 제2 다이오드(21b)는 예를 들어, GJD(Gated Junction Diode)일 수 있다.
정전 방전 보호 소자(21)의 일단은 제1 단자 전압(V1)에 연결되고, 타단은 제2 단자 전압(V2)에 연결되어 있을 수 있다. 또한, 제1 다이오드(21a)와 제2 다이오드(21b)는 입출력 단자(22)와 연결될 수 있다. 즉, 입출력 단자(22)의 입출력 단자 전압(Vp)은 제1 다이오드(21a)와 제2 다이오드(21b) 사이의 정전 방전 보호 소자(21)와 연결될 수 있다.
즉, 제1 다이오드(21a)의 일단은 제1 단자 전압(V1)과 연결되고, 제2 다이오드(21b)의 타단은 입출력 단자 전압(Vp)에 연결될 수 있다. 또한, 제2 다이오드(21b)의 일단은 제2 단자 전압(V2)과 연결되고, 제2 다이오드(21b)의 타단은 입출력 단자 전압(Vp)에 연결될 수 있다.
반도체 장치가 정전 전압(ESD, electrostatic discharge) 충격 상태에 놓이지 않을 경우, 제1 다이오드(21a) 및 제2 다이오드(21b)에 전류가 흐르지 않도록 하기 위해, 제1 단자 전압(V1)은 제2 단자 전압(V2)보다 클 수 있다.
예를 들어, 정전 방전 보호 소자(21)에 포함된 제1 다이오드(21a)는 p형 다이오드일 수 있고, 제2 다이오드(21b)는 n형 다이오드일 수 있다. 여기에서, p형 다이오드는 정공(hole)이 흘러서 전류가 흐르는 다이오드를 의미라고, n형 다이오드는 전자(electron)이 흘러서 전류가 흐르는 다이오드를 의미한다.
제1 다이오드(21a)의 제1 게이트(도 2의 140)는 제1 회복 전압(VD1)에 연결되어 있을 수 있다. 제2 다이오드(21b)의 제2 게이트(도 2의 240)는 제2 회복 전압(VD2)에 연결되어 있을 수 있다.
즉, 제1 다이오드(21a)의 제1 게이트에는 제1 회복 전압(VD1)이 인가되고, 제2 다이오드(21b)의 제2 게이트에는 제2 회복 전압(VD2)이 인가될 수 있다.
예를 들어, 제1 회복 전압(VD1)과 제2 회복 전압(VD2)은 서로 다른 전압일 수 있다. 또한, 제1 회복 전압(VD1)의 부호와 제2 회복 전압(VD2)의 부호는 서로 반대일 수 있다. 즉, 제1 회복 전압(VD1)이 양의 전압일 경우, 제2 회복 전압(VD2)은 음의 전압일 수 있다. 또는, 이와 반대로, 제1 회복 전압(VD1)이 음의 전압일 경우, 제2 회복 전압(VD2)은 양의 전압일 수 있다.
제1 다이오드(21a)는 p형 다이오드이고, 제2 다이오드(21b)는 n형 다이오드일 경우, 제1 회복 전압(VD1) 및 제2 회복 전압(VD2)에 대해서 설명한다.
먼저, 도 5b에서 도시된 것과 같이, p형 다이오드인 제1 다이오드(21a)가 n형 웰을 포함할 경우, 제1 다이오드(21a)의 제1 게이트에 인가되는 제1 회복 전압(VD1)은 양의 전압일 수 있다. 또한, 도 6b에서 도시된 것과 같이, n형 다이오드인 제2 다이오드(21b)가 p형 웰을 포함할 경우, 제2 다이오드(21b)의 제2 게이트에 인가되는 제2 회복 전압(VD2)은 음의 전압일 수 있다.
도 5b에서 도시된 것과 달리, p형 다이오드인 제1 다이오드(21a)가 p형 웰을 포함할 경우, 제1 다이오드(21a)의 제1 게이트에 인가되는 제1 회복 전압(VD1)은 음의 전압일 수 있다. 또한, 도 6b에서 도시된 것과 달리, n형 다이오드인 제2 다이오드(21b)가 n형 웰을 포함할 경우, 제2 다이오드(21b)의 제2 게이트에 인가되는 제2 회복 전압(VD2)은 양의 전압일 수 있다.
즉, 다이오드의 게이트에 인가되는 회복 전압의 부호는 다이오드가 p형인지 n형인지 여부에 따라서 달라질 수 있을 뿐만 아니라, 다이오드에 포함된 불순물 웰의 타입(예를 들어, n형 웰 또는 p형 웰)에 따라서 결정될 수 있다.
설명의 편의상, 이하의 설명에서, p형 다이오드인 제1 다이오드(21a)는 도 5b와 같이 n웰을 포함하고, n형 다이오드인 제2 다이오드(21b)는 도 6b와 같이 p웰을 포함하는 것으로 설명한다.
내부 회로(23)는 입출력 단자(22)와 연결될 수 있다. 내부 회로(23)와 입출력 단자(22) 사이에, 저항(R)(25)이 배치될 수 있다. 내부 회로(23)은 반도체 장치의 기능을 수행하는 다양한 회로들을 포함할 수 있다.
정전 방전 보호 소자(21)에 의해, 내부 회로(23)는 정전 방전으로부터 보호받을 수 있다. 즉, 정전 전압이 발생했을 때, 정전 방전 보호 소자(21)는 내부 회로(23)를 정전 전압으로부터 보호할 수 있다.
정전 전압 클램핑 회로(24)는 정전 방전 보호 소자(21)와 연결되어 있을 수 있다.
도 2 내지 도 4를 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 제1 다이오드(21a)와 제2 다이오드(21b)를 포함할 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)는 필드 절연막(103)에 의해 정의되는 액티브 영역(ACT) 내에 형성될 수 있다.
필드 절연막(103)은 기판(100) 내에 형성될 수 있다. 필드 절연막(103)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다.
필드 절연막(103)에 의해 정의되는 액티브 영역(ACT)는 제1 방향(X)으로 길게 연장될 수 있다.
기판(100)은 기판(100)은 베이스 기판과, 베이스 기판 상에 성장된 에피층을 포함할 수 있으나, 이에 한정되는 것은 아니다. 기판(100)은 에피층없이 베이스 기판만 포함할 수 있다. 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다.
이하에서는, 예시적으로 실리콘 기판을 예로 든다. 또한, 기판(100)은 예를 들어, 제1 도전형(예를 들어, p형)일 수 있다.
제1 다이오드(21a)는 제1 게이트(140)와, 제1 웰(110)과, 제1 불순물 영역(120)과, 제2 불순물 영역(130)을 포함할 수 있다.
제1 게이트(140)는 제2 방향(Y)으로 연장되어 있을 수 있다. 제1 게이트(140)는 액티브 영역(ACT)과 교차하도록 형성될 수 있다. 제1 게이트(140)는 기판(100) 상에 형성될 수 있다.
제1 게이트(140)는 다결정 실리콘(poly Si), 비정질 실리콘(a-Si), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄화 티타늄 (TiC), 탄화 탄탈륨(TaC), 탄탈륨 탄질화물(TaCN), 탄탈 실리콘 질화물(TaSiN), 탄탈륨(Ta), 코발트(Co), 루테듐(Ru), 알루미늄(Al) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
제1 게이트(140)가 실리콘을 포함할 경우, 제1 게이트 (140)는 실리사이드 물질을 포함할 수 있다.
제1 컨택(151)은 제1 게이트(140) 상에 형성될 수 있다. 제1 컨택(151)은 제1 게이트(140)와 전기적으로 연결될 수 있다.
제1 컨택(151)을 통해, 제1 게이트(140)에 제1 회복 전압(VD1)이 인가될 수 있다. 제1 컨택(151)을 통해 제1 게이트(140)에 인가되는 제1 회복 전압(VD1)은 양의 전압일 수 있다.
제1 스페이서(147)는 제1 게이트(140)의 측벽 상에 형성될 수 있다. 제1 스페이서(147)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 절연막(145)은 기판(100)과 제1 게이트(140) 사이에 형성될 수 있다. 제1 게이트 절연막(145)은 필드 절연막(103)의 상면 상으로 연장되는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 게이트 절연막(145)은 제1 스페이서(147)와 제1 게이트(140) 사이에 형성되지 않을 수 있다. 제1 게이트 절연막(145)은 제1 스페이서(147)의 측벽을 따라서 형성되지 않을 수 있다.
제1 게이트 절연막(145)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 실리콘 산화물보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 고유전체 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 웰(110)은 기판(100) 내에 형성될 수 있다. 제1 웰(110)은 제1 게이트(140)의 하부에 형성될 수 있다.
제1 다이오드(21a)가 p형 다이오드일 경우, 제1 웰(110)은 n형의 웰일 수 있다.
제1 불순물 영역(120)은 제1 게이트(140)의 일측에 형성될 수 있다. 제1 불순물 영역(120)은 제1 웰(110) 내에 형성될 수 있다.
즉, 제1 웰(110)은 제1 불순물 영역(120) 하부에, 제1 불순물 영역(120)을 둘러싸도록 형성될 수 있다.
제1 불순물 영역(120)은 제1 웰(110)과 같은 n형의 불순물 영역일 수 있다. 제1 불순물 영역(120)은 제1 웰(110)에 비해, 상대적으로 높은 도핑 농도를 가질 수 있다.
제2 불순물 영역(130)은 제1 게이트(140)의 타측에 형성될 수 있다. 제2 불순물 영역(130)은 제1 웰(110) 내에 형성될 수 있다.
제1 게이트(140)는 제1 불순물 영역(120) 및 제2 불순물 영역(130) 사이의 기판(100) 상에 형성될 수 있다. 즉, 제1 게이트(140)는 제1 불순물 영역(120) 및 제2 불순물 영역(130) 사이의 제1 웰(110) 상에 형성될 수 있다.
제1 웰(110)은 제2 불순물 영역(130) 하부에, 제2 불순물 영역(130)을 둘러싸도록 형성될 수 있다.
제2 불순물 영역(130)은 제1 웰(110) 및 제1 불순물 영역(120)과 달리 p형의 불순물 영역일 수 있다. 제2 불순물 영역(130)은 제1 웰(110)에 비해, 상대적으로 높은 도핑 농도를 가질 수 있다.
제2 컨택(152)은 제1 불순물 영역(120) 상에 형성될 수 있다. 제2 컨택(152)은 제1 불순물 영역(120)과 전기적으로 연결될 수 있다.
제3 컨택(153)은 제2 불순물 영역(130) 상에 형성될 수 있다. 제3 컨택(153)은 제2 불순물 영역(130)과 전기적으로 연결될 수 있다.
제2 컨택(152)은 통해, 제1 불순물 영역(120)은 제1 단자 전압(V1)에 연결될 수 있다. 제3 컨택(153)을 통해, 제2 불순물 영역(130)은 입출력 단자(22)의 입출력 단자 전압(Vp)에 연결될 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치에서, 제1 게이트(140)는 제1 불순물 영역(120) 및 제2 불순물 영역(130)과 전기적으로 연결되지 않을 수 있다.
제2 다이오드(21b)는 제2 게이트(240)와, 제2 웰(210)과, 제3 불순물 영역(220)과, 제4 불순물 영역(230)을 포함할 수 있다.
제2 게이트(240)는 제2 방향(Y)으로 연장되어 있을 수 있다. 제2 게이트(240)는 액티브 영역(ACT)과 교차하도록 형성될 수 있다. 제1 게이트(140)는 기판(100) 상에 형성될 수 있다. 제2 게이트(240)는 제1 게이트(140)와 나란하게 배치될 수 있다.
제4 컨택(154)은 제2 게이트(240) 상에 형성될 수 있다. 제4 컨택(154)은 제2 게이트(240)와 전기적으로 연결될 수 있다.
제4 컨택(154)을 통해, 제2 게이트(240)에 제2 회복 전압(VD2)이 인가될 수 있다. 제4 컨택(154)을 통해 제2 게이트(240)에 인가되는 제2 회복 전압(VD2)은 음의 전압일 수 있다.
제2 스페이서(247)는 제2 게이트(240)의 측벽 상에 형성될 수 있다.
제2 게이트 절연막(245)은 기판(100)과 제2 게이트(240) 사이에 형성될 수 있다. 제2 게이트 절연막(245)은 제2 스페이서(247)와 제2 게이트(240) 사이에 형성되지 않을 수 있다. 제2 게이트 절연막(245)은 제2 스페이서(247)의 측벽을 따라서 형성되지 않을 수 있다.
제2 웰(210)은 기판(100) 내에 형성될 수 있다. 제2 웰(210)은 제2 게이트(240)의 하부에 형성될 수 있다. 제2 웰(210)은 제1 웰(110)과 기판(100) 내에서 분리되어 형성될 수 있다.
제2 다이오드(21b)가 n형 다이오드일 경우, 제2 웰(210)은 p형의 웰일 수 있다.
제3 불순물 영역(220)은 제2 게이트(240)의 일측에 형성될 수 있다. 제3 불순물 영역(220)은 제2 웰(210) 내에 형성될 수 있다.
즉, 제2 웰(210)은 제3 불순물 영역(220) 하부에, 제3 불순물 영역(220)을 둘러싸도록 형성될 수 있다.
제3 불순물 영역(220)은 제2 웰(210)과 같은 p형의 불순물 영역일 수 있다. 제3 불순물 영역(220)은 제2 웰(210)에 비해, 상대적으로 높은 도핑 농도를 가질 수 있다.
제4 불순물 영역(230)은 제2 게이트(240)의 타측에 형성될 수 있다. 제4 불순물 영역(230)은 제2 웰(210) 내에 형성될 수 있다.
제2 게이트(240)는 제3 불순물 영역(220) 및 제4 불순물 영역(230) 사이의 기판(100) 상에 형성될 수 있다. 즉, 제2 게이트(240)는 제3 불순물 영역(220) 및 제4 불순물 영역(230) 사이의 제2 웰(210) 상에 형성될 수 있다.
제2 웰(210)은 제4 불순물 영역(230) 하부에, 제4 불순물 영역(230)을 둘러싸도록 형성될 수 있다.
제4 불순물 영역(230)은 제2 웰(210) 및 제3 불순물 영역(220)과 달리 n형의 불순물 영역일 수 있다. 제4 불순물 영역(230)은 제2 웰(210)에 비해, 상대적으로 높은 도핑 농도를 가질 수 있다.
제5 컨택(155)은 제3 불순물 영역(220) 상에 형성될 수 있다. 제5 컨택(155)은 제3 불순물 영역(220)과 전기적으로 연결될 수 있다.
제6 컨택(156)은 제4 불순물 영역(230) 상에 형성될 수 있다. 제6 컨택(156)은 제4 불순물 영역(230)과 전기적으로 연결될 수 있다.
제5 컨택(155)은 통해, 제3 불순물 영역(220)은 제2 단자 전압(V2)에 연결될 수 있다. 제6 컨택(156)을 통해, 제4 불순물 영역(230)은 입출력 단자(22)의 입출력 단자 전압(Vp)에 연결될 수 있다.
즉, 제1 다이오드(21a)의 제2 불순물 영역(130)과, 제2 다이오드(21b)의 제4 불순물 영역(230)은 전기적으로 연결될 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치에서, 제2 게이트(240)는 제3 불순물 영역(220) 및 제4 불순물 영역(230)과 전기적으로 연결되지 않을 수 있다.
도 3에서, 제1 다이오드(21a)의 제1 게이트(140)에는 양의 제1 회복 전압(VD1)이 인가되고, 제2 다이오드(21b)의 제2 게이트(240)에는 음의 제2 회복 전압(VD2)이 인가되는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
다시 말하면, 제1 다이오드(21a)의 제1 게이트(140)에는 양의 제1 회복 전압(VD1)이 인가되고, 제2 다이오드(21b)의 제2 게이트(240)는 플로팅 상태일 수도 있다. 이와 반대로, 제2 다이오드(21b)의 제2 게이트(240)에는 음의 제2 회복 전압(VD2)이 인가되고, 제1 다이오드(21a)의 제1 게이트(140)는 플로팅 상태일 수도 있다.
도 1, 도 5a 내지 도 6b를 이용하여, 본 발명의 실시예에 따른 반도체 장치의 효과에 대해서 설명한다.
먼저, 도 1, 도 5a 및 도 5b를 이용하여, 입출력 단자 전압(Vp)으로 양의 정전 방전(positive ESD)가 인가되었을 경우를 설명한다. 도 1 및 도 5c를 이용하여, 반도체 장치가 정전 전압(ESD, electrostatic discharge) 충격 상태에 놓이지 않았을 때에 대해서 설명한다.
도 5a는 제1 다이오드의 제1 게이트(140)가 플로팅 상태에서, 반도체 장치가 정전 방전 충격을 받았을 경우를 설명하기 위한 도면이다. 도 5b는 제1 다이오드의 제1 게이트(140)에 제1 회복 전압(VD1)이 인가된 상태에서, 반도체 장치가 정전 방전 충격을 받았을 경우를 설명하기 위한 도면이다. 도 5c는 제1 다이오드의 제1 게이트(140)에 제1 회복 전압(VD1)이 인가된 상태에서, 반도체 장치가 정전 방전 충격에서 해소된 후를 설명하기 위한 도면이다.
정전 방전이 발생하지 않은 경우, 입출력 단자(22)의 입출력 단자 전압(Vp)은 저항(25)을 통해, 내부 회로에 인가된다. 이 때, 제1 다이오드(21a) 및 제2 다이오드(21b)는 역-바이어스 스트레스(reverse-biased stress) 상태이므로, 제1 다이오드(21a) 및 제2 다이오드(21b)는 오픈된 상태와 동일할 수 있다.
입출력 단자(22)에 양의 정전 방전(positive ESD)이 발생할 경우, 입출력 단자 전압(Vp)은 제1 단자 전압(V1)보다 커지므로, 제1 다이오드(21a)를 통해 전류가 흐르게 된다. 즉, 제1 다이오드(21a)는 입출력 단자(22)에서 발생하는 양의 정전 방전을 흡수할 수 있다.
이 때, 제1 다이오드(21a)의 제1 게이트(140)가 플로팅 상태일 경우, 제1 다이오드(21a) 내의 전류 경로(정공의 이동 경로)(도 5a의 점선)은 두 가지일 수 있다.
즉, 제1 다이오드(21a) 내의 제1 전류 경로는 제2 불순물 영역(130)에서 제1 웰(110)을 통과하여 제1 불순물 영역(120)으로 움직이는 경로일 수 있다. 제1 다이오드(21a) 내의 제2 전류 경로는 제2 불순물 영역(130)에서 제1 게이트 절연막(145) 및 제1 게이트(140)를 통과하여 제1 불순물 영역(120)으로 움직이는 경로일 수 있다.
입출력 단자(22)에 양의 정전 방전이 발생하여 제1 다이오드(21a)에 전류가 흐를 경우, 제2 전류 경로를 통해 움직이는 정공 중의 일부는 제1 게이트 절연막(145) 내에 트랩이 될 수 있다.
입출력 단자(22)에 양의 정전 방전이 해소된 후에, 제1 게이트 절연막(145) 내에 트랩된 정공은 누설 전류의 원인이 될 수 있다.
하지만, 제1 다이오드(21a)의 제1 게이트(140)에 양의 제1 회복 전압(VD1)이 인가된 상태일 경우, 제1 다이오드(21a) 내의 전류 경로(도 5b의 점선)은 하나일 수 있다.
좀 더 구체적으로, 제1 게이트(140)에 양의 제1 회복 전압(VD1)이 인가되면, 제1 웰(110) 내의 정공은 제1 게이트 절연막(145) 및 기판(100) 사이의 경계면에서 멀어지게 된다.
따라서, 입출력 단자(22)에 양의 정전 방전이 발생하여 제1 다이오드(21a)에 전류가 흐르더라도, 제1 다이오드(21a) 내의 전류는 제2 불순물 영역(130)에서 제1 웰(110)을 통과하여 제1 불순물 영역(120)으로 흐르게 된다. 즉, 제1 게이트(140)에 양의 제1 회복 전압(VD1)이 인가됨으로써, 제1 다이오드(21a) 내의 전류가 제2 불순물 영역(130)에서 제1 게이트 절연막(145) 및 제1 게이트(140)를 통과하여 제1 불순물 영역(120)으로 흐르는 것을 방지할 수 있다.
입출력 단자(22)에 양의 정전 방전이 발생하여 제1 다이오드(21a)에 전류가 흐를 경우, 제1 다이오드(21a) 내에 움직이는 정공은 제1 게이트 절연막(145) 내에 트랩되지 않을 수 있다.
도 5c에서, 제1 게이트(140)에 양의 제1 회복 전압(VD1)이 인가됨으로써, 제1 다이오드(21a) 내에 제1 게이트 절연막(145) 내에는 트랩된 정공이 최소화될 수 있다.
입출력 단자(22)에 양의 정전 방전이 해소된 후에, 입출력 단자 전압(Vp)은 제1 단자 전압(V1)보다 작아질 수 있고, 제1 다이오드(21a)는 역-바이어스 스트레스(reverse-biased stress) 상태에 다시 놓이게 된다. 제1 게이트(140)에 제1 회복 전압(VD1)이 인가됨으로써, 제1 게이트 절연막(145) 내에 정공이 트랩되는 것을 방지 또는 최소화시킬 수 있으므로, 역-바이어스 스트레스 상태의 제1 다이오드(21a)의 누설 전류는 경감될 수 있다.
다음으로, 도 1, 도 6a 및 도 6b를 이용하여, 입출력 단자 전압(Vp)으로 음의 정전 방전(positive ESD)가 인가되었을 경우를 설명한다. 도 1 및 도 6c를 이용하여, 반도체 장치가 정전 전압(ESD, electrostatic discharge) 충격 상태에 놓이지 않았을 때에 대해서 설명한다.
도 6a는 제2 다이오드의 제2 게이트(240)가 플로팅 상태에서, 반도체 장치가 정전 방전 충격을 받았을 경우를 설명하기 위한 도면이다. 도 6b는 제2 다이오드의 제2 게이트(240)에 제2 회복 전압(VD2)이 인가된 상태에서, 반도체 장치가 정전 방전 충격을 받았을 경우를 설명하기 위한 도면이다. 도 6c는 제2 다이오드의 제2 게이트(240)에 제2 회복 전압(VD2)이 인가된 상태에서, 반도체 장치가 정전 방전 충격에서 해소된 후를 설명하기 위한 도면이다.
입출력 단자(22)에 음의 정전 방전(negative ESD)이 발생할 경우, 입출력 단자 전압(Vp)은 제2 단자 전압(V2)보다 작아지므로, 제2 다이오드(21b)를 통해 전류가 흐르게 된다. 즉, 제2 다이오드(21b)는 입출력 단자(22)에서 발생하는 음의 정전 방전을 흡수할 수 있다.
이 때, 제2 다이오드(21b)의 제2 게이트(240)가 플로팅 상태일 경우, 제2 다이오드(21b) 내의 전자의 이동 경로(도 6a의 점선)은 두 가지일 수 있다. 이 때, 제2 다이오드(21b) 내의 전류 경로는 전자의 이동 경로와 반대일 수 있다.
즉, 제2 다이오드(21b) 내의 제1 전자 이동 경로는 제4 불순물 영역(230)에서 제2 웰(210)을 통과하여 제3 불순물 영역(220)으로 움직이는 경로일 수 있다. 제2 다이오드(21b) 내의 제2 전자 이동 경로는 제4 불순물 영역(230)에서 제2 게이트 절연막(245) 및 제2 게이트(240)를 통과하여 제3 불순물 영역(220)으로 움직이는 경로일 수 있다.
입출력 단자(22)에 음의 정전 방전이 발생하여 제2 다이오드(21b)에 전류가 흐를 경우, 제2 전자 이동 경로를 통해 움직이는 전자 중의 일부는 제2 게이트 절연막(245) 내에 트랩이 될 수 있다.
입출력 단자(22)에 음의 정전 방전이 해소된 후에, 제2 게이트 절연막(245) 내에 트랩된 전자는 누설 전류의 원인이 될 수 있다.
하지만, 제2 다이오드(21b)의 제2 게이트(240)에 음의 제2 회복 전압(VD2)이 인가된 상태일 경우, 제2 다이오드(21b) 내의 전자 이동 경로(도 6b의 점선)는 하나일 수 있다.
좀 더 구체적으로, 제2 게이트(240)에 음의 제2 회복 전압(VD2)이 인가되면, 제2 웰(210) 내의 전자는 제2 게이트 절연막(245) 및 기판(100) 사이의 경계면에서 멀어지게 된다.
따라서, 입출력 단자(22)에 음의 정전 방전이 발생하여 제2 다이오드(21b)에 전류가 흐르더라도, 제2 다이오드(21b) 내의 전류는 제3 불순물 영역(220)에서 제2 웰(210)을 통과하여 제4 불순물 영역(230)으로 흐르게 된다. 즉, 제2 게이트(240)에 음의 제2 회복 전압(VD2)이 인가됨으로써, 제2 다이오드(21b) 내의 전류가 제3 불순물 영역(220)에서 제2 게이트 절연막(245) 및 제2 게이트(240)를 통과하여 제4 불순물 영역(220)으로 흐르는 것을 방지할 수 있다.
입출력 단자(22)에 음의 정전 방전이 발생하여 제2 다이오드(21b)에 전류가 흐를 경우, 제2 다이오드(21b) 내에 움직이는 전자는 제2 게이트 절연막(245) 내에 트랩되지 않을 수 있다.
도 6c에서, 제2 게이트(240)에 음의 제2 회복 전압(VD2)이 인가됨으로써, 제2 다이오드(21b) 내에 제2 게이트 절연막(245) 내에는 트랩된 전자가 최소화될 수 있다.
입출력 단자(22)에 음의 정전 방전이 해소된 후에, 입출력 단자 전압(Vp)은 제2 단자 전압(V2)보다 커질 수 있고, 제2 다이오드(21b)는 역-바이어스 스트레스 상태에 다시 놓이게 된다. 제2 게이트(240)에 제2 회복 전압(VD2)이 인가됨으로써, 제2 게이트 절연막(245) 내에 전자가 트랩되는 것을 방지 또는 최소화시킬 수 있으므로, 역-바이어스 스트레스 상태의 제2 다이오드(21b)의 누설 전류는 경감될 수 있다.
결과적으로, 제1 다이오드(21a)의 제1 게이트(140)에 양의 제1 회복 전압(VD1)을 인가하거나, 제2 다이오드(21b)의 제2 게이트(240)에 음의 제2 회복 전압(VD2)을 인가해줌으로써, 제1 다이오드(21a) 및 제2 다이오드(21b)는 보다 이상적으로 동작할 수 있다.
도 7은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 8은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 9는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6b를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 7 내지 도 9는 도 3에 도시된 것과 같은 단자 전압을 도면에 도시하지 않았다.
도 7을 참고하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)에서, 제2 웰(210)은 제1 웰(110)의 하부까지 연장될 수 있다.
제2 웰(210)은 제1 웰(110) 하부에, 제1 웰(110)을 둘러싸도록 형성될 수 있다. 즉, 제1 웰(110)은 제2 웰(210) 내에 형성될 수 있다.
도시된 것과 달리, 제1 웰(110)은 제2 웰(210) 하부에, 제2 웰(210)을 둘러싸도록 형성될 수 있다. 제1 웰(110)은 제2 웰(210)의 하부까지 연장될 수 있다.
도 8을 참고하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 제1 웰(110)과 제2 웰(210)은 필드 절연막(103)에 의해 분리될 수 있다.
제1 웰(110)과, 제2 웰(210)이 형성된 깊이는 필드 절연막(103)이 형성된 깊이보다 깊은 것으로 도시되었지만, 이에 제한되는 것은 아니다.
도 9를 참고하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)에서, 제1 게이트 절연막(145)은 기판(100)과 제1 게이트(140) 사이뿐만 아니라, 제1 게이트(140)와 제1 스페이서(147) 사이에 형성될 수 있다.
제1 게이트 절연막(145)은 기판(100)의 상면 및 제1 스페이서(147)의 측벽을 따라서 형성될 수 있다.
또한, 제2 게이트 절연막(245)은 기판(100)과 제2 게이트(240) 사이뿐만 아니라, 제2 게이트(240)와 제2 스페이서(247) 사이에 형성될 수 있다. 제2 게이트 절연막(245)은 기판(100)의 상면 및 제2 스페이서(247)의 측벽을 따라서 형성될 수 있다.
덧붙여, 제1 게이트(140) 및 제2 게이트(240)는 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 10은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 11은 도 10의 게이트 하부에서 밴드갭 구조를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6b를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 10은 도 3에 도시된 것과 같은 단자 전압을 도면에 도시하지 않았다.
도 10 및 도 11을 참고하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)는 제1 매립 채널층(115) 및 제2 매립 채널층(215)을 더 포함할 수 있다.
제1 매립 채널층(115) 및 제2 매립 채널층(215)은 기판(100) 내에 형성될 수 있다. 제1 매립 채널층(115)은 제1 게이트(140)의 하부에 위치하고, 제2 매립 채널층(215)은 제2 게이트(240)의 하부에 위치할 수 있다.
제1 매립 채널층(115)은 제1 게이트 절연막(145)과 이격되어 형성되고, 제2 매립 채널층(215)은 제2 게이트 절연막(245)과 이격되어 형성될 수 있다.
제1 매립 채널층(115)이 형성된 깊이는 제1 웰(110)이 형성된 깊이보다 얕을 수 있고, 제2 매립 채널층(215)이 형성된 깊이는 제2 웰(210)이 형성된 깊이보다 얕을 수 있다.
제1 매립 채널층(115) 및 제2 매립 채널층(215)은 동일 레벨에서 형성될 수 있다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다.
제1 매립 채널층(115)의 에너지 밴드갭 및 제2 매립 채널층(215)의 에너지 밴드갭은 기판(100)의 에너지 밴드갭보다 작을 수 있다.
예를 들어, 기판(100)이 실리콘 기판일 경우, 제1 매립 채널층(115) 및 제2 매립 채널층(215)은 실리콘보다 밴드갭이 작은 실리콘 게르마늄층일 수 있다.
도 11에서, 제1 매립 채널층(115) 및 제2 매립 채널층(215)은 기판(100)의 에너지 밴드갭보다 작으므로, 제1 매립 채널층(115) 및 제2 매립 채널층(215)에 의해, 기판(100) 내에 포텐셜 우물(potential well)이 형성될 수 있다.
포텐셜 우물은 주변보다 에너지적으로 안정하므로, 포텐셜 우물로 전자 또는 정공이 모일 수 있다.
반도체 장치가 정전 방전 충격을 받았을 경우, 제1 다이오드(21a) 내에 흐르는 정공 또는 제2 다이오드 내에 흐르는 전자는 에너지적으로 안정한 포텐셜 우물을 통해 움직일 수 있다. 즉, 반도체 장치가 정전 방전 충격을 받았을 경우, 제1 매립 채널층(115) 및 제2 매립 채널층(215)은 각각 제1 다이오드(21a) 및 제2 다이오드(21b)의 전류 경로로 사용될 수 있다.
제1 게이트 절연막(145) 및 제2 게이트 절연막(245)과 이격된 제1 매립 채널층(115) 및 제2 매립 채널층(215)을 전류 경로로 사용함으로써, 제1 게이트 절연막(145) 및 제2 게이트 절연막(245)에 전하가 트랩되는 것을 방지할 수 있다.
도 12는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6b를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 12는 도 3에 도시된 것과 같은 단자 전압을 도면에 도시하지 않았다.
도 12를 참고하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)에서, 제1 불순물 영역(120)은 제1 반도체 패턴(125)을 포함하고, 제2 불순물 영역(130)은 제2 반도체 패턴(135)을 포함할 수 있다.
제3 불순물 영역(220)은 제3 반도체 패턴(225)을 포함하고, 제4 불순물 영역(230)은 제4 반도체 패턴(235)을 포함할 수 있다.
제1 내지 제4 반도체 패턴(125, 135, 225, 235)는 각각 에피택셜막을 포함할 수 있다.
또한, 도시된 것과 달리, 제1 내지 제4 반도체 패턴(125, 135, 225, 235)은 기판(100)의 상면보다 위로 상승된 상면을 포함할 수 있다.
제1 내지 제4 반도체 패턴(125, 135, 225, 235)은 동일한 물질을 포함할 수 있지만, 이에 제한되는 것은 아니다.
즉, n형인 제1 반도체 패턴(125)과 제4 반도체 패턴(235)은 서로 동일한 물질을 포함하고, p형인 제2 반도체 패턴(135)과 제3 반도체 패턴(225)은 서로 동일한 물질을 포함할 수 있다. 이 때, n형인 제1 반도체 패턴(125)과 p형인 제2 반도체 패턴(135)은 서로 다른 물질을 포함할 수 있다.
도 13 및 도 14는 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6b를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 13은 도 2의 A - A를 따라서 절단한 단면도이고, 도 14는 도 2의 B - B를 따라서 절단한 단면도이다. 또한, 도 13은 도 3에 도시된 것과 같은 단자 전압을 도면에 도시하지 않았다.
도 13 및 도 14를 참고하면, 본 발명의 제7 실시예에 따른 반도체 장치(7)에서, 기판(100)은 핀형 패턴(105)을 포함할 수 있다.
필드 절연막(103)은 기판(100) 상에 형성되고, 핀형 패턴(105)의 측벽의 일부를 감쌀 수 있다. 핀형 패턴(105)은 필드 절연막(103)의 상면보다 위로 돌출된 부분을 포함할 수 있다.
핀형 패턴(105)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 핀형 패턴(105)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 핀형 패턴(105)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 핀형 패턴(105)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
이하에서, 설명의 편의성을 위해, 핀형 패턴(105)은 실리콘 핀형 패턴인 것으로 설명한다.
제1 게이트(140) 및 제2 게이트(240)는 필드 절연막(103)의 상면보다 돌출된 핀형 패턴(105)과 교차하도록 형성될 수 있다.
제1 게이트 절연막(145)은 핀형 패턴(105)과 제1 게이트(140) 사이에 형성될 수 있다, 제1 게이트 절연막(145)은 필드 절연막(103)보다 위로 돌출된 핀형 패턴(105)의 프로파일을 따라서 형성될 수 있다.
제1 웰(110) 및 제2 웰(210)은 핀형 패턴(105) 내에 형성될 수 있다. 제1 웰(110) 및 제2 웰(210)은 핀형 패턴(105)을 지나, 기판(100)까지 연장되어 형성될 수 있다. 즉, 제1 웰(110) 및 제2 웰(210)의 일부는 기판(100) 내에 형성될 수 있다.
도 15는 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 16은 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 13 및 도 14를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 15 및 도 16은 도 3의 B - B를 따라서 절단한 단면도이다. 또한, 본 발명의 제8 및 제9 실시예에 따른 반도체 장치에서, 핀형 패턴(105)을 따라서 절단한 단면도는 도 10과 유사할 수 있다.
도 15를 참고하면, 본 발명의 제8 실시예에 따른 반도체 장치(8)는 핀형 패턴(105) 사이에 개재되는 제1 매립 채널층(115)을 더 포함할 수 있다.
제1 매립 채널층(115)은 예를 들어, 필드 절연막(103)의 상면보다 위에 위치할 수 있다.
제1 매립 채널층(115)의 에너지 밴드갭은 핀형 패턴(105)의 에너지 밴드갭보다 작을 수 있다.
도 15에서, 제1 게이트(140)와 교차하는 부분만을 도시하였지만, 제2 게이트(240)와 교차하는 부분에도 적용될 수 있음은 물론이다.
도 16을 참고하면, 본 발명의 제9 실시예에 따른 반도체 장치(9)는 제1 매립 채널층(115) 및 캡핑 패턴(107)을 더 포함할 수 있다.
제1 매립 채널층(115)은 필드 절연막(103)의 상면보다 위로 돌출된 핀형 패턴(105)의 프로파일을 따라서 형성될 수 있다. 에피택셜 성장 방법을 이용하여, 제1 매립 채널층(115)은 핀형 패턴(105)의 프로파일을 따라서 형성될 수 있다.
캡핑 패턴(107)은 제1 매립 채널층(115) 상에 형성될 수 있다. 캡핑 패턴(107)은 필드 절연막(103)의 상면보다 위로 돌출된 핀형 패턴(105)의 프로파일을 따라서 형성될 수 있다. 캡핑 패턴(107)은 에피택셜 성장 방법을 이용하여 형성될 수 있다.
캡핑 패턴(107)은 예를 들어, 실리콘을 포함할 수 있고, 제1 매립 채널층(115)는 예를 들어, 실리콘 게르마늄을 포함할 수 있다.
제1 매립 채널층(115)의 에너지 밴드갭은 핀형 패턴(105)의 에너지 밴드갭보다 작을 수 있다. 캡핑 패턴(107)의 에너지 밴드갭은 제1 매립 채널층(115)의 에너지 밴드갭보다 클 수 있다.
제1 게이트 절연막(145)은 캡핑 패턴(107) 상에, 캡핑 패턴(107)의 프로파일을 따라서 형성될 수 있다.
도 16에서, 제1 게이트(140)와 교차하는 부분만을 도시하였지만, 제2 게이트(240)와 교차하는 부분에도 적용될 수 있음은 물론이다.
도 17은 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다. 도 18은 도 17의 I 부분을 나타내는 단면도이다. 설명의 편의상, 도 1 내지 도 6b를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 18은 도 17에 도시된 회로도의 단자 전압을 표시하였다. 또한, 도 18은 정전 방전 보호 소자(21) 중 제1 다이오드(21a)와, 제1 다이오드(21a)와 연결된 트랜지스터(26)만을 도시하였다.
도 17 및 도 18을 참고하면, 본 발명의 제10 실시예에 따른 반도체 장치(10)는 제1 다이오드(21a)의 제1 게이트(140)와 전기적으로 연결된 제3 게이트(340)를 포함하는 트랜지스터(26)을 더 포함할 수 있다.
트랜지스터(26)는 내부 회로(23)에 포함되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 트랜지스터(26)는 내부 회로에 포함된 회로 중의 일부일 수 있음은 물론이다.
제1 다이오드(21a)와 트랜지스터(26)는 기판(100) 내에 형성된 필드 절연막(103)에 의해 분리될 수 있지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
트랜지스터(26)는 제3 게이트(340)와, 소오스/드레인(320)을 포함할 수 있다.
제3 게이트(340)는 기판(100) 상에 형성될 수 있다. 제3 게이트(340)는 제1 다이오드(21a)의 제1 게이트(140)와 전기적으로 연결될 수 있다.
좀 더 구체적으로, 제1 게이트(140)와 연결된 제3 게이트(340)에 제1 회복 전압(VD1)이 인가될 수 있다. 트랜지스터(26)에 있어서, 제1 회복 전압(VD1)은 제3 게이트(340)의 동작 전압일 수 있다.
제3 게이트(340)는 다결정 실리콘(poly Si), 비정질 실리콘(a-Si), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄화 티타늄 (TiC), 탄화 탄탈륨(TaC), 탄탈륨 탄질화물(TaCN), 탄탈 실리콘 질화물(TaSiN), 탄탈륨(Ta), 코발트(Co), 루테듐(Ru), 알루미늄(Al) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
제3 스페이서(347)는 제3 게이트(340)의 측벽 상에 형성될 수 있다. 제3 스페이서(347)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제3 게이트 절연막(345)은 기판(100)과 제3 게이트(340) 사이에 형성될 수 있다. 제1 게이트 절연막(145)과 같이, 제3 게이트 절연막(345)은 제3 스페이서(347)와 제3 게이트(340) 사이에 형성되지 않을 수 있지만, 이에 제한되는 것은 아니다. 즉, 제3 게이트 절연막(345)이 형성된 모양과, 제1 게이트 절연막(145)이 형성된 모양은 서로 다를 수 있음은 물론이다.
제3 게이트 절연막(345)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 실리콘 산화물보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 고유전체 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제3 웰(310)은 기판(100) 내에 형성될 수 있다. 제3 웰(310)은 제3 게이트(340)의 하부에 형성될 수 있다. 제3 웰(310)은 제1 웰(110)과 동일한 n형의 웰일 수 있다.
소오스/드레인(320)은 제3 게이트(340)의 양측에 형성될 수 있다. 소오스/드레인(320)은 제3 웰(310) 내에 형성될 수 있다. 소오스/드레인(320)은 제3 웰(310)과 다른 p형의 소오스/드레인일 수 있다.
덧붙여, 도 17에서, 반도체 장치(10)는 정전 방전 보호 소자(21) 중 제2 다이오드(21b)와 연결된 다른 트랜지스터를 더 포함할 수 있음은 물론이다.
도 19는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 19를 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 20을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 21 내지 도 23은 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 21은 태블릿 PC(1200)을 도시한 도면이고, 도 22는 노트북(1300)을 도시한 도면이며, 도 23은 스마트폰(1400)을 도시한 것이다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 103: 필드 절연막
105: 핀형 패턴 110, 210, 310: 웰
115, 215: 매립 채널층 120, 130, 220, 230: 불순물 영역
140, 240, 340: 게이트 145, 245, 345: 게이트 절연막

Claims (10)

  1. 입출력 단자와 연결되는 내부 회로; 및
    상기 내부 회로를 정전 방전으로부터 보호하고, 제1 다이오드를 포함하는 정전 방전 보호 소자(ESD Protection Circuit)을 포함하고,
    상기 제1 다이오드는
    기판 상에 형성되고, 제1 회복 전압(recovery voltage)이 인가되는 제1 게이트;
    상기 기판 내에, 상기 제1 게이트 하부에 형성된 제1 도전형의 제1 웰;
    상기 제1 게이트의 일측에, 상기 제1 웰 내에 형성된 제2 도전형의 제1 불순물 영역;
    상기 제1 게이트의 타측에, 상기 제1 웰 내에 형성되고, 상기 제1 웰의 도핑 농도보다 높은 제1 도전형의 제2 불순물 영역을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 불순물 영역은 상기 입출력 단자와 연결되고,
    상기 제1 게이트는 상기 제1 불순물 영역 및 상기 제2 불순물 영역과 전기적으로 비연결되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 웰은 p형의 웰이고, 상기 제1 회복 전압은 음(-)의 전압인 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 웰은 n형의 웰이고, 상기 제1 회복 전압은 양(+)의 전압인 반도체 장치.
  5. 제1 항에 있어서,
    상기 정전 방전 보호 소자는 제2 다이오드를 더 포함하고,
    상기 제2 다이오드는 기판 상에 형성되는 제2 게이트와,
    상기 기판 내에, 상기 제2 게이트의 하부에 형성된 제2 도전형의 제2 웰과,
    상기 제2 게이트의 일측에, 상기 제2 웰 내에 형성된 제1 도전형의 제3 불순물 영역과,
    상기 제2 게이트의 타측에, 상기 제2 웰 내에 형성되고, 상기 제2 웰의 도핑 농도보다 높은 제2 도전형의 제4 불순물 영역을 포함하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 제2 게이트는 제2 회복 전압이 인가되고,
    상기 제3 불순물 영역은 상기 입출력 단자와 연결되는 반도체 장치.
  7. 제6 항에 있어서,
    상기 제1 회복 전압과 상기 제2 회복 전압은 서로 다른 반도체 장치.
  8. 제1 항에 있어서,
    제2 게이트와, 상기 제2 게이트 양측에 형성되는 제2 도전형의 소오스/드레인을 포함하는 트랜지스터를 더 포함하고,
    상기 제2 게이트는 상기 제1 회복 전압이 인가되는 반도체 장치.
  9. 기판 내에 형성되는 제1 도전형의 제1 웰과, 제2 도전형의 제2 웰;
    상기 제1 웰 내에 형성되고, 제1 단자 전압에 연결되는 제1 도전형의 제1 불순물 영역;
    상기 제1 웰 내에 형성되는 제2 도전형의 제2 불순물 영역;
    상기 제2 웰 내에 형성되고, 상기 제2 불순물 영역과 전기적으로 연결되는 제1 도전형의 제3 불순물 영역;
    상기 제2 웰 내에 형성되고, 상기 제1 단자 전압과 다른 제2 단자 전압에 연결되는 제2 도전형의 제4 불순물 영역;
    상기 제1 불순물 영역 및 상기 제2 불순물 영역 사이의 상기 기판 상에 형성되는 제1 게이트; 및
    상기 제3 불순물 영역 및 상기 제4 불순물 영역 사이의 상기 기판 상에 형성되는 제2 게이트를 포함하고,
    상기 제1 게이트에 인가되는 제1 회복 전압과, 상기 제2 게이트에 인가되는 제2 회복 전압은 서로 다른 부호를 갖는 반도체 장치.
  10. 제9 항에 있어서,
    상기 제1 게이트는 상기 제1 불순물 영역 및 상기 제2 불순물 영역과 전기적으로 비연결되고,
    상기 제2 게이트는 상기 제3 불순물 영역 및 상기 제4 불순물 영역과 전기적으로 비연결되는 반도체 장치.
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