WO2014092224A1 - 비대칭 2-단자 바이리스터 소자와 그 제작 방법 - Google Patents

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WO2014092224A1
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semiconductor
layer
layers
semiconductor layers
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PCT/KR2012/010972
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English (en)
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최양규
문동일
최성진
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한국과학기술원
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8615—Hi-lo semiconductor devices, e.g. memory devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/10—DRAM devices comprising bipolar components

Definitions

  • Embodiments relate to an asymmetric two-terminal bilister device and a method of fabricating the same.
  • a conventional DRAM memory unit cell is composed of one transistor (T) and one capacitor (C), that is, 1T / 1C DRAM.
  • T transistor
  • C capacitor
  • the memory capacity per unit area may increase as the size of the device is reduced.
  • DRAM capacitor-less DRAM
  • a capacitor-less DRAM (DRAM) device has been proposed that can serve as a DRAM without using a capacitor, which has been pointed out as a problem in reducing the size of a DRAM cell.
  • capacitorless DRAM is composed of only one transistor, it is advantageous for miniaturization of a unit memory cell, has a high degree of integration through a simple memory cell structure, and a simple manufacturing process, which is advantageous for commercialization.
  • the gate insulating film degrades due to the high driving voltage required to write and read the memory state, which causes a fatal problem of reliability and durability among memory operation characteristics.
  • the embodiment provides an asymmetric two-terminal bilister device that operates in only one direction.
  • the embodiment provides an asymmetric two-terminal bilister device having a small area and excellent reliability.
  • the embodiment provides an asymmetric two-terminal bilister device capable of crossbar configuration without the addition of diodes or transistors.
  • the embodiment provides an asymmetric two-terminal bilister element capable of arranging two-terminal memory elements having no leakage current problem.
  • Asymmetric two-terminal bilister device the substrate; A first semiconductor layer formed on the substrate; A second semiconductor layer formed on the first semiconductor layer; A third semiconductor layer formed on the second semiconductor layer; A first conductive layer electrically connected to the first semiconductor layer; And a second conductive layer electrically connected to the third semiconductor layer, wherein the second semiconductor layer has a first impurity region and a second impurity region, and the concentration of the first impurity region is the second impurity region. Is greater than the concentration.
  • the semiconductor device may further include an insulating layer electrically separating the first to third semiconductor layers from the first and second conductive layers.
  • the substrate may be a silicon wafer, a strained silicon wafer, a germanium wafer, a strained germanium wafer, a silicon germanium wafer, an insulating layer buried silicon wafer, an insulating layer buried strained silicon wafer, an insulating layer buried germanium wafer, an insulating layer buried strain It may be at least one of a germanium wafer and an insulating layer buried silicon germanium.
  • the contact landing pad may further include a contact landing pad formed between the third semiconductor layer and the second conductive layer.
  • the contact landing pad may be any one of a metal layer, an amorphous silicon layer, and an epitaxial growth layer. .
  • the second semiconductor layer may be a P + -P 0 type semiconductor layer or a P 0 -P + type semiconductor layer.
  • the second semiconductor layer may be an N + -N 0 type semiconductor layer or an N 0 -N + type semiconductor layer.
  • the first and third semiconductor layers are N-type semiconductor layers
  • the second semiconductor layer is a P-type semiconductor layer
  • the balance band energy of the materials of the first and third semiconductor layers is Lower than the balance band energy of the material
  • the conduction band energy of the material of the first and third semiconductor layer is lower than the conduction band energy of the material of the second semiconductor layer
  • the energy gap may be greater than the energy gap of the material of the second semiconductor layer.
  • the first and third semiconductor layers are P-type semiconductor layers
  • the second semiconductor layer is an N-type semiconductor layer
  • the balance band energy of the materials of the first and third semiconductor layers is Higher than the balance band energy of the material
  • the conduction band energy of the material of the first and third semiconductor layers is higher than the conduction band energy of the material of the second semiconductor layers
  • the energy gap may be greater than the energy gap of the material of the second semiconductor layer.
  • the fabrication method includes the steps of forming the first semiconductor layer, the second semiconductor layer and the third semiconductor layer in order on the substrate; Forming an etching hard mask on the third semiconductor layer; Etching to a part of the first semiconductor layer, and removing the etching hard mask; Forming an insulating layer on the first to third semiconductor layers; And forming a first conductive layer connected to the first semiconductor layer and a second conductive layer connected to the third semiconductor layer in the insulating layer.
  • the method may further include heat treating the first to third semiconductor layers.
  • the forming of the first semiconductor layer, the second semiconductor layer, and the third semiconductor layer in this order may include at least one method of ion implantation, epitaxial growth, and selective epitaxial growth, wherein the epitaxial growth or the
  • the selective epitaxial growth material may be at least one of silicon, strained silicon, germanium, strained germanium, silicon germanium, and silicon carbide.
  • the etching hard mask may be at least one of a luminescent film, an oxide film, and a nitride film having an etching selectivity.
  • the asymmetric two-terminal bilister device the substrate; A first semiconductor layer formed on the substrate; A third semiconductor layer formed on the substrate and spaced apart from the first semiconductor layer; A second semiconductor layer formed on the substrate and disposed between the first semiconductor layer and the third semiconductor layer; A first conductive layer electrically connected to the first semiconductor layer; And a second conductive layer electrically connected to the third semiconductor layer, wherein the second semiconductor layer has a first impurity region and a second impurity region, and the concentration of the first impurity region is the second impurity region. Is greater than the concentration.
  • the semiconductor device may further include an insulating layer electrically separating the first to third semiconductor layers from the first and second conductive layers.
  • the substrate may be at least one of an insulating layer buried silicon wafer, an insulating layer buried strained silicon wafer, an insulating layer buried germanium wafer, an insulating layer buried strained germanium wafer, and an insulating layer buried silicon germanium wafer.
  • the second semiconductor layer may be a P + -P 0 type semiconductor layer or a P 0 -P + type semiconductor layer.
  • the second semiconductor layer may be an N + -N 0 type semiconductor layer or an N 0 -N + type semiconductor layer.
  • the first and third semiconductor layers are N-type semiconductor layers
  • the second semiconductor layer is a P-type semiconductor layer
  • the balance band energy of the material of the first and third semiconductor layers is lower than the balance band energy of the material of the second semiconductor layer
  • the conduction band energy of the material of the first and third semiconductor layers is lower than the conduction band energy of the material of the second semiconductor layers
  • the energy gap of the material of the first and third semiconductor layers may be greater than the energy gap of the material of the second semiconductor layer.
  • the first and third semiconductor layers are P-type semiconductor layers
  • the second semiconductor layer is an N-type semiconductor layer
  • the balance band energy of the materials of the first and third semiconductor layers is Higher than the balance band energy of the material
  • the conduction band energy of the material of the first and third semiconductor layers is higher than the conduction band energy of the material of the second semiconductor layers
  • the energy gap may be greater than the energy gap of the material of the second semiconductor layer.
  • the manufacturing method forming a second semiconductor layer on the substrate; Forming a hard mask for ion implantation on the second semiconductor layer, and forming first and third semiconductor layers; Forming an insulating layer on the first to third semiconductor layers; And forming a first conductive layer connected to the first semiconductor layer and a second conductive layer connected to the second semiconductor layer in the insulating layer.
  • the forming of the first and third semiconductor layers may further include heat treating the first to third semiconductor layers.
  • forming the second semiconductor layer and forming the first and third semiconductor layers comprise at least one method of ion implantation, epitaxial growth and selective epitaxial growth, wherein the epitaxial growth and the The selective epitaxial growth material may be at least one of silicon, strained silicon, germanium, strained germanium, silicon germanium, and silicon carbide.
  • the asymmetric two-terminal bilister element according to the present invention has an advantage of driving only when forward voltage is applied and not driving when reverse voltage is applied.
  • the structure without the gate and the gate insulating film has the advantage of having a high reliability and durability by blocking the deterioration of the device.
  • the asymmetric operation of the device itself has the advantage that it is possible to configure a crossbar arrangement without adding a diode or a transistor.
  • FIG. 1 shows an asymmetric two-terminal bilister element according to the first embodiment.
  • 2A to 2E illustrate a process of fabricating the asymmetric two-terminal bilister device according to the first embodiment.
  • FIG. 3 is a configuration diagram of an asymmetric two-terminal bilister device according to the first embodiment.
  • FIG. 4 illustrates an asymmetric two-terminal bilister element according to the second embodiment.
  • 5A to 5D illustrate a process of fabricating the asymmetric two-terminal bilister device according to the second embodiment.
  • FIG. 6 is a three-dimensional view of the asymmetric two-terminal bilister element according to the second embodiment.
  • FIG. 7 is a current-voltage graph of the asymmetric two-terminal bilister device according to the first and second embodiments.
  • FIG. 8 is a current-time graph illustrating a memory operation of an asymmetric two-terminal bilister device according to the first and second embodiments.
  • FIG. 9 is a graph of current-memory operation repeating characteristics showing the reliability and durability of the asymmetric two-terminal bilister device according to the first and second embodiments.
  • each layer is exaggerated, omitted, or schematically illustrated for convenience and clarity of description.
  • the size of each component does not necessarily reflect the actual size.
  • the asymmetric two-terminal bilister device according to the first embodiment includes a substrate 100, first to third semiconductor layers 101, 102, and 103, an insulating layer 200, and first and first materials. It may include two conductive layers (301, 302).
  • the substrate 100 may be a silicon wafer, a strained silicon wafer, a germanium wafer, a strained germanium wafer, a silicon germanium wafer. , Silicon on insulator (SOI) wafer, strained silicon on insulator (SSOI) wafer, germanium on insulator (GOI) wafer, insulation buried strained germanium (SOI) wafer And at least one of a strained germanium on insulator (SGOI) wafer and an insulating layer embedded silicon germanium on insulator.
  • SOI Silicon on insulator
  • SSOI strained silicon on insulator
  • GOI germanium on insulator
  • SOI insulation buried strained germanium
  • the first to third semiconductor layers 101, 102, and 103 may be layered on a substrate.
  • a first semiconductor layer 101 having a first horizontally elongated portion and a second vertically protruding second portion formed thereon is disposed on the substrate, and the first semiconductor layer 101 is formed on the protrusion of the second portion of the first semiconductor layer 101.
  • the second semiconductor layer 102 may be disposed, and the third semiconductor layer 103 may be disposed on the second semiconductor layer 102.
  • the first semiconductor layer 101 and the second semiconductor layer 102 may be electrically connected to each other.
  • the second semiconductor layer 102 and the third semiconductor layer 103 may be electrically connected to each other.
  • the first to third semiconductor layers 101, 102, 103 are active semiconductor regions.
  • the first and third semiconductor layers 101 and 103 may be N-type semiconductor layers.
  • the second semiconductor layer 102 may be a P-type semiconductor layer.
  • the second semiconductor layer 102 is a P + type semiconductor region of a first impurity region and a P 0 type semiconductor region of a second impurity region, which are formed by different acceleration energy of ion implantation and an amount of impurities. It can include an area.
  • the impurity concentration of the P + type semiconductor region is larger than that of the P 0 type semiconductor region.
  • the first and third semiconductor layers 101 and 103 are illustrated as N-type semiconductor layers in the first embodiment, the present invention is not limited thereto, and the first and third semiconductor layers 101 and 103 may be P-type semiconductor layers. have.
  • the second semiconductor layer 102 may include an N + type semiconductor region of the first impurity region and an N 0 type semiconductor region of the second impurity region.
  • the first embodiment, the second semiconductor layer 102, a P + type semiconductor region has been shown in a P 0-type semiconductor region, not limited to this, the second semiconductor layer 102 is P 0 type semiconductor region It can be formed on the P + type semiconductor region.
  • the first and second conductive layers 301 and 302 are layers for transmitting electrical signals applied from the outside.
  • the first conductive layer 301 is electrically connected to one surface of the first portion of the first semiconductor layer 101
  • the second conductive layer 302 is electrically connected to the third semiconductor layer 103.
  • the second semiconductor layer 102 since the second semiconductor layer 102 is not electrically connected to the first and second conductive layers 301 and 302, the second semiconductor layer 102 may be in an electrically floating state.
  • the insulating layer 200 may include the first to third semiconductor layers 101, 102, 103 and the first and second conductive layers to protect the first to third semiconductor layers 101, 102, and 103, which are active semiconductor regions. Filled between 301 and 302.
  • the insulating layer 200 may be an oxide, a nitride, or one of a liquid and a gas.
  • FIGS. 2A to 2E illustrate a process of fabricating the asymmetric two-terminal bilister device according to the first embodiment.
  • a method of fabricating the asymmetric two-terminal bilister device according to the first embodiment will be described sequentially with reference to FIGS. 2A to 2E.
  • ions for forming the first to third semiconductor layers 101, 102, and 103 on the substrate 100 as an N-type (P + -P 0 ) -N type semiconductor layer Inject 400 is performed.
  • the ion implantation 400 is a method of obtaining impurity required by introducing impurity atoms into a semiconductor crystal.
  • the ion implantation 400 is a method of ionizing impurity atoms and implanting them into a semiconductor crystal surface at high speed by a high speed accelerator due to a high voltage.
  • the second semiconductor layer 102 is formed on the first semiconductor layer 101.
  • the acceleration energy of the ion implantation and the amount of impurities may be adjusted to form a (P + -P 0 ) type semiconductor layer that is distinguished from each other.
  • the specific position may be P + and the periphery thereof may be P 0 .
  • two or more groups may be ion implanted at different concentrations of impurities to form P + and P 0 .
  • a third semiconductor layer 103 is formed on the second semiconductor layer 102.
  • the implanted impurities may be activated and the distribution of the implanted impurities may be adjusted to a desired shape.
  • another method of forming the first to third semiconductor layers 101, 102, 103 may be a method such as epitaxial growth or selective epitaxial growth.
  • epitaxial growth is a technique for growing a crystal having a direction on the surface of the substrate 100 as one of semiconductor manufacturing techniques.
  • the epitaxially grown or selective epitaxially grown material may be at least one of silicon, strained silicon, germanium, strained germanium, silicon germanium, and silicon carbide.
  • the materials forming the first to third semiconductor layers 101, 102, and 103 may be silicon (Si), germanium (Ge), silicon germanium (SiGe), silicon carbide (SiC), or the like. Further, when the first to third semiconductor layers 101, 102 and 103 are N-type-P-N-type junctions, a balance band of the material of the first and third semiconductor layers 101 and 103 is shown. The energy is advantageous if it is lower than the balance band energy of the material of the second semiconductor layer 102, and the conduction band energy of the material of the first and second semiconductor layers 101, 103 is the second semiconductor layer ( It is advantageous to use if it is lower than the conduction band energy of the material of 102).
  • the energy gap which is the difference between the conduction band energy and the balance band energy, is advantageous as the first and third semiconductor layers 101 and 103 are larger than the second semiconductor layer 102.
  • the energy gap of the material of the semiconductor layers 101 and 103 may be greater than the energy gap of the material of the second semiconductor layer 102.
  • a balance band is an energy band occupied by a home appliance bound to a specific atomic nucleus.
  • a conduction band is an energy band in which electrons can freely move in an energy spectrum of a solid. In general, the energy of the balance band is lower than that of the conduction band.
  • first and third semiconductor layers 101 and 103 are more balanced than the second semiconductor layer 102.
  • Low band energy, first and third semiconductor layers 101, 103 have lower conduction band energy than second semiconductor layer 102, first and third semiconductor layers 101, 103 are second semiconductor layers
  • the asymmetric two-terminal bilister element according to the first embodiment using a material having a larger energy gap than 102 is improved as a memory. That is, since the injection efficiency of the electron can be increased, a high current value can be obtained, and the extra holes stored in the second semiconductor layer 102 are charged due to the high hole barrier of the first and third semiconductor layers 101 and 103. Extended data retention time can be extended.
  • impact ionization is a process in which atoms or molecules of a gas or vapor collide with other particles to change into an electrically charged atom or atomic group.
  • an etching process for forming a vertical device structure is performed.
  • an etching hard mask 500 is formed, and as shown in FIG. 2C, an etching process is performed.
  • the etching process may etch up to a part of the first semiconductor layer 101.
  • a part of the first semiconductor layer 101 may be up to the first part of the first semiconductor layer 101 described with reference to FIG.
  • the etching hard mask 500 is removed.
  • the etching hard mask 500 may be a material having an etching selectivity for silicon, such as a photo resist, an oxide, and a nitride.
  • an insulating layer 200 is formed to protect the first to third semiconductor layers 101, 102, and 103.
  • the first and third semiconductor layers 101, 102, and 103 may have a shape surrounding the top and side surfaces thereof.
  • the insulating layer 200 may be any one of a solid, a liquid, and a gas that electrically separate the conductive layers 301 and 302 and the first to third semiconductor layers 101, 102 and 103.
  • the first semiconductor layer 101 which is a lower region of the active semiconductor region of the vertical structure, is connected to the first conductive layer 301 to form one terminal. Specifically, it is connected to the first portion of the first semiconductor layer 101 described in FIG.
  • the third semiconductor layer 103 which is an upper region of the active semiconductor region of the vertical structure, is connected to the second conductive layer 302 to form another terminal.
  • the second semiconductor layer 102 is not electrically connected to the first and second conductive layers 301 and 302 and has an electrically floating characteristic.
  • a contact landing pad (not shown) may be formed between the third semiconductor layer 103 and the second conductive layer 302.
  • the contact landing pad may be any one of a metal layer, an amorphous silicon layer, and an epitaxial growth layer.
  • the second semiconductor layer 102 may be made of a P (P 0 -P + ) type semiconductor layer as well as a P (P + -P 0 ) type semiconductor layer.
  • the first to third semiconductor layers 101, 102, and 103 may be formed of P-N (N + -N 0 ) -P-type semiconductor junction structures and P-N (N 0 -N +). ) -P type semiconductor junction structure can be manufactured.
  • the first to third semiconductor layers 101, 102 and 103 are asymmetric two-terminal bilisters having a P-N-P-type semiconductor junction structure
  • the balance bands of the materials of the two P-type semiconductor layers The energy is higher than the balance band energy of the material of the N-type semiconductor layer
  • the conduction band energy of the material of the two P-type semiconductor layers is higher than the conduction band energy of the material of the N-type semiconductor layer
  • the energy gap of the material may be greater than the energy gap of the material of the N-type semiconductor layer.
  • FIG. 3 is a configuration diagram of an asymmetric two-terminal bilister device according to the first embodiment.
  • a plurality of first to third semiconductor layers 101, 102, and 103 are electrically connected to one conductive layer 301.
  • FIG. 4 illustrates an asymmetric two-terminal bilister element according to the second embodiment.
  • the asymmetric two-terminal bilister device may include a substrate 100 ′, first through third semiconductor layers 101, 102, and 103, an insulating layer 200, and first and second portions. Second conductive layers 301 and 302 may be included.
  • the substrate 100 ′ may include an insulating layer buried silicon (SOI) wafer, an insulating layer buried strained silicon (SSOI) wafer, an insulating layer buried germanium (Insulator (GOI) wafer, And at least one of a strained germanium on insulator (SGOI) wafer and an insulating layer buried silicon germanium (Insulator).
  • SOI insulating layer buried silicon
  • SSOI insulating layer buried strained silicon
  • GOI insulating layer buried germanium
  • SGOI strained germanium on insulator
  • the first to third semiconductor layers 101, 102, and 103 may be disposed side by side in the horizontal direction on the substrate 100 ′.
  • the first semiconductor layer 101 is disposed on the substrate 100 ′
  • the third semiconductor layer 103 is disposed to be spaced apart from the first semiconductor layer 101
  • the first semiconductor layer 101 and the third semiconductor layer 101 are disposed on the substrate 100 ′.
  • the second semiconductor layer 102 may be disposed between the semiconductor layers 103.
  • the first semiconductor layer 101 and the second semiconductor layer 102 may be electrically connected to each other.
  • the second semiconductor layer 102 and the third semiconductor layer 103 may be electrically connected.
  • the first and second conductive layers 301 and 302 are layers for transmitting electrical signals applied from the outside.
  • the first conductive layer 301 is disposed on and electrically connected to the first semiconductor layer 101.
  • the second conductive layer 302 is disposed on and electrically connected to the third semiconductor layer 103.
  • the second semiconductor layer 102 since the second semiconductor layer 102 is not electrically connected to the first and second conductive layers 301 and 302, the second semiconductor layer 102 may be in an electrically suspended state.
  • 5A to 5E illustrate a process of fabricating the asymmetric two-terminal bilister device according to the second embodiment.
  • a method of manufacturing the asymmetric two-terminal bilister device according to the second embodiment will be described in detail with reference to FIGS. 5A to 5E.
  • a second semiconductor layer 102 is formed on the substrate 100 ′.
  • the acceleration energy of the ion implantation and the amount of impurities may be adjusted to form a (P + -P 0 ) type semiconductor layer that is distinguished from each other.
  • first and third semiconductor layers 101 and 103 are formed.
  • the implanted impurities may be activated and the distribution of the implanted impurities may be adjusted to a desired shape. .
  • the semiconductor layer which does not require ion implantation, is blocked from ion implantation by using the ion implantation hard mask 700 in the ion implantation step 400.
  • the semiconductor layer may be formed using epitaxial growth or selective epitaxial growth.
  • the materials forming the first to third semiconductor layers 101, 102, and 103 may be silicon (Si), germanium (Ge), silicon germanium (SiGe), silicon carbide (SiC), or the like. Further, when the first to third semiconductor layers 101, 102 and 103 are N-type-P-N-type junctions, a balance band of the material of the first and third semiconductor layers 101 and 103 is shown. The energy is advantageous if it is lower than the balance band energy of the material of the second semiconductor layer 102, and the conduction band energy of the material of the first and second semiconductor layers 101, 103 is the second semiconductor layer ( It is advantageous to use if it is lower than the conduction band energy of the material of 102).
  • the energy gap which is the difference between the conduction band energy and the balance band energy, is advantageous as the first and third semiconductor layers 101 and 103 are larger than the second semiconductor layer 102.
  • the energy gap of the material of the semiconductor layers 101 and 103 may be greater than the energy gap of the material of the second semiconductor layer 102.
  • an insulating layer 200 is formed to protect the first to third semiconductor layers 101, 102, and 103.
  • the insulating layer 200 may be any one of a solid, a liquid, and a gas that electrically separate the conductive layers 301 and 302 and the first to third semiconductor layers 101, 102 and 103.
  • conductive layers 301 and 302 for transmitting an electric signal applied from the outside are formed.
  • the first semiconductor layer 101 is connected to the first conductive layer 301 to form one terminal
  • the third semiconductor layer 103 is connected to the second conductive layer 302 to form another terminal.
  • the second semiconductor layer 102 is not electrically connected to the first and second conductive layers 301 and 302 and has an electrically floating characteristic.
  • the semiconductor layer 102 may be made of a P0-P + type semiconductor layer.
  • it can be manufactured with a P-N (N + -N0)-P-type semiconductor junction structure and a P-N (N0-N +) -P type semiconductor junction structure.
  • the first to third semiconductor layers 102 are asymmetric two-terminal bilisters having a P-N-P-type semiconductor junction structure,
  • the balance band energy of the material of the two P-type semiconductor layers is higher than the balance band energy of the material of the N-type semiconductor layer
  • the conduction band energy of the material of the two P-type semiconductor layers is the conduction band of the material of the N-type semiconductor layer
  • the energy gap of the material of the two P-type semiconductor layers may be greater than the energy gap of the material of the N-type semiconductor layer.
  • FIG. 6 is a three-dimensional view of the asymmetric two-terminal bilister element according to the second embodiment.
  • the second semiconductor layer 102 of the asymmetric two-terminal bilister device according to the second embodiment is not connected to the first and second conductive layers 301 and 302.
  • FIG. 7 is a current-voltage graph of the asymmetric two-terminal bilister device according to the first and second embodiments. Specifically, the horizontal axis of FIG. 7 is a voltage, and the vertical axis is a current.
  • hysteresis is a phenomenon in which a certain physical quantity is not uniquely determined only by the physical conditions at that time, but depends on the changing process of the state in which the substance has passed.
  • FIG. 8 is a current-time graph illustrating a memory operation of an asymmetric two-terminal bilister device according to the first and second embodiments. Specifically, the horizontal axis is time and the vertical axis is current.
  • the state of the asymmetric two-terminal bilister device changes to an on state through a write '1' operation.
  • the write '0' operation changes the state of the asymmetric two-terminal bilister device to the off state. This is due to the high electric field formed between the second semiconductor layer and the third semiconductor layer as electrons injected from the first semiconductor layer by the electric field move past the second semiconductor layer to the third semiconductor layer. (impact ionization), which creates electron and hole pairs.
  • the generated electrons are transferred to the third semiconductor layer as they are, but in the case of holes, they are accumulated in the second semiconductor layer that is electrically isolated. This lowers the high potential barrier between the first semiconductor layer and the second semiconductor layer, allowing a large number of electrons to pass from the first semiconductor layer to the second semiconductor layer. Also, electrons introduced into the second semiconductor layer move back to the third semiconductor layer to which a high voltage is applied. Electrons moving to the third semiconductor layer to which a high voltage is applied again cause collisional ionization by an electric field formed between the second semiconductor layer and the third semiconductor layer to generate electron and hole pairs. At this time, holes again accumulate in the second semiconductor layer.
  • the potential barrier between the first semiconductor layer and the second semiconductor layer is sufficiently lowered, thereby facilitating the inflow of electrons from the first semiconductor layer to the second semiconductor layer. After the 1 'operation, a lot of current flows even at the low read' 1 'voltage.
  • the asymmetric two-terminal bilister device may not only change and maintain the state of the asymmetric two-terminal bilister device through the write '1' or the write '0' operations. Even if the applied voltage is removed, it can be temporarily turned on. This is determined by the presence or absence of holes present in the electrically suspended second semiconductor layer. If a voltage of a predetermined value or more is applied again within a predetermined time, it may indicate a previous current state through a feedback phenomenon.
  • the process of replenishing holes that decreases with time can maintain the on state of the memory, and the process of replenishing holes is the same as the read operation.
  • FIG. 9 is a graph of current-memory operation repeating characteristics showing the reliability and durability of the asymmetric two-terminal bilister device according to the first and second embodiments. Specifically, the horizontal axis represents the number of repetitions of the memory operation, and the vertical axis represents the current.
  • the current difference between the different on and off states that distinguishes the memory states as the number of memory operations increases due to the deterioration of the gate insulating layer generated during the memory operation. Gradually decreases. As a result, the deterioration of the gate insulating layer is intensified, and the difference in the memory state current rapidly decreases, and thus the memory operation fails.
  • the asymmetric two-terminal bilister element having the gate and the gate insulating layer which are the asymmetric two-terminal bilister elements according to the first and second embodiments, may have stable characteristics, high reliability, and durability even in repetitive memory operation. have. Table 1 below is a result of comparing the characteristics of the various DRAM devices.
  • the asymmetric two-terminal bilister device has an advantage of a very simple device structure and fabrication process compared to the conventional DRAM technology.
  • the asymmetrical device structure allows the memory array to be configured without the need for additional select switch elements, resulting in high integration.
  • Write and read operations through collision ionization enable high-speed memory operation and secure a large memory state sensing current.
  • through the structure without the gate and the gate insulating film has a high reliability and durability by blocking the deterioration of the device.
  • the asymmetric two-terminal bilister device according to the embodiments of the present invention shown in FIGS. 1 to 9 may be driven only when forward voltage is applied and not driven when reverse voltage is applied.
  • the asymmetric operation of the device itself enables crossbar arrangement without the addition of diodes or transistors, which simplifies the fabrication process of the memory array and facilitates integration.
  • the asymmetric two-terminal bilister device according to the first embodiment has excellent memory reliability and durability by blocking the operation deterioration of the device associated with the gate insulating film of the capacitor-free DRAM device of the conventional MOSFET structure.
  • the size of the DRAM memory unit cell may also be reduced from 8F 2 to 4F 2 .
  • the problem of leakage current through adjacent cells generated when an array of two-terminal memory devices is arranged may be solved using the second semiconductor layer 102.
  • the invention applies to asymmetric two-terminal bilister elements.

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Abstract

본 발명의 실시 예는 비대칭 2-단자 바이리스터 소자와 그 제작 방법에 관한 것이다. 실시 예에 따른 비대칭 2-단자 바이리스터 소자는, 기판; 상기 기판 상에 형성된 제1반도체 층; 상기 제1반도체 층 상에 형성된 제2반도체 층; 상기 제2반도체 층 상에 형성된 제3반도체 층; 상기 제1반도체 층과 전기적으로 연결된 제1전도층; 및 상기 제3반도체 층과 전기적으로 연결된 제2전도층;을 포함하고, 상기 제2반도체 층은 제1불순물 영역과 제2불순물 영역을 갖고, 상기 제1불순물 영역의 농도는 상기 제2불순물 영역의 농도보다 크다.

Description

비대칭 2-단자 바이리스터 소자와 그 제작 방법
실시 예는 비대칭 2-단자 바이리스터 소자와 그 제작 방법에 관한 것이다.
종래의 DRAM 메모리 단위 셀은 하나의 트랜지스터(Transistor, T)와 하나의 커패시터(Capacitor, C)로 구성된다, 즉, 1T/1C 디램(DRAM)을 말한다. 반도체 소자, 특히 메모리의 경우 소자의 크기를 축소함에 따라 단위 면적당 메모리 용량이 커질 수 있다. 현재 널리 사용되고 있는 일반적인 DRAM의 경우 트랜지스터의 크기를 축소하는 것은 기술적으로 가능하지만, 일정한 용량을 유지하면서 커패시터의 크기를 트랜지스터에 맞게 줄여나가는 부분에 있어서 기술적 한계에 직면해 있다. 앞서 언급한 문제를 해결할 수 있는 대안으로 DRAM 셀의 크기를 줄이는데 문제로 지적되고 있는 커패시터를 사용하지 않고도 DRAM의 역할을 수행할 수 있는 커패시터 없는 DRAM (Capacitor-less DRAM) 소자가 제안되었다. 커패시터 없는 DRAM의 경우 하나의 트랜지스터만으로 구성되기 때문에 단위 메모리 셀의 소형화에 유리하고 단순한 메모리 셀 구조를 통해 높은 집적도를 가질 수 있으며, 제작 공정 또한 간단하여 상용화에 유리하다. 하지만 커패시터 없는 DRAM의 경우 메모리 상태를 쓰고 읽는 과정에서 요구되는 높은 구동 전압에 의해 게이트 절연막 열화가 발생하고, 이로 인해 메모리 동작 특성 중 신뢰성과 내구성에 대한 치명적인 문제점을 안고 있다.
실시 예는 일방향으로만 동작하는 비대칭 2-단자 바이리스터 소자를 제공한다.
또한, 실시 예는 면적이 작으며 신뢰성이 우수한 비대칭 2-단자 바이리스터 소자를 제공한다.
또한, 실시 예는 다이오드(diode) 또는 트랜지스터(transistor)를 추가하지 않아도 크로스바 배열 구성이 가능한 비대칭 2-단자 바이리스터 소자를 제공한다.
또한, 실시 예는 누설전류(leakage current)문제를 가지지 않는 2-단자 메모리소자의 배열 구성이 가능한 비대칭 2-단자 바이리스터 소자를 제공한다.
실시 예에 따른 비대칭 2-단자 바이리스터 소자는, 기판; 상기 기판 상에 형성된 제1반도체 층; 상기 제1반도체 층 상에 형성된 제2반도체 층; 상기 제2반도체 층 상에 형성된 제3반도체 층; 상기 제1반도체 층과 전기적으로 연결된 제1전도층; 및 상기 제3반도체 층과 전기적으로 연결된 제2전도층;을 포함하고, 상기 제2반도체 층은 제1불순물 영역과 제2불순물 영역을 갖고, 상기 제1불순물 영역의 농도는 상기 제2불순물 영역의 농도보다 크다.
여기서, 상기 제1 내지 제3반도체 층과 상기 제1 및 제2전도층을 전기적으로 분리시키는 절연층을 더 포함할 수 있다.
여기서, 상기 기판은 실리콘 웨이퍼, 스트레인드 실리콘 웨이퍼, 게르마늄 웨이퍼, 스트레인드 게르마늄 웨이퍼, 실리콘 게르마늄 웨이퍼, 절연층 매몰 실리콘 웨이퍼, 절연층 매몰 스트레인드 실리콘 웨이퍼, 절연층 매몰 게르마늄 웨이퍼, 절연층 매몰 스트레인드 게르마늄 웨이퍼 및 절연층 매몰 실리콘 게르마늄 중 적어도 하나일 수 있다.
여기서, 상기 제3반도체 층과 상기 제2전도층 사이에 형성된 컨택 랜딩패드 (contact landing pad)를 더 포함하고, 상기 컨택 랜딩패드는 금속층, 비정질 실리콘층 및 에피택셜 성장층 중 어느 하나일 수 있다.
여기서, 상기 제1 및 제3반도체 층이 N형 반도체 층이면, 상기 제2반도체 층은 P+-P0 형 반도체 층 또는 P0 -P+ 형 반도체 층일 수 있다.
여기서, 상기 제1 및 제3반도체 층이 P형 반도체 층이면, 상기 제2반도체 층은 N+-N0 형 반도체 층 또는 N0- N+ 형 반도체 층일 수 있다.
여기서, 상기 제1 및 제3반도체 층이 N형 반도체 층이고, 상기 제2반도체 층이 P형 반도체 층이고, 상기 제1 및 제3반도체 층의 물질의 밸런스 밴드 에너지는 상기 제2반도체 층의 물질의 밸런스 밴드 에너지보다 낮고, 상기 제1 및 제3반도체 층의 물질의 컨덕션 밴드 에너지는 상기 제2반도체 층의 물질의 컨덕션 밴드 에너지보다 낮고, 상기 제1 및 제3반도체 층의 물질의 에너지 갭은 상기 제2반도체 층의 물질의 에너지 갭보다 클 수 있다.
여기서, 상기 제1 및 제3반도체 층이 P형 반도체 층이고, 상기 제2반도체 층이 N형 반도체 층이고, 상기 제1 및 제3반도체 층의 물질의 밸런스 밴드 에너지는 상기 제2반도체 층의 물질의 밸런스 밴드 에너지보다 높고, 상기 제1 및 제3반도체 층의 물질의 컨덕션 밴드 에너지는 상기 제2반도체 층의 물질의 컨덕션 밴드 에너지보다 높고, 상기 제1 및 제3반도체 층의 물질의 에너지 갭은 상기 제2반도체 층의 물질의 에너지 갭보다 클 수 있다.
한편, 실시 예에 다른 카테고리로서, 제작 방법은, 기판 상에 제1반도체 층, 제2반도체 층 및 제3반도체 층을 순서대로 형성하는 단계; 상기 제3반도체 층 상에 식각용 하드마스크를 형성하는 단계; 상기 제1반도체 층의 일부까지 식각공정을 하고, 상기 식각용 하드마스크를 제거하는 단계; 상기 제1 내지 제3반도체층 상에 절연층을 형성하는 단계; 및 상기 제1반도체 층과 연결되는 제1전도층과 상기 제3반도체 층과 연결되는 제2전도층을 상기 절연층에 형성하는 단계;를 포함한다.
여기서, 상기 제1 내지 제3반도체 층을 열처리하는 단계를 더 포함할 수 있다.
여기서, 상기 제1반도체 층, 제2반도체 층 및 제3반도체 층을 순서대로 형성하는 단계는 이온주입, 에피택셜 성장 및 선택적 에피택셜 성장 중 적어도 하나의 방법을 포함하고, 상기 에피택셜 성장 또는 상기 선택적 에피택셜 성장 물질은, 실리콘, 스트레인드 실리콘, 게르마늄, 스트레인드 게르마늄, 실리콘 게르마늄 및 실리콘 카바이드 중 적어도 하나일 수 있다.
여기서, 상기 식각용 하드마스크는 식각 선택비를 가지는 각광막, 산화막 및 질화막 중 적어도 하나일 수 있다.
또한, 실시 예에 따른 비대칭 2-단자 바이리스터 소자는, 기판; 상기 기판 상에 형성된 제1반도체 층; 상기 기판 상에 형성되고, 상기 제1반도체 층과 이격된 제3반도체 층; 상기 기판 상에 형성되고, 상기 제1반도체 층과 상기 제3반도체 층 사이에 배치되는 제2반도체 층; 상기 제1반도체 층과 전기적으로 연결된 제1전도층; 및 상기 제3반도체 층과 전기적으로 연결된 제2전도층;을 포함하고, 상기 제2반도체 층은 제1불순물 영역과 제2불순물 영역을 갖고, 상기 제1불순물 영역의 농도는 상기 제2불순물 영역의 농도보다 크다.
여기서, 상기 제1 내지 제3반도체 층과 제1 및 제2전도층을 전기적으로 분리시키는 절연층을 더 포함한다.
여기서, 상기 기판은 절연층 매몰 실리콘 웨이퍼, 절연층 매몰 스트레인드 실리콘 웨이퍼, 절연층 매몰 게르마늄 웨이퍼, 절연층 매몰 스트레인드 게르마늄 웨이퍼 및 절연층 매몰 실리콘 게르마늄 웨이퍼 중 적어도 하나일 수 있다.
여기서, 상기 제1 및 제3반도체 층이 N형 반도체 층이면, 상기 제2반도체 층은 P+-P0 형 반도체 층 또는 P0 -P+ 형 반도체 층일 수 있다.
여기서, 상기 제1 및 제3반도체 층이 P형 반도체 층이면, 상기 제2반도체 층은 N+-N0 형 반도체 층 또는 N0- N+ 형 반도체 층일 수 있다.
여기서, 상기 제1 및 제3반도체 층이 N형 반도체 층이고, 상기 제2반도체 층이 P형 반도체 층이고,
상기 제1 및 제3반도체 층의 물질의 밸런스 밴드 에너지는 상기 제2반도체 층의 물질의 밸런스 밴드 에너지보다 낮고,
상기 제1 및 제3반도체 층의 물질의 컨덕션 밴드 에너지는 상기 제2반도체 층의 물질의 컨덕션 밴드 에너지보다 낮고,
상기 제1 및 제3반도체 층의 물질의 에너지 갭은 상기 제2반도체 층의 물질의 에너지 갭보다 클수 있다.
여기서, 상기 제1 및 제3반도체 층이 P형 반도체 층이고, 상기 제2반도체 층이 N형 반도체 층이고, 상기 제1 및 제3반도체 층의 물질의 밸런스 밴드 에너지는 상기 제2반도체 층의 물질의 밸런스 밴드 에너지보다 높고, 상기 제1 및 제3반도체 층의 물질의 컨덕션 밴드 에너지는 상기 제2반도체 층의 물질의 컨덕션 밴드 에너지보다 높고, 상기 제1 및 제3반도체 층의 물질의 에너지 갭은 상기 제2반도체 층의 물질의 에너지 갭보다 클 수 있다.
한편, 실시 예에 따른 카테고리로서, 제작 방법은, 기판 상에 제2반도체 층을 형성하는 단계; 상기 제2반도체 층 상에 이온주입용 하드마스크를 형성하고, 제1 및 제3반도체 층을 형성하는 단계; 상기 제1 내지 제3반도체 층 상에 절연층을 형성하는 단계; 및 상기 제1반도체 층과 연결되는 상기 제1전도층과 상기 제2반도체 층과 연결되는 제2전도층을 상기 절연층에 형성하는 단계;를 포함한다.
여기서, 상기 제1 및 제3반도체 층을 형성하는 단계는 상기 제1 내지 제3반도체 층을 열처리하는 단계를 더 포함할 수 있다.
여기서, 상기 제2반도체 층을 형성하는 단계 및 제1 및 제3반도체 층을 형성하는 단계는 이온 주입, 에피택셜 성장 및 선택적 에피택셜 성장 중 적어도 하나의 방법을 포함하고, 상기 에피택셜 성장 및 상기 선택적 에피택셜 성장 물질은, 실리콘, 스트레인드 실리콘, 게르마늄, 스트레인드 게르마늄, 실리콘 게르마늄 및 실리콘 카바이드 중 적어도 하나일 수 있다.
본 발명에 따른 비대칭 2-단자 바이리스터 소자는 순방향 전압 인가 시에만 구동하고, 역방향 전압 인가 시에는 구동하지 않는 일방향성을 가지는 이점이 있다.
또한, 게이트 및 게이트 절연막이 없는 구조를 통해 소자의 열화를 원천적으로 차단하여 높은 신뢰성 및 내구성을 가지는 이점이 있다.
또한, 소자 자체의 비대칭 동작 특성을 통해 다이오드(diode) 또는 트랜지스터(transistor)를 추가하지 않아도 크로스바 배열 구성이 가능한 이점이 있다.
또한, 2-단자 메모리 소자의 배열 구성시 발생하는 인접 셀을 통한 누설전류(leakage current)문제를 해결할 수 있는 이점이 있다.
도 1은 제1실시 예에 따른 비대칭 2-단자 바이리스터 소자를 도시한다.
도 2a 내지 도 2e는 제1실시 예에 따른 비대칭 2-단자 바이리스터 소자를 제작하는 과정을 도시한다.
도 3은 제1실시 예에 따른 비대칭 2-단자 바이리스터 소자의 배열구성도이다.
도 4는 제2실시 예에 따른 비대칭 2-단자 바이리스터 소자를 도시한다.
도 5a 내지 도 5d는 제2실시 예에 따른 비대칭 2-단자 바이리스터 소자를 제작하는 과정을 도시한다.
도 6은 제2실시 예에 따른 비대칭 2-단자 바이리스터 소자의 입체도이다.
도 7은 제1 및 제2실시 예에 따른 비대칭 2-단자 바이리스터 소자의 전류-전압 그래프이다.
도 8은 제1 및 제2실시 예에 따른 비대칭 2-단자 바이리스터 소자의 메모리 동작을 보여주는 전류-시간 그래프이다.
도 9는 제1 및 제2실시 예에 따른 비대칭 2-단자 바이리스터 소자의 신뢰성 및 내구성을 보여주는 전류-메모리 동작 반복 특성 그래프이다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
본 발명에 따른 실시 예의 설명에 있어서, 어느 한 element가 다른 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 비대칭 2-단자 바이리스터 소자를 설명한다.
<제1실시 예>
도 1은 제1실시 예에 따른 비대칭 2-단자 바이리스터 소자이다. 도 1을 참조하면, 제1실시 예에 따른 비대칭 2-단자 바이리스터 소자는 기판(100), 제1 내지 제3반도체 층(101, 102, 103), 절연층(200) 및 제1 및 제2전도층(301, 302)을 포함할 수 있다.
구체적으로, 기판(100)은 실리콘 웨이퍼(Silicon wafer), 스트레인드 실리콘 웨이퍼 (Strained Silicon wafer), 게르마늄 웨이퍼(Germanium wafer), 스트레인드 게르마늄 웨이퍼(Strained Germanium wafer), 실리콘 게르마늄 웨이퍼(Silicon germanium wafer), 절연층 매몰 실리콘(Silicon on Insulator, SOI) 웨이퍼, 절연층 매몰 스트레인드 실리콘(Strained Silicon on Insulator, SSOI) 웨이퍼, 절연층 매몰 게르마늄 (Germanium on Insulator, GOI) 웨이퍼, 절연층 매몰 스트레인드 게르마늄 (Strained Germanium on Insulator, SGOI) 웨이퍼 및 절연층 매몰 실리콘 게르마늄 (Silicon Germanium on Insulator) 중 적어도 하나를 포함한다.
제1 내지 제3반도체 층(101, 102, 103)은 기판 상에 층층이 쌓일 수 있다. 자세하게는 기판 상에 가로로 긴 모양의 제1부분과 세로로 돌출된 제2부분이 형성된 제1반도체 층(101)이 배치되고, 제1반도체 층(101)의 제2부분의 돌출부 상에 제2반도체 층(102)이 배치되고, 제2반도체 층 상(102)에 제3반도체 층(103)이 배치될 수 있다. 또한 제1반도체 층(101)과 제2반도체 층(102)은 서로 전기적으로 연결될 수 있다. 또한, 제2반도체 층(102)과 제3반도체 층(103)은 서로 전기적으로 연결될 수 있다. 여기서, 제1 내지 제3반도체 층(101, 102, 103)은 활성 반도체 영역이다.
제1 및 제3반도체 층(101, 103)은 N형 반도체 층일 수 있다. 또한, 제2반도체 층(102)은 P형 반도체 층일 수 있다. 여기서, 제2반도체 층(102)은 이온주입의 가속 에너지 및 불순물의 양(dose)을 다르게 하여 생성된 서로 구분되는 제1불순물 영역의 P+형 반도체 영역 및 제2불순물 영역의 P0형 반도체 영역을 포함할 수 있다. 여기서, P+형 반도체 영역의 불순물 농도는 P0형 반도체 영역의 불순물 농도보다 크다. 또한, 제1실시 예에서는 제1 및 제3반도체 층(101, 103)이 N형 반도체 층으로 도시되었지만 이에 한정되지 않고, 제1 및 제3반도체 층(101, 103)이 P형 반도체 층일 수 있다. 이때는, 제2반도체 층(102)은 제1불순물 영역의 N+형 반도체 영역 및 제2불순물 영역의 N0형 반도체 영역을 포함할 수 있다. 또한, 제1실시 예에서는 제2반도체 층(102)에서 P+형 반도체 영역이 P0형 반도체 영역 상에 도시 되었지만, 이에 한정되지 않고, 제2반도체 층(102)은 P0형 반도체 영역이 P+형 반도체 영역 상에 형성될 수 있다.
제1 및 제2전도층(301, 302)은 외부에서 인가되는 전기 신호를 전달하는 층이다. 제1전도층(301)은 제1반도체 층(101)의 제1부분의 일면과 전기적으로 연결되고, 제2전도층(302)은 제3반도체 층(103) 상에 전기적으로 연결된다. 또한, 제2반도체 층(102)은 제1 및 제2전도층(301, 302)과 전기적으로 연결되지 않기 때문에 전기적으로 부유(floting)된 상태일 수 있다.
절연층(200)은 활성 반도체 영역인 제1 내지 제3반도체 층(101, 102, 103)을 보호하기 위해 제1 내지 제3반도체 층(101, 102, 103) 및 제1및 제2전도층(301, 302) 사이에 채워진다. 여기서, 절연층(200)은 고체인 산화막(Oxide) 및 질화막(Nitride)이거나 액체(liquid) 및 기체(gas)중 하나일 수 있다.
도 2a 내지 도 2e는 제1실시 예에 따른 비대칭 2-단자 바이리스터 소자를 제작하는 과정을 도시한다. 이하에서는 도 2a 내지 도 2e를 참조하여 제1실시 예에 따른 비대칭 2-단자 바이리스터 소자의 제작 방법을 순차적으로 설명한다.
도 2a에 도시된 바와 같이, 기판(100) 상에 제1 내지 제3반도체 층(101, 102, 103)을 N형-(P+-P0)형-N형 반도체 층으로 형성하기 위한 이온주입(400)을 실시한다. 이온주입(400)은 반도체 결정에 불순물 원자를 도입하여 필요한 저항률을 얻는 방법의 일종으로, 불순물 원자를 이온화하여 고전압에 의한 고속 가속기에 의해 고속으로 반도체 결정 표면에 주입하는 방법이다. 먼저, 이온주입(400)을 통해 제1반도체 층(101)을 형성한 후, 제2반도체 층(102)을 제1반도체 층(101) 상에 형성한다. 이때, 이온주입의 가속 에너지 및 불순물의 양을 조절하여 서로 구분되는 (P+-P0)형 반도체 층을 형성할 수 있다. 구체적으로, 이온주입을 특정 위치에 하면 그 특정위치가 P+가 되고 그 주변이 P0가 될 수 있다. 또한, 두 군대 이상에 서로 다른 불순물의 농도로 이온 주입을 하여 P+와 P0를 형성할 수 있다. 계속적으로, 제3반도체 층(103)을 제2반도체 층(102) 상에 형성한다. 또한, 이온주입을 실시한 후 제1 내지 제3반도체 층(101, 102, 103)을 열처리(thermal annealing)하는 단계를 추가하면 주입된 불순물을 활성화하고 주입된 불순물의 분포를 원하는 형태로 조절할 수 있다. 여기서, 제1 내지 제3반도체 층(101, 102, 103)을 형성하는 또 다른 방법은 에피택셜 성장(epitaxial growth) 또는 선택적 에피택셜 성장(selective epitaxial growth) 등의 방법일 수 있다. 여기서 에피택셜 성장은 반도체 제작기술의 하나로 기판(100) 표면에 방향성을 정한 결정을 성장시키는 기술이다. 또한, 에피택셜 성장 또는 선택적 에피택셜 성장 물질은 실리콘, 스트레인드 실리콘, 게르마늄, 스트레인드 게르마늄, 실리콘 게르마늄 및 실리콘 카바이드 중 적어도 하나일 수 있다.
제1 내지 제3반도체 층(101, 102, 103)을 형성하는 물질은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe) 및 실리콘 카바이드(SiC) 등 일 수 있다. 또한, 제1 내지 제3반도체 층(101, 102, 103)은 N형-P형-N형 접합일 때, 제1 및 제3반도체 층(101, 103)의 물질의 밸런스 밴드(valance band) 에너지는 제2반도체 층(102)의 물질의 밸런스 밴드 에너지보다 낮으면 유리하고, 제1 및 제2반도체 층(101, 103)의 물질의 컨덕션 밴드(conduction band) 에너지는 제2반도체 층(102)의 물질의 컨덕션 밴드 에너지보다 낮으면 이용하면 유리하다. 또한, 컨덕션 밴드 에너지와 밸런스 밴드 에너지의 차인 에너지 갭(energy gap)은 제1 및 제3반도체 층(101, 103)이 제2반도체 층(102)보다 클수록 유리하기 때문에, 제1 및 제3반도체 층(101, 103)의 물질의 에너지 갭은 제2반도체 층(102)의 물질의 에너지 갭보다 클 수 있다. 여기서, 밸런스 밴드(valance band)는 특정한 원자핵에 속박되어 있는 가전자가 차지하는 에너지대이다. 또한, 컨덕션 밴드(conduction band) 고체의 에너지 스팩트럼에서 전자가 자유로이 운동할 수 있는 상태에 있는 에너지대이다. 일반적으로, 밸런스 밴드의 에너지가 준위가 컨덕션 밴드의 에너지 준위보다 낮다.
이와 같이, 제1 및 제3반도체 층이 N형 반도체 층이고, 제2반도체 층이 P형 반도체 층일 때, 제1 및 제3반도체 층(101, 103)이 제2반도체 층(102)보다 밸런스 밴드 에너지가 낮고, 제1 및 제3반도체 층(101, 103)이 제2반도체 층(102)보다 컨덕션 밴드 에너지가 낮고, 제1 및 제3반도체 층(101, 103)이 제2반도체 층(102)보다 에너지 갭이 큰 물질을 사용한 제1실시 예에 따른 비대칭 2-단자 바이리스터 소자는 메모리로서의 기능이 향상된다. 즉, 전자의 주입효율을 높일 수 있기 때문에 높은 전류 값을 얻을 수 있고, 제2반도체 층(102)에 저장된 여분의 정공들이 제1 및 제3반도체 층(101, 103)의 높은 정공 장벽 때문에 전하 유지시간을 연장하여 데이터 유지시간을 늘릴 수 있다. 또한, 여분의 전공들을 형성하는 충돌 이온화(impact ionization)에 요구되는 전압이 낮아지고, 여분의 정공들에 대한 전류 이득이 증가하기 때문에 메모리 구동에 필요한 전압이 감소하여 저전력 구동이 가능할 수 있다. 여기서, 충돌 이온화(impact ionization)는 기체나 증기의 원자 또는 분자가 다른 입자와 맞부딪쳐서 전기를 띤 원자 또는 원자단으로 변화하는 일이다.
도 2b에 도시된 바와 같이, 수직한 소자 구조를 형성하기 위한 식각공정을 실시한다. 이때, 활성 반도체 영역이 식각되지 않고 보호되기 위해서 식각용 하드마스크(500)를 형성한 뒤 도 2c에 도시된 바와 같이, 식각공정을 실시한다. 식각공정은 제1반도체 층(101)의 일부까지 식각하게 되는데 제1반도체 층(101)의 일부는 도 1에서 설명한 제1반도체 층(101)의 제1부분까지 일 수 있다. 또한, 시각공정을 하면 식각용 하드마스크(500)가 형성된 곳은 식각되지 않는다. 식각공정 이후, 식각용 하드마스크(500)를 제거한다. 여기서, 식각용 하드마스크(500)는 각광막(Photo resist), 산화막(Oxide), 질화막(Nitride) 등 실리콘에 대한 식각 선택비를 가지는 물질일 수 있다.
도 2d에 도시된 바와 같이, 수직형 구조 형성을 위한 식각 단계 이후, 제1 내지 제3반도체 층(101, 102, 103)을 보호하기 위한 절연층(200)을 형성한다. 구체적으로, 제1 내지 제3반도체 층(101, 102, 103)의 상면 및 측면을 둘러싸는 형상일 수 있다. 여기서, 절연층(200)은 전도층(301, 302)과 제1 내지 제3반도체 층(101, 102, 103)을 전기적으로 분리시키는 고체, 액체, 기체 중 어느 하나일 수 있다.
도 2e에 도시된 바와 같이, 절연층(200) 형성 이후, 외부에서 인가되는 전기 신호를 전달하는 전도층(301, 302)을 형성한다. 수직 구조의 활성 반도체 영역의 하단 영역인 제1반도체 층(101)은 제1전도층(301)과 연결되어 하나의 단자를 형성한다. 구체적으로, 도 1에서 설명한 제1반도체 층(101)의 제1부분과 연결된다. 또한, 수직 구조의 활성 반도체 영역의 상단 영역인 제3반도체 층(103)은 제2전도층(302)와 연결되어 또 다른 하나의 단자를 형성한다. 또한, 제2반도체 층(102)은 제1 및 제2전도층(301, 302)와 전기적으로 연결되지 않으며, 전기적으로 부유(floating)된 특징을 가진다. 여기서, 제3반도체 층(103)과 제2전도층(302) 사이에는 컨택 랜딩패드(contact landing pad, 미도시)가 형성될 수 있다. 컨택 랜딩패드(contact landing pad)는 금속층, 비정질 실리콘층, 에피택셜 성장층 중에서 어느 하나일 수 있다.
도 2a 내지 도 2e단계에서는 N형-(P+-P0)형-N형 반도체 접합구조를 갖는 비대칭 2-단자 바이리스터 소자의 제작 방법을 설명하였지만, 불순물의 이온주입 에너지에 따라 비대칭 구조의 제2반도체 층(102)은 P(P+-P0)형 반도체 층뿐만 아니라 P(P0-P+)형 반도체 층으로 제작될 수 있다.
또한, 제작 순서에 따라 제1 내지 제3반도체 층(101, 102, 103)이 P형-N(N+-N0)형-P형 반도체 접합구조 및 P형-N(N0-N+)형-P형 반도체 접합구조로 제작될 수 있다. 여기서, 제1 내지 제3반도체 층(101, 102, 103)이 P형-N형-P형 반도체 접합구조를 갖는 비대칭 2-단자 바이리스터 일 때는, 2개의 P형 반도체 층의 물질의 밸런스 밴드 에너지는 N형 반도체 층의 물질의 밸런스 밴드 에너지보다 높고, 2개의 P형 반도체 층의 물질의 컨덕션 밴드 에너지는 N형 반도체 층의 물질의 컨덕션 밴드 에너지보다 높고, 2개의 P형 반도체 층의 물질의 에너지 갭은 N형 반도체 층의 물질의 에너지 갭보다 클 수 있다.
도 3은 제1실시 예에 따른 비대칭 2-단자 바이리스터 소자의 배열구성도이다.
도 3을 참조하면, 제1실시 예에 따른 비대칭 2-단자 바이리스터 소자는 하나의 전도층(301)에 다수의 제1 내지 제3반도체 층(101, 102, 103)이 전기적으로 연결된다.
<제2실시 예>
도 4는 제2실시 예에 따른 비대칭 2-단자 바이리스터 소자를 도시한다.
제2실시 예에 따른 비대칭 2-단자 바이리스터 소자를 구성하는 구성요소들 중, 제 1실시 예와 동일한 구성요소는 동일한 도면번호를 사용하였다. 이하에서는, 제1실시 예와 다른 점을 중심으로 설명하도록 한다.
도 4를 참조하면, 제2실시 예에 따른 비대칭 2-단자 바이리스터 소자는 기판(100'), 제1 내지 제3반도체 층(101, 102, 103), 절연층(200) 및 제1 및 제2 전도층(301, 302)을 포함할 수 있다.
구체적으로 기판(100')은 절연층 매몰 실리콘(Silicon on Insulator, SOI) 웨이퍼, 절연층 매몰 스트레인드 실리콘(Strained Silicon on Insulator, SSOI) 웨이퍼, 절연층 매몰 게르마늄 (Germanium on Insulator, GOI) 웨이퍼, 절연층 매몰 스트레인드 게르마늄 (Strained Germanium on Insulator, SGOI) 웨이퍼 및 절연층 매몰 실리콘 게르마늄 (Silicon Germanium on Insulator) 중 적어도 하나를 포함한다.
제1 내지 제3반도체 층(101, 102, 103)은 기판(100') 상에 가로방향으로 나란히 배치될 수 있다. 자세하게는 기판(100') 상에 제1반도체 층(101)이 배치되고 제1반도체 층(101)과 이격되게 제3반도체 층(103)이 배치되고, 제1반도체 층(101)과 제3반도체 층(103) 사이에 제2반도체 층(102)이 배치될 수 있다. 또한 제1반도체 층(101)과 제2반도체 층(102)은 전기적으로 연결될 수 있다. 또한, 제2반도체 층(102)과 제3반도체 층(103)은 전기적으로 연결될 수 있다.
제1 및 제2전도층(301, 302)은 외부에서 인가되는 전기 신호를 전달하는 층이다. 제1전도층(301)은 제1반도체 층(101) 상에 배치되어 전기적으로 연결된다. 또한 제2전도층(302)은 제3반도체 층(103) 상에 배치되어 전기적으로 연결된다. 또한 제2반도체 층(102)은 제1 및 제2전도층(301, 302)과 전기적으로 연결되지 않기 때문에 전기적으로 부유된 상태일 수 있다.
도 5a 내지 도 5e는 제2실시 예에 따른 비대칭 2-단자 바이리스터 소자를 제작하는 과정을 도시한다. 이하에서는 도 5a 내지 도 5e를 참조하여 제2실시 예에 따른 비대칭 2-단자 바이리스터 소자의 제작 방법을 순차적으로 설명한다.
도 5a에 도시된 바와 같이, 기판(100') 상에 제2반도체 층(102)을 형성한다. 이때, 이온주입의 가속 에너지 및 불순물의 양을 조절하여 서로 구분되는 (P+-P0)형 반도체 층을 형성할 수 있다. 그 후 도 5b에 도시된 바와 같이, 제1 및 제3반도체 층(101, 103)을 형성한다. 또한, 이온주입을 실시한 후 제1 내지 제3반도체 층(101, 102, 103)을 열처리(thermal annealing)하는 단계를 추가하면 주입된 불순물을 활성화하고 주입된 불순물의 분포를 원하는 형태로 조절할 수 있다. 여기서, 제2실시 예에 따른 비대칭 2-단자 바이리스터 소자의 제작 과정에서는 이온주입(400) 단계에서 이온주입용 하드마스크(700)를 이용하여 이온주입이 필요하지 않는 반도체 층을 이온주입으로부터 차단함으로써 수평한 N형-P(P+-P0)형-N형 반도체 층을 형성하는 방법 외에도 에피택셜 성장 또는 선택적 에피택셜 성장 방법(selective epitaxial growth)을 이용하여 형성할 수 있다.
제1 내지 제3반도체 층(101, 102, 103)을 형성하는 물질은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe) 및 실리콘 카바이드(SiC) 등 일 수 있다. 또한, 제1 내지 제3반도체 층(101, 102, 103)은 N형-P형-N형 접합일 때, 제1 및 제3반도체 층(101, 103)의 물질의 밸런스 밴드(valance band) 에너지는 제2반도체 층(102)의 물질의 밸런스 밴드 에너지보다 낮으면 유리하고, 제1 및 제2반도체 층(101, 103)의 물질의 컨덕션 밴드(conduction band) 에너지는 제2반도체 층(102)의 물질의 컨덕션 밴드 에너지보다 낮으면 이용하면 유리하다. 또한, 컨덕션 밴드 에너지와 밸런스 밴드 에너지의 차인 에너지 갭(energy gap)은 제1 및 제3반도체 층(101, 103)이 제2반도체 층(102)보다 클수록 유리하기 때문에, 제1 및 제3반도체 층(101, 103)의 물질의 에너지 갭은 제2반도체 층(102)의 물질의 에너지 갭보다 클 수 있다.
도 5c에 도시된 바와 같이, 제1 내지 제3반도체 층(101, 102, 103)을 보호하기 위한 절연층(200)을 형성한다. 여기서, 절연층(200)은 전도층(301, 302)과 제1 내지 제3반도체 층(101, 102, 103)을 전기적으로 분리시키는 고체, 액체, 기체 중 어느 하나일 수 있다.
도 5d에 도시된 바와 같이, 절연층(200) 형성 이후, 외부에서 인가되는 전기 신호를 전달하는 전도층(301, 302)을 형성한다. 제1반도체 층(101)은 제1전도층(301)과 연결되어 하나의 단자를 형성하고, 제3반도체 층(103)은 제2전도층(302)와 연결되어 또 다른 하나의 단자를 형성한다. 또한, 제2반도체 층(102)은 제1 및 제2전도층(301, 302)와 전기적으로 연결되지 않으며, 전기적으로 부유(floating)된 특징을 가진다.
도 5a 내지 도 5d단계에서는 N형-(P+-P0)형-N형 반도체 접합구조를 갖는 비대칭 2-단자 바이리스터 소자의 제작 방법을 설명하였지만, 불순물의 이온주입 에너지에 따라 비대칭 구조의 제2반도체 층(102)은 P0-P+형 반도체 층으로 제작될 수 있다. 또한, 제작 순서에 따라 P형-N(N+-N0)형-P형 반도체 접합구조 및 P형-N(N0-N+)형-P형 반도체 접합구조로 제작될 수 있다. 여기서, 제1 내지 제3반도체 층(102)이 P형-N형-P형 반도체 접합구조를 갖는 비대칭 2-단자 바이리스터 일 때는,
2개의 P형 반도체 층의 물질의 밸런스 밴드 에너지는 N형 반도체 층의 물질의 밸런스 밴드 에너지보다 높고, 2개의 P형 반도체 층의 물질의 컨덕션 밴드 에너지는 N형 반도체 층의 물질의 컨덕션 밴드 에너지보다 높고, 2개의 P형 반도체 층의 물질의 에너지 갭은 N형 반도체 층의 물질의 에너지 갭보다 클 수 있다.
도 6은 제2실시 예에 따른 비대칭 2-단자 바이리스터 소자의 입체도이다.
도 6을 참조하면, 제2실시 예에 따른 비대칭 2-단자 바이리스터 소자의 제2반도체 층(102)는 제1 및 제2전도층(301, 302)과 연결되지 않는다.
도 7은 도 7은 제1 및 제2실시 예에 따른 비대칭 2-단자 바이리스터 소자의 전류-전압 그래프다. 구체적으로, 도 7의 가로축은 전압이고, 세로축은 전류이다.
도 7을 참조하면, 두 단자 사이에 적절한 전압을 인가하면 오프 상태(off-state, 0)에서 전류가 급격히 증가하여 온 상태(on-state, 1)로 변경된다. 여기서, 전류의 급격한 증가는
Figure PCTKR2012010972-appb-I000001
의 조건을 만족할 때 발생한다. 또한, M은 증배율(multiplication factor)이며, β는 전류 이득(current gain)이다.
제1 및 제2실시 예에 따른 비대칭 2-단자 바이리스터 소자가 제2전도층에 전압을 인가하고 제1전도층을 접지시킨 순방향의 경우 메모리 구동에 필요한 이력현상(hysteresis) 전압-전류 그래프를 보여준다. 여기서, 이력현상(hysteresis)은 어떤 물리량이 그 때의 물리조건만으로는 일의적으로 결정되지 않고, 그 이전에 그 물질이 경과해 온 상태의 변화과정에 의존하는 현상이다.
이와는 반대로 제1전도층에 전압을 인가하고 제2전도층을 접지시킨 역방향의 경우 인가된 전압에 무관하게 낮은 레벨의 전류인 오프 상태(off-state, 0)의 전류가 흐르며, 순방향에서 관찰할 수 있는 이력현상 전압-전류 그래프가 나타나지 않는다. 순방향의 경우 비대칭 P+-P0 구조에 의해 M 및 β의 값이 역방향에 비해 같은 전압 조건에서 높으며, 따라서 메모리 구동에 요구되는 최소 전압이 순방향의 경우 역방향에 비해 낮다. 이러한 순방향과 역방향의 동작 전압 차이를 이용하면 비대칭 P+-P0 구조를 통해 한 방향 만으로의 선택적 메모리 동작이 가능하다.
이와 같이, 실시 예에 따른 비대칭 2-단자 바이리스터 소자를 통해 순방향 전압 인가 시에만 구동하는, 즉 하나의 방향으로만 동작하는 비대칭 2-단자 바이리스터의 구현이 가능하다.
도 8은 제1 및 제2실시 예에 따른 비대칭 2-단자 바이리스터 소자의 메모리 동작을 보여주는 전류-시간 그래프다. 구체적으로, 가로축은 시간이고, 세로축은 전류이다.
도 8을 참조하면, 제1 및 제2실시 예에 따른 비대칭 2-단자 바이리스터 소자는 쓰기 '1' 동작을 통해 비대칭 2-단자 바이리스터 소자의 상태가 온 상태로 변하는 것을 알 수 있다. 또한, 쓰기 '0' 동작을 통해 비대칭 2-단자 바이리스터 소자의 상태가 오프 상태로 변하는 것을 알 수 있다. 이것은, 전계(electric field)에 의해 제1반도체 층에서 주입된 전자가 제2반도체 층을 지나 제3반도체 층으로 이동하면서 제2반도체 층과 제3반도체 층 사이에 형성되는 높은 전계로 인해 충돌 이온화(impact ionization)를 일으키게 되고 이를 통해 전자와 정공 쌍을 생성한다. 여기서, 생성된 전자는 그대로 제3반도체 층으로 이동하지만, 정공의 경우 전기적으로 격리된 제2반도체 층에 축적된다. 이로 인해, 제1반도체 층과 제2반도체 층 사이의 높은 전위 장벽을 낮추게 되어 다수의 전자가 제1반도체 층에서 제2반도체 층으로 넘어올 수 있게 된다. 또한, 제2반도체 층으로 유입된 전자들은 다시 높은 전압이 인가된 제3반도체 층으로 이동한다. 높은 전압이 인가된 제3반도체 층으로 이동하는 전자들은 제2반도체 층과 제3반도체 층 사이에 형성된 전계에 의해 또다시 충돌 이온화를 일으켜 전자와 전공 쌍을 생성한다. 이때, 정공은 다시 제2반도체 층에 축적된다. 이러한 피드백 현상을 통해 지속적으로 발생하는 정공에 의해 제1반도체 층과 제2반도체 층 사이의 전위 장벽이 충분히 낮아지게 되어 제1반도체 층에서 제2반도체 층으로의 전자 유입이 용이해지며, 쓰기'1' 동작 이후 낮은 읽기 '1' 동작의 전압에서도 많은 전류가 흐르게 된다.
따라서 제1 및 제2실시 예에 따른 비대칭 2-단자 바이리스터 소자는 쓰기'1'또는 쓰기 '0' 동작을 통해 비대칭 2-단자 바이리스터 소자의 상태를 변화 시키고 그 상태를 유지할 수 있을 뿐만 아니라, 인가된 전압을 제거 하더라도 일시적으로 온 상태를 유지할 수 있다. 이는 전기적으로 부유된 제2반도체 층 내부에 존재하는 정공의 유무에 따라 결정되며, 일정시간 안에 다시 특정 값 이상의 전압을 인가하면 피드백 현상을 통해 이전의 전류 상태를 나타낼 수 있다. 여기서, 시간에 따라 감소하는 정공을 보충해주는 과정을 통해 메모리의 온 상태를 지속적으로 유지시킬 수 있으며, 정공을 보충하는 과정은 읽기 동작과 같다. 즉, 온 상태인 비대칭 2-단자 바이리스터 소자는 읽기 동작에 의해 충돌 이온화 현상이 발생하고 피드백 과정을 통해 지속적으로 정공이 생성되고 축적된다. 이에 반해, 오프 상태인 소자의 경우 읽기 동작만으로는 충돌 이온화 현상이 발생하지 않으므로 본래의 오프 상태를 유지한다. 쓰기'1' 동작을 통해 바뀐 메모리의 온 상태는 쓰기'0' 동작을 통해 메모리 오프 상태로 변경될 수 있다. 쓰기'0' 동작은 높게 인가된 전압을 감소시켜 추가적인 전자와 정공 쌍의 생성을 없애거나 제3반도체 층 영역에 음의 전압을 인가하여 제2반도체 층에 존재하는 여분의 정공을 제거함으로써 가능하다. 두 단자 사이에 인가된 전압을 특정 값 아래로 낮추게 되면 본래의 작은 값의 전류가 흐르게 된다. 이와는 별도로 빠른 메모리 동작을 위해서는 제3반도체 층에 음의 전압을 인가함으로써 가능하다.
도 9는 제1 및 제2실시 예에 따른 비대칭 2-단자 바이리스터 소자의 신뢰성 및 내구성을 보여주는 전류-메모리 동작 반복 특성 그래프다. 구체적으로, 가로축은 메모리 동작 반복 횟수이고, 세로축은 전류이다.
도 9를 참조하면, 3-단자 커패시터 없는 DRAM의 경우 메모리 동작 시 발생하는 게이트 절연막의 열화 현상에 의해 메모리 동작의 횟수가 증가함에 따라 메모리 상태를 구분 지어주는 서로 다른 온 상태와 오프 상태의 전류 차가 점차 감소한다. 결국, 게이트 절연막의 열화 현상이 심화되면서 메모리 상태 전류의 차가 급격하게 감소하게 되어 메모리 동작에 실패하게 된다.
반면에, 제1 및 제2실시 예에 따른 비대칭 2-단자 바이리스터 소자인 게이트와 게이트 절연막이 없는 비대칭 2-단자 바이리스터 소자의 경우 반복적인 메모리 동작에도 안정적인 특성과 높은 신뢰도 및 내구성을 가질 수 있다. 아래의 아래의 표 1은 다양한 DRAM 소자의 특성을 비교한 결과이다.
표 1
1T/1C DRAM 1T-DRAM Thyristor 비대칭 2-단자 바이리스터 소자
구조 1T + 1C 1T 1T 1R
제작 공정 매우 복잡함 보통 복잡함 간단함
면적 8~6 F2 8~6 F2 8~6 F2 4 F2
신뢰성 매우 우수 나쁨 보통 매우 우수
제1 및 제2실시 예에 따른 비대칭 2-단자 바이리스터 소자는 기존의 DRAM 기술 대비 매우 간단한 소자 구조 및 제작 공정을 장점으로 한다. 비대칭 소자 구조를 통해 부가적인 선택 스위치 소자 없이도 메모리 배열의 구성이 가능하며 이를 통해 높은 집적도를 가진다. 충돌 이온화 현상을 통한 쓰기 및 읽기 동작을 통해 빠른 속도의 메모리 동작이 가능하며 큰 메모리 상태 구분 전류(sensing current)의 확보가 가능하다. 뿐만 아니라, 게이트 및 게이트 절연막이 없는 구조를 통해 소자의 열화를 원천적으로 차단하여 높은 신뢰성 및 내구성을 가진다.
도 1 내지 도 9에 도시된 본 발명의 실시 예들에 따른 비대칭 2-단자 바이리스터 소자는 순방향 전압 인가 시에만 구동하고, 역방향 전압 인가 시에는 구동하지 않는 일방향성을 가질 수 있다.
또한, 게이트 및 게이트 절연막이 없는 구조를 통해 소자의 열화를 원천적으로 차단하여 높은 신뢰성 및 내구성을 가질 수 있다.
또한, 소자 자체의 비대칭 동작 특성을 통해 다이오드(diode) 또는 트랜지스터(transistor)를 추가하지 않아도 크로스바 배열 구성이 가능하며, 이를 통해 메모리 배열의 제작 공정이 간단해지며 집적도 향상이 용이하다.
또한, 제1 실시 예에 따른 비대칭 2-단자 바이리스터 소자는 기존 MOSFET 구조의 커패시터 없는 DRAM 소자의 게이트 절연막과 관련된 소자의 동작상의 열화를 원천적으로 차단하여 우수한 메모리 신뢰성과 내구성을 가진다. 또한, 제1 내지 제3반도체 층(101, 102, 103)이 수직한 구조이기 때문에, DRAM 메모리 단위 셀의 크기 또한 8F2에서 4F2로 낮출 수 있는 이점이 있다. 또한, 2-단자 메모리 소자의 배열(array) 구성 시 발생하는 인접 셀을 통한 누설전류(leakage current)문제를 제2반도체 층(102)을 이용하여 해결할 수 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
본 발명은 비대칭 2-단자 바이리스터 소자에 적용된다.

Claims (29)

  1. 기판;
    상기 기판 상에 형성된 제1반도체 층;
    상기 제1반도체 층 상에 형성된 제2반도체 층;
    상기 제2반도체 층 상에 형성된 제3반도체 층;
    상기 제1반도체 층과 전기적으로 연결된 제1전도층; 및
    상기 제3반도체 층과 전기적으로 연결된 제2전도층;을 포함하고,
    상기 제2반도체 층은 제1불순물 영역과 제2불순물 영역을 갖고, 상기 제1불순물 영역의 농도는 상기 제2불순물 영역의 농도보다 큰, 비대칭 2-단자 바이리스터 소자.
  2. 제1항에 있어서,
    상기 제1 내지 제3반도체 층과 상기 제1 및 제2전도층을 전기적으로 분리시키는 절연층을 더 포함하는, 비대칭 2-단자 바이리스터 소자.
  3. 제1항에 있어서,
    상기 기판은 실리콘 웨이퍼, 스트레인드 실리콘 웨이퍼, 게르마늄 웨이퍼, 스트레인드 게르마늄 웨이퍼, 실리콘 게르마늄 웨이퍼, 절연층 매몰 실리콘 웨이퍼, 절연층 매몰 스트레인드 실리콘 웨이퍼, 절연층 매몰 게르마늄 웨이퍼, 절연층 매몰 스트레인드 게르마늄 웨이퍼 및 절연층 매몰 실리콘 게르마늄 중 적어도 하나인 비대칭 2-단자 바이리스터 소자.
  4. 제1항에 있어서,
    상기 제3반도체 층과 상기 제2전도층 사이에 형성된 컨택 랜딩패드 (contact landing pad)를 더 포함하고,
    상기 컨택 랜딩패드는 금속층, 비정질 실리콘층 및 에피택셜 성장층 중 어느 하나인 비대칭 2-단자 바이리스터 소자.
  5. 제1항에 있어서,
    상기 제1 및 제3반도체 층이 N형 반도체 층이면,
    상기 제2반도체 층은 P+-P0 형 반도체 층 또는 P0 -P+ 형 반도체 층인 비대칭 2-단자 바이리스터 소자.
  6. 제1항에 있어서,
    상기 제1 및 제3반도체 층이 P형 반도체 층이면,
    상기 제2반도체 층은 N+-N0 형 반도체 층 또는 N0- N+ 형 반도체 층인 비대칭 2-단자 바이리스터 소자.
  7. 제1항에 있어서,
    상기 제1 및 제3반도체 층이 N형 반도체 층이고, 상기 제2반도체 층이 P형 반도체 층이고,
    상기 제1 및 제3반도체 층의 물질의 밸런스 밴드 에너지는 상기 제2반도체 층의 물질의 밸런스 밴드 에너지보다 낮고,
    상기 제1 및 제3반도체 층의 물질의 컨덕션 밴드 에너지는 상기 제2반도체 층의 물질의 컨덕션 밴드 에너지보다 낮고,
    상기 제1 및 제3반도체 층의 물질의 에너지 갭은 상기 제2반도체 층의 물질의 에너지 갭보다 큰, 비대칭 2-단자 바이리스터 소자.
  8. 제1항에 있어서,
    상기 제1 및 제3반도체 층이 P형 반도체 층이고, 상기 제2반도체 층이 N형 반도체 층이고,
    상기 제1 및 제3반도체 층의 물질의 밸런스 밴드 에너지는 상기 제2반도체 층의 물질의 밸런스 밴드 에너지보다 높고,
    상기 제1 및 제3반도체 층의 물질의 컨덕션 밴드 에너지는 상기 제2반도체 층의 물질의 컨덕션 밴드 에너지보다 높고,
    상기 제1 및 제3반도체 층의 물질의 에너지 갭은 상기 제2반도체 층의 물질의 에너지 갭보다 큰, 비대칭 2-단자 바이리스터 소자.
  9. 기판 상에 제1반도체 층, 제2반도체 층 및 제3반도체 층을 순서대로 형성하는 단계;
    상기 제3반도체 층 상에 식각용 하드마스크를 형성하는 단계;
    상기 제1반도체 층의 일부까지 식각공정을 하고, 상기 식각용 하드마스크를 제거하는 단계;
    상기 제1 내지 제3반도체층 상에 절연층을 형성하는 단계; 및
    상기 제1반도체 층과 연결되는 제1전도층과 상기 제3반도체 층과 연결되는 제2전도층을 상기 절연층에 형성하는 단계;를 포함하는, 비대칭 2-단자 바이리스터 소자 제작 방법.
  10. 제9항에 있어서,
    상기 제1 내지 제3반도체 층을 열처리하는 단계를 더 포함하는, 비대칭 2-단자 바이리스터 소자 제작 방법.
  11. 제9항에 있어서,
    상기 제1반도체 층, 제2반도체 층 및 제3반도체 층을 순서대로 형성하는 단계는 이온주입, 에피택셜 성장 및 선택적 에피택셜 성장 중 적어도 하나의 방법을 포함하고,
    상기 에피택셜 성장 또는 상기 선택적 에피택셜 성장 물질은, 실리콘, 스트레인드 실리콘, 게르마늄, 스트레인드 게르마늄, 실리콘 게르마늄 및 실리콘 카바이드 중 적어도 하나인, 비대칭 2-단자 바이리스터 소자의 제작 방법.
  12. 제9항에 있어서,
    상기 식각용 하드마스크는 식각 선택비를 가지는 각광막, 산화막 및 질화막 중 적어도 하나인, 비대칭 2-단자 바이리스터 소자 제작 방법.
  13. 기판;
    상기 기판 상에 형성된 제1반도체 층;
    상기 기판 상에 형성되고, 상기 제1반도체 층과 이격된 제3반도체 층;
    상기 기판 상에 형성되고, 상기 제1반도체 층과 상기 제3반도체 층 사이에 배치되는 제2반도체 층;
    상기 제1반도체 층과 전기적으로 연결된 제1전도층; 및
    상기 제3반도체 층과 전기적으로 연결된 제2전도층;을 포함하고,
    상기 제2반도체 층은 제1불순물 영역과 제2불순물 영역을 갖고, 상기 제1불순물 영역의 농도는 상기 제2불순물 영역의 농도보다 큰, 비대칭 2-단자 바이리스터 소자.
  14. 제13항에 있어서,
    상기 제1 내지 제3반도체 층과 제1 및 제2전도층을 전기적으로 분리시키는 절연층을 더 포함하는, 비대칭 2-단자 바이리스터 소자.
  15. 제13항에 있어서,
    상기 기판은 절연층 매몰 실리콘 웨이퍼, 절연층 매몰 스트레인드 실리콘 웨이퍼, 절연층 매몰 게르마늄 웨이퍼, 절연층 매몰 스트레인드 게르마늄 웨이퍼 및 절연층 매몰 실리콘 게르마늄 웨이퍼 중 적어도 하나인, 비대칭 2-단자 바이리스터 소자.
  16. 제13항에 있어서,
    상기 제1 및 제3반도체 층이 N형 반도체 층이면,
    상기 제2반도체 층은 P+-P0 형 반도체 층 또는 P0 -P+ 형 반도체 층인, 비대칭 2-단자 바이리스터 소자.
  17. 제13항에 있어서,
    상기 제1 및 제3반도체 층이 P형 반도체 층이면,
    상기 제2반도체 층은 N+-N0 형 반도체 층 또는 N0- N+ 형 반도체 층인, 비대칭 2-단자 바이리스터 소자.
  18. 제13항에 있어서,
    상기 제1 및 제3반도체 층이 N형 반도체 층이고, 상기 제2반도체 층이 P형 반도체 층이고,
    상기 제1 및 제3반도체 층의 물질의 밸런스 밴드 에너지는 상기 제2반도체 층의 물질의 밸런스 밴드 에너지보다 낮고,
    상기 제1 및 제3반도체 층의 물질의 컨덕션 밴드 에너지는 상기 제2반도체 층의 물질의 컨덕션 밴드 에너지보다 낮고,
    상기 제1 및 제3반도체 층의 물질의 에너지 갭은 상기 제2반도체 층의 물질의 에너지 갭보다 큰, 비대칭 2-단자 바이리스터 소자.
  19. 제13항에 있어서,
    상기 제1 및 제3반도체 층이 P형 반도체 층이고, 상기 제2반도체 층이 N형 반도체 층이고,
    상기 제1 및 제3반도체 층의 물질의 밸런스 밴드 에너지는 상기 제2반도체 층의 물질의 밸런스 밴드 에너지보다 높고,
    상기 제1 및 제3반도체 층의 물질의 컨덕션 밴드 에너지는 상기 제2반도체 층의 물질의 컨덕션 밴드 에너지보다 높고,
    상기 제1 및 제3반도체 층의 물질의 에너지 갭은 상기 제2반도체 층의 물질의 에너지 갭보다 큰, 비대칭 2-단자 바이리스터 소자.
  20. 기판 상에 제2반도체 층을 형성하는 단계;
    상기 제2반도체 층 상에 이온주입용 하드마스크를 형성하고, 제1 및 제3반도체 층을 형성하는 단계;
    상기 제1 내지 제3반도체 층 상에 절연층을 형성하는 단계; 및
    상기 제1반도체 층과 연결되는 상기 제1전도층과 상기 제2반도체 층과 연결되는 제2전도층을 상기 절연층에 형성하는 단계;를 포함하는, 비대칭 2-단자 바이리스터 소자 제작 방법.
  21. 제20항에 있어서,
    상기 제1 및 제3반도체 층을 형성하는 단계는
    상기 제1 내지 제3반도체 층을 열처리하는 단계를 더 포함하는, 비대칭 2-단자 바이리스터 소자 제작 방법..
  22. 제20항에 있어서,
    상기 제2반도체 층을 형성하는 단계 및 제1 및 제3반도체 층을 형성하는 단계는 이온 주입, 에피택셜 성장 및 선택적 에피택셜 성장 중 적어도 하나의 방법을 포함하고,
    상기 에피택셜 성장 및 상기 선택적 에피택셜 성장 물질은, 실리콘, 스트레인드 실리콘, 게르마늄, 스트레인드 게르마늄, 실리콘 게르마늄 및 실리콘 카바이드 중 적어도 하나인, 비대칭 2-단자 바이리스터 소자의 제작 방법.
  23. 다수의 불순물 영역이 직렬로 연결되어 있는 반도체 영역; 및
    상기 반도체 영역의 양쪽 가장자리에 위치하는 상기 불순물 영역들에 각각 전기적으로 연결되는 제1 및 제2 금속선을 포함하고,
    상기 반도체 영역의 양쪽 가장자리에 위치하는 상기 불순물 영역은 제1타입의 불순물을 가지고, 상기 중앙의 불순물 영역들은 서로 다른 농도의 적어도 두 개 이상의 제2타입의 불순물 영역들을 가지는 것을 특징으로 하는 비대칭 2-단자 바이리스터 소자.
  24. 제23항에 있어서,
    상기 반도체 영역은 기판에 수직으로 형성된 기둥형태이고, 제1타입의 불순물을 가지는 하부 가장자리 불순물 영역은 수평으로 확장된 확장부를 가지고, 상기 제1 금속선은 상기 확장부 상에 접촉되어 전기적으로 연결되는 것을 특징으로 하는 비대칭 2-단자 바이리스터 소자.
  25. 제23항에 있어서,
    상기 반도체 영역은 기판에 수평으로 형성된 수평구조로 이루어진 것을 특징으로 하는 비대칭 2-단자 바이리스터 소자.
  26. 제23항에 있어서,
    상기 반도체 영역의 양쪽 가장자리에 위치하는 상기 불순물 영역들은 각각은 소오스 및 드레인을 형성하고, 상기 소오스 및 드레인 사이의 서로 다른 농도의 제2타입의 불순물을 영역들은 채널을 형성하는 것을 특징으로 하는 비대칭 2-단자 바이리스터 소자.
  27. 다수의 셀로 구성된 메모리에 있어서,
    상기 셀 각각은,
    다수의 불순물 영역이 직렬로 연결되어 있는 반도체 영역; 및
    상기 반도체 영역의 양쪽 가장자리에 위치하는 상기 불순물 영역에 각각 전기적으로 연결되는 제1 및 제2 금속선을 포함하고,
    상기 반도체 영역의 양쪽 가장자리에 위치하는 상기 불순물 영역은 제1타입의 불순물을 가지고, 상기 중앙의 불순물 영역들은 서로 다른 농도의 적어도 두 개 이상의 제2타입의 불순물 영역들을 가지는 것을 특징으로 하는 메모리.
  28. 제27항에 있어서,
    상기 반도체 영역은 기판에 수직으로 형성된 기둥형태이고, 제1타입의 불순물을 가지는 하부 가장자리 불순물 영역은 수평으로 확장된 확장부를 가지고, 상기 제1 금속선은 상기 확장부 상에 접촉되어 전기적으로 연결되는 것을 특징으로 하는 메모리.
  29. 제27항에 있어서,
    상기 반도체 영역은 기판에 수평으로 형성된 수평구조로 이루어진 것을 특징으로 하는 메모리.
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