JP2003224259A - 二端子サイリスタ - Google Patents

Abstract

(57)【要約】 【課題】 複数形成されている単位サイリスタを出来る
だけ短時間に点弧させてサージ耐量を大きくすること。 【解決手段】 半導体基板１００に第１Ｎ型導電領域
２、第２Ｎ型導電領域１１，１２，１３，１４，１５，
１６を形成する。第１Ｎ型導電領域２内に第１Ｐ型導電
領域５を第２Ｎ型導電領域１１，１２，１３，１４，１
５，１６と平面的に見て交差するように形成する。ま
た、第１Ｎ型導電領域２に隣接して第２Ｐ型導電領域２
５を配置する。そして、第１Ｎ型導電領域２をコレクタ
とし、第２Ｐ型導電領域２５及び基板導電領域１をベー
スとし、第２Ｎ型導電領域１１，１２，１３，１４，１
５，１６をエミッタとするトランジスタのベース接地電
流増幅率α₁を増大させる構成とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する分野】本発明は、サイリスタ、特に異常
電圧又は異常電流から電子回路系を保護するサージ防護
素子等に用いる二端子サイリスタに関するものである。

【０００２】

【従来の技術】二端子サイリスタは、電話回線などの通
信回線に発生した異常電圧や異常電流から電子回路を保
護するサージ防護素子として、通信業界等で幅広く用い
られている。

【０００３】図２は、従来技術に係る片導通型の二端子
サイリスタを示す断面図である。図２において、１は基
板導電領域、２は第１Ｎ型導電領域、９は第１Ｐ型導電
領域、１０は第２Ｎ型導電領域、３１は第１電極、３２
は第２電極、４１，４２，４３，４４は絶縁膜、５２は
ＰＮＰＮ構造、１００は半導体基板である。また、図４
は、図２に示す二端子サイリスタの等価回路図である。

【０００４】半導体基板１００は、Ｐ型の導電型を有す
るものである。半導体基板１００には、第１Ｎ型導電領
域２、第１Ｐ型導電領域９、第２Ｎ型導電領域１０が不
純物拡散によって形成されている。また、これらの領域
を形成していない残余の領域は基板導電領域１である。
さらに、半導体基板１００の表面には、第１電極３１、
第２電極３２、絶縁膜４１，４２，４３，４４が形成さ
れている。

【０００５】基板導電領域１は、Ｐ型の導電型を有す
る。第１Ｎ型導電領域２と第２Ｎ型導電領域１０は、そ
れぞれ半導体基板１００の両主面に形成され、Ｎ型の導
電型を有するものである。第１Ｐ型導電領域９は、第１
Ｎ型導電領域２内部に形成され、Ｐ型の導電型を有する
ものである。第１電極３１と第２電極３２は、半導体基
板１００の両主面に形成された電極である。ここで、第
１電極３１は、第１Ｎ型導電領域２と第１Ｐ型導電領域
９の双方と電気的に接続される。また、第２電極３２
は、第２Ｎ型導電領域１０と基板導電領域１の双方と電
気的に接続される。そして、二端子サイリスタ全体とし
ては、図４に示すような回路的構成を有している。な
お、逆阻止型の二端子サイリスタとして形成する場合
は、第２電極３２を第２Ｎ型導電領域１０のみと接続す
る。

【０００６】ここで、上記した片導通型の二端子サイリ
スタにおいて、第１Ｎ型導電領域２が設けられた上面側
を第２Ｎ型導電領域１０が設けられた下面側に対して正
の電位とする電圧の印加方向を順方向とし、上面側を下
面側に対して負の電位とする電圧の印加方向を逆方向と
する。図３は、図２に示す二端子サイリスタの順方向の
電気的特性を示すグラフである。図３に示すように、順
方向においては、第１Ｐ型導電領域９をエミッタ、第１
Ｎ型導電領域２をベース、基板導電領域１をコレクタと
するＰＮＰトランジスタと、第２Ｎ型導電領域１０をエ
ミッタ、基板導電領域１をベース、第１Ｎ型導電領域２
をコレクタとするＮＰＮトランジスタの間で電子と正孔
の交換が行なわれて、オフ状態からオン状態へ遷移する
点弧動作が行なわれる。

【０００７】すなわち、最初オフ状態にあった図２のＰ
ＮＰＮ構造５２において、第１電極３１と第２電極３２
との間に印加される電圧が、ブレークオーバー電圧Ｖｂ
に達すると雪崩降伏或いはパンチスルーにより、逆バイ
アス状態にある第１Ｎ型導電領域２と基板導電領域１の
境界及び当該境界近傍において、電子と正孔の交換が活
発に行なわれるようになる。そして、上記のＰＮＰトラ
ンジスタのベースと上記のＮＰＮトランジスタのコレク
タが共通の第１Ｎ型導電領域２であるため、ＰＮＰＮ構
造５２からなるサイリスタが点弧してオン状態へ遷移す
る。逆方向は、点弧動作が起こらず、第１Ｎ型導電領域
２と基板導電領域１からなるＰＮダイオードの順方向特
性と同じになる。

【０００８】なお、ＰＮＰＮ構造５２からなるサイリス
タが点弧動作してオフ状態からオン状態へ遷移するとき
に、上記のＮＰＮトランジスタのベース接地電流増幅率
α_１と上記のＰＮＰトランジスタのベース接地電流増幅
率α_２の間には、α_１+α₂＝１の関係があることは周知
の事実である。なお、ここでは内部動作のより詳細な説
明については省略する。α_１+α₂＜１の場合は、点弧動
作は完全に起こらず、オン状態には遷移しない。

【０００９】以上のような点弧動作を行う二端子サイリ
スタは、上記したように、ブレークオーバー電圧Ｖｂで
サージ電圧を抑圧するが、雷誘導サージのようにかなり
速い電気的サージに対してもその応答が他のサージ防護
素子、例えば避雷管や金属酸化物バリスタなどと比較し
て非常に速いために、高い信頼性を要求される通信ネッ
トワーク系の電子機器のように雷誘導サージを拾い易い
ところでは殆ど利用されている状況にある。また、半導
体基板で出来ているため、サージ電流によって消耗する
ところがなく長期間に亘って信頼性を維持することが可
能であるという保守上の大きな利点を有している。

【００１０】ところが、このような利点を有する上記の
二端子サイリスタにおいても、どのような電気的サージ
に対してもサージ電圧を抑圧出来るわけではない。例え
ば、雷誘導サージのような非常に時間変化の大きいサー
ジに対してはおのずと限界があり、そのようなサージに
対して十分速く応答出来ず、二端子サイリスタ内で電流
の集中が生じて局所的に高温となる。このような場合、
二端子サイリスタが部分的に溶解して耐量が低下するこ
とがある。

【００１１】そこで、時間変化の大きいサージに対する
対策の１つとして、複数のサイリスタを同時に並列動作
させて耐量の向上を図った図５から図７に示すようなサ
イリスタがある。図５は、従来技術に係る並列動作タイ
プの片導通型の二端子サイリスタを示す上面図である。
図６は、従来技術に係る並列動作タイプの片導通型の二
端子サイリスタを示す断面図であり、図５のＡＢ線で切
断される断面を示している。図７は、従来技術に係る並
列動作タイプの片導通型の二端子サイリスタを示す下面
図である。図８は、図６に示す二端子サイリスタの断面
において現れる構造の等価回路図である。

【００１２】図５において、１は基板導電領域、２は第
１Ｎ型導電領域、３，４，５，６，７，８は第１Ｐ型導
電領域、１００は半導体基板である。図６において、１
は基板導電領域、２は第１Ｎ型導電領域、５は第１Ｐ型
導電領域、１１，１２，１３，１４，１５，１６は第２
Ｎ型導電領域、３１は第１電極、３２は第２電極、４
１，４２，４３，４４は絶縁膜、５３はＰＮＰＮ構造、
１００は半導体基板である。図７において、１は基板導
電領域、１１，１２，１３，１４，１５，１６は第２Ｎ
型導電領域、１００は半導体基板である。なお、図５及
び図７は、シリコン基板の表面上に形成した電極及び絶
縁膜を取り除いてシリコン基板の表面を露出させた状態
を表している。

【００１３】図５に示されるように、上面側のＰ型導電
領域は、第１Ｐ型導電領域３，４，５，６，７，８とし
て６個の領域に分割して形成されている。同様に、図７
に示されるように、下面側のＮ型導電領域は、第２Ｎ型
導電領域１１，１２，１３，１４，１５，１６として６
つの領域に分割して形成されている。さらに、この二端
子サイリスタを平面的に見る、すなわち上面と下面とが
重なり合うように見ると、第１Ｐ型導電領域３，４，
５，６，７，８の配列方向と第２Ｎ型導電領域１１，１
２，１３，１４，１５，１６の配列方向とが交差してい
る。

【００１４】従って、この二端子サイリスタにおいて
は、平面的に見て上面側のＰ型導電領域と下面側のＮ型
導電領域を交差させることにより、これら領域が交差す
る部分、すなわち図６のＰＮＰＮ構造５３が図４の回路
モデルで示した単位サイリスタとなるように構成してい
る。そして、このような構成によって、各単位サイリス
タを流れるサージ電流が確実に分流出来るようにし、内
部温度の上昇を抑制することを可能にしている。

【００１５】しかしながら、上記の構造では、サージに
よっては、各単位サイリスタに電流が分流されることに
よって、かえって各単位サイリスタが点弧しにくくなる
ことがある。従って、点弧しない単位サイリスタが存在
すると、ブレークオーバー電圧に達した後にサージ電圧
が十分減少せず、発熱による内部温度の上昇を抑制出来
ないことがあり得る。すなわち、発熱の分散を図ること
を目的として、１つの二端子サイリスタを複数の単位サ
イリスタで構成したことによって、逆に、当該各単位サ
イリスタが点弧しにくくなって、サージ耐量が必ずしも
期待したほど十分には大きくならないという問題が残る
ことになる。これは、双方向型の二端子サイリスタにつ
いても言えることである。

【００１６】

【発明が解決しようとする課題】本発明は、複数の単位
サイリスタによって構成される二端子サイリスタの構造
をさらに改良して、各単位サイリスタがオフ状態からオ
ン状態へ遷移し易くすることによって、サージ耐量の大
きな二端子サイリスタを提供することを目的としてい
る。

【００１７】

【課題を解決するための手段】上記の課題を解決するた
めの手段として、本発明は、二端子サイリスタにおい
て、第１導電型の半導体基板に、前記半導体基板の一方
の面に露出させて形成してなる前記半導体基板とは反対
型の第２導電型の第１の導電領域と、前記一方の面に露
出させて形成すると共に前記第１の導電領域内に一定方
向に配列してなるＮ個（Ｎ≧２）の第１導電型の第２の
導電領域と、前記第１の導電領域に隣接して形成すると
共に前記半導体基板の導電率より大きな導電率を有して
なる第１導電型の第３の導電領域と、前記半導体基板の
前記一方の面に背向する他方の面に露出させて形成する
と共に一定方向に配列してなるＭ個（Ｍ≧２）の第２導
電型の第４の導電領域を設け、Ｎ個の前記第２の導電領
域の配列方向は、平面的に見てＭ個の前記第４の導電領
域の配列方向と交差していることを特徴とするものとし
た。

【００１８】従って、上記構成によれば、第１の導電領
域をコレクタ、第３の導電領域及び半導体基板の第３導
電領域を設けていない残余の領域からなるベース、第４
の導電領域をエミッタとするトランジスタにおいて、半
導体基板よりも導電率の大きい第３の導電領域を設けた
ことにより、ブレークオーバー電圧を一定に保ちつつ、
このトランジスタのベース接地電流増幅率α₁を増大さ
せた。このベース接地電流増幅率α₁を大きくすると、
エミッタからコレクタへ流れる電流が大きくなり、これ
らのオフ状態からオン状態への遷移時間が短くなる。従
って、オフ状態からオン状態への遷移時間が長いことに
起因するサージ耐量の低下を防止することが出来る。

【００１９】また、二端子サイリスタにおいて、第１導
電型の半導体基板に、前記半導体基板の一方の面に露出
させて形成してなる前記半導体基板とは反対型の第２導
電型の第１の導電領域と、前記一方の面に露出させて形
成すると共に前記第１の導電領域内に一定方向に配列し
てなるＮ個（Ｎ≧２）の第１導電型の第２の導電領域
と、前記第１の導電領域に隣接して形成すると共に前記
半導体基板の導電率より大きな導電率を有してなる第１
導電型の第３の導電領域と、前記半導体基板の前記他方
の面に露出させて形成してなる第２導電型の第５の導電
領域と、前記半導体基板の一方の面に背向する他方の面
に露出させて形成すると共に前記第５の導電領域内に一
定方向に配列してなるＭ（Ｍ≧２）個の第１導電型の第
４の導電領域と、前記第５の導電領域に隣接して形成し
てなる前記半導体基板の導電率より大きな導電率を有し
てなる第１導電型の第６の導電領域を設け、Ｎ個の前記
第２の導電領域の配列方向は、平面的に見てＭ個の前記
第４の導電領域の配列方向と交差していることを特徴と
するものとした。

【００２０】従って、上記構成によれば、第１の導電領
域をコレクタ、第３の導電領域、半導体基板の第３導電
領域を設けていない残余の領域及び第６の導電領域から
なるベース、第５の導電領域をエミッタとするトランジ
スタにおいて、半導体基板よりも導電率の大きい第３の
導電領域及び第６の導電領域を設けたことにより、ブレ
ークオーバー電圧を一定に保ちつつ、このトランジスタ
のベース接地電流増幅率α₁を増大させた。このベース
接地電流増幅率α₁を大きくすると、エミッタからコレ
クタへ流れる電流が大きくなり、これらのオフ状態から
オン状態への遷移時間が短くなる。従って、オフ状態か
らオン状態への遷移時間が長いことに起因するサージ耐
量の低下を防止することが出来る。

【００２１】また、上記の構成において、前記第３の導
電領域は、前記第１の導電領域とその周辺との境界面の
うち少なくとも前記第４の導電領域に対向する部分に接
して設けられるように出来る。

【００２２】さらに、前記第３の導電領域は、平面的に
見て前記第２の導電領域及び前記第４の導電領域に重な
り合う範囲内に、且つ前記第１の導電領域とその周辺と
の境界面に接して設けられるように出来る。

【００２３】また、前記第６の導電領域は、前記第５の
導電領域とその周辺との境界面のうち少なくとも前記第
１の導電領域に対向する部分に接して設けられるように
出来る。

【００２４】さらに、前記第６の導電領域は、平面的に
見て前記第２の導電領域及び前記第４の導電領域に重な
り合う範囲内に、且つ前記第５の導電領域とその周辺と
の境界面に接して設けられるように出来る。

【００２５】くわえて、前記一方の面上に、全ての前記
第２の導電領域を覆うように形成してなる第１の電極
と、前記他方の面上に、Ｍ個の前記第４の導電領域内に
それぞれ形成してなるＭ個の第２の電極をさらに設ける
ように出来る。

【００２６】

【発明の実施の形態】以下に、本発明の第１の実施の形
態に係る片導通型の二端子サイリスタを図面に基づいて
詳細に説明する。図１は、本発明の第１の実施の形態に
係る片導通型の二端子サイリスタを示す断面図であり、
図９のＣＤ線で切断される断面を示している。図９は、
本発明の第１の実施の形態に係る片導通型の二端子サイ
リスタを示す上面図である。なお、図９は、当該二端子
サイリスタの上面に設けられる電極及び絶縁膜を除いた
状態を示すものである。図１において、１は基板導電領
域、２は第１Ｎ型導電領域、５は第１Ｐ型導電領域、１
１，１２，１３，１４，１５，１６は第２Ｎ型導電領
域、２５は第２Ｐ型導電領域、３１は第１電極、３２は
第２電極、４１，４２，４３，４４は絶縁膜、５１はＰ
ＮＰＮ構造、１００は半導体基板である。また、図９に
おいて、３，４，５，６，７，８は第１Ｐ型導電領域で
あり、他の符号は図１と同じものを示す。なお、本発明
の第１の実施の形態に係る片導通型の二端子サイリスタ
の下面に設けられた電極及び絶縁膜を除いた下面図は、
図７に示したものと同じであるので省略する。また、図
１に示した二端子サイリスタの断面において現れる構造
の等価回路図は、図８と同じであるので省略する。

【００２７】図１に示すように、半導体基板１００は、
Ｐ型の導電型を有するものである。また、半導体基板１
００には、一方の主面に、第１Ｎ型導電領域２、第１Ｐ
型導電領域５及び第２Ｐ型導電領域２５、他方の主面
に、第２Ｎ型導電領域１１，１２，１３，１４，１５，
１６をそれぞれ表面に露出するように形成している。な
お、これ以降の説明においては、本発明の第２の実施の
形態に係る説明も含めて、第１Ｎ型導電領域２を形成し
た面を半導体基板１００の上面とし、第２Ｎ型導電領域
１１，１２，１３，１４，１５，１６を形成した面を半
導体基板１００の下面と称する。

【００２８】そして、半導体基板１００の、第１Ｎ型導
電領域２、第１Ｐ型導電領域５、第２Ｐ型導電領域２５
及び第２Ｎ型導電領域１１，１２，１３，１４，１５，
１６を形成しない残余の領域は、基板導電領域１とな
る。また、第１Ｎ型導電領域２、第１Ｐ型導電領域５、
第２Ｐ型導電領域２５及び基板導電領域１と第２Ｎ型導
電領域１４とでＰＮＰＮ構造５１をなしており、１個の
単位サイリスタを構成している。後述するように、半導
体基板１００の内部には、ＰＮＰＮ構造５１と同様のＰ
ＮＰＮ構造が多数形成されている。さらに、半導体基板
１００の上面には、第１電極３１及び絶縁膜４１，４２
を形成し、その下面側には、第２電極３２及び絶縁膜４
３，４４を形成している。

【００２９】第２Ｐ型導電領域２５は、Ｐ型の不純物を
半導体基板１００の上面側から注入し、この不純物を高
熱拡散して形成している。なお、上記したように、第２
Ｐ型導電領域２５は、基板導電領域１よりも不純物濃度
が高い。第１Ｎ型導電領域２は、Ｎ型の不純物を半導体
基板１００の上面側から注入し、この不純物を高熱拡散
して、第２Ｐ型導電領域２５に包含されるように形成し
ている。第１Ｐ型導電領域５は、Ｐ型の不純物を半導体
基板１００の上面側から注入し、この不純物を高熱拡散
して、第１Ｎ型導電領域２に包含されるように形成して
いる。

【００３０】ところで、この実施の形態においては、第
２Ｐ型導電領域２５は、第１Ｎ型導電領域２を包含する
ように形成しているが、二端子サイリスタに求められる
性能に応じて、第２Ｐ型導電領域２５の形態を変更する
ことが可能である。すなわち、この実施の形態に係る二
端子サイリスタにおいて、第２Ｐ型導電領域２５は、静
電容量（Ｃ）的要素となる。同時に、基板導電領域１及
び第２Ｐ型導電領域２５をベースとするトランジスタの
ベース接地電流増幅率を増大させる要素ともなる。

【００３１】従って、第２Ｐ型導電領域２５は、通常の
加入者線（アナログ電話）などの、信号の周波数が比較
的低い伝送路に使用する場合には、図１に示した通りの
形態で良いが、いわゆるｘＤＳＬなど信号の周波数が極
めて高い伝送路に使用する場合には、別の形態を選択す
ることが好ましい。すなわち、信号の周波数が極めて高
いと、第２Ｐ型導電領域２５の容量の大きさに比例して
信号が減衰するなどの影響が考えられるので、第２Ｐ型
導電領域２５の形成範囲をより限定する構成とする。例
えば、第２Ｐ型導電領域２５を、第１Ｎ型導電領域２全
体を覆うように設けるのではなく、第１Ｎ型導電領域２
と半導体基板１００の下面との間の領域にのみ設ける、
或いは第１Ｎ型導電領域２と第２Ｎ型導電領域１１，１
２，１３，１４，１５，１６とが対向する領域にのみ島
状に分散して設けるなど、部分的に設ける構成を採用す
ることが好ましい。

【００３２】また、図９に示すように、半導体基板１０
０の上面において、第１Ｎ型導電領域２内には、第１Ｐ
型導電領域５のほかに、第１Ｐ型導電領域３，４，６，
７，８が形成されている。第１Ｐ型導電領域３，４，
５，６，７，８は、１列に配列され、後述する各単位サ
イリスタのサージに対する応答性を均一にするために、
全て同一形状、同一面積となるように形成している。な
お、この実施の形態においては、第１Ｐ型導電領域を６
個形成しているが、後述するように、その個数は適宜選
択することが可能である。ただし、各第１Ｐ型導電領域
の形状及び面積は、上記理由により同一とする。なお、
図９においては、第１Ｐ型導電領域３，４，５，６，
７，８を全て略矩形状にしているが、これらの領域を全
て同一形状とするのであれば、長円形状や楕円形状な
ど、他の形状に形成しても良い。

【００３３】図１に戻り、第２Ｎ型導電領域１１，１
２，１３，１４，１５，１６は、Ｎ型の不純物を半導体
基板１００の下面側から注入し、この不純物を高熱拡散
して形成している。また、図７に示されるように、第２
Ｎ型導電領域１１，１２，１３，１４，１５，１６は、
第１Ｐ型導電領域３，４，５，６，７，８と同様に、１
列に配列されると共に、全て同一形状、同一面積となる
ように形成している。なお、この実施の形態に係る二端
子サイリスタにおいては、第２Ｎ型導電領域を６個形成
しているが、その個数は、第１Ｐ型導電領域の場合と同
様に、適宜選択することが可能である。なお、図７にお
いては、第２Ｎ型導電領域１１，１２，１３，１４，１
５，１６を全て略矩形状にしているが、これらの領域を
全て同一形状とするのであれば、長円形状や楕円形状な
ど、他の形状に形成しても良い。また、第１Ｐ型導電領
域３，４，５，６，７，８と第２Ｎ型導電領域１１，１
２，１３，１４，１５，１６の形状及び個数は、それぞ
れ一致させても良く、逆に異なるようにすることも出来
る。

【００３４】図１に戻り第１電極３１は、第１Ｎ型導電
領域２及び第１Ｐ型導電領域５と電気的に接続されてい
る。また、第２電極３２は、第２Ｎ型導電領域１１，１
２，１３，１４，１５，１６と電気的に接続されてい
る。絶縁膜４１，４２は、半導体基板１００の上面の周
縁の基板導電領域１と第２Ｐ型導電領域２５を覆うよう
に形成されている。また、絶縁膜４３，４４は、半導体
基板１００の下面の周縁を覆うように形成されている。
なお、絶縁膜４１，４２，４３，４４の材質としては、
その形成の容易性及び経済性の観点から、シリコン酸化
膜とすることが好ましいが、シリコン窒化膜など他の材
質で形成することも可能である。

【００３５】ところで、半導体基板１００を平面的に見
る、すなわち、半導体基板１００をその上面とその下面
とが重なり合うように見ると、第１Ｐ型導電領域３，
４，５，６，７，８の配列方向と、第２Ｎ型導電領域１
１，１２，１３，１４，１５，１６の配列方向とが交差
するようにしている。従って、半導体基板１００の内部
において、第１Ｐ型導電領域３，４，５，６，７，８
と、第２Ｎ型導電領域１１，１２，１３，１４，１５，
１６とが交差している部分は、全てＰＮＰＮ構造５１に
示したようなＰＮＰＮ構造、すなわち単位サイリスタと
なる。各単位サイリスタは、全て第１電極３１及び第２
電極３２と電気的に接続されているので、サージ電流を
これらの単位サイリスタに分流することが可能である。

【００３６】そして、ＰＮＰＮ構造５１を含む６つの単
位サイリスタの等価回路図は、図８に示されるものとな
る。ここで、第１Ｎ型導電領域２が設けられた上面側を
第２Ｎ型導電領域１１，１２，１３，１４，１５，１６
が設けられた下面側に対して正の電位とする電圧の印加
方向を順方向とし、上面側を下面側に対して負の電位と
する電圧の印加方向を逆方向とする。なお、これ以降の
説明においては、本発明の別の実施の形態に係る説明も
含めて、電圧の印加方向については上記の定義に従うも
のとする。

【００３７】図８に示すように、ＰＮＰＮ構造５１から
なる単位サイリスタは、順方向に電圧を印加した場合に
おいて、第１Ｐ型導電領域５をエミッタ、第１Ｎ型導電
領域２をベース、第２Ｐ型導電領域２５及び基板導電領
域１をコレクタとするＰＮＰトランジスタの部分と、第
２Ｎ型導電領域１１，１２，１３，１４，１５，１６を
エミッタ、第２Ｐ型導電領域２５及び基板導電領域１を
ベース、第１Ｎ型導電領域２をコレクタとするＮＰＮト
ランジスタの部分との、２つのトランジスタの構成を有
する。そして、ＰＮＰトランジスタの部分とＮＰＮトラ
ンジスタの部分の間で電子と正孔の交換が行なわれて、
オフ状態からオン状態へ遷移する点弧動作が行なわれ
る。また、この単位サイリスタは、逆方向の電圧印加に
よって、第２Ｐ型導電領域２５及び基板導電領域１と、
第１Ｎ型導電領域２から構成されるダイオードの順方向
特性を示す。なお、当然のことながら、第１Ｐ型導電領
域３，４，６，７，８をエミッタとする単位サイリスタ
も存在しており、こららの単位サイリスタも第１Ｐ型導
電領域５をエミッタとする単位サイリスタと同じ特性を
示す。

【００３８】また、第１Ｐ型導電領域３，４，５，６，
７，８及び第２Ｎ型導電領域１１，１２，１３，１４，
１５，１６の個数は、上述したように、それぞれ２個以
上形成するのであれば、必要とされる単位サイリスタの
個数に応じて適宜変更可能である。すなわち、図１にお
いては、第１Ｐ型導電領域及び第２Ｎ型導電領域を６個
ずつ形成したが、第１Ｐ導電領域の個数Ｎと第２Ｎ型導
電領域の個数Ｍを異なる値としても良い。それらの個数
Ｎ及び個数Ｍを増加させばさせるほど、各単位サイリス
タの電流密度の均一性は向上する。しかし、各単位サイ
リスタに流れる電流は、それらの個数Ｎ及び個数Ｍを増
加させるほど小さくなるので、各単位サイリスタが点弧
しにくくなってくる。その結果、サージ耐量の低下を生
じることもあるので、それらの個数Ｎ及び個数Ｍには適
当な限界値が存在する。雷サージ用などの、高耐圧が求
められる二端子サイリスタの場合は、元来基板導電領域
１の導電率が小さいが、基板導電領域１の導電率を小さ
くすればするほど、上記したベース接地電流増幅率の値
を大きくすることが出来る。従って、それらの個数Ｎ及
び個数Ｍを大きくしたい場合は、半導体基板１００の基
板導電率をより小さくすると、各単位サイリスタの点弧
容易性を一定程度維持することが可能である。

【００３９】なお、この片導通型の二端子サイリスタに
おいては、第１Ｐ型導電領域３，４，５，６，７，８の
配列方向と、第２Ｎ型導電領域１１，１２，１３，１
４，１５，１６の配列方向とが直交するようにしている
が、これらが交差するのであれば必ずしも直交している
必要はなく、半導体基板の形状等に応じて適宜交差角度
を変更することが可能である。一例を挙げれば、半導体
基板１００が略円盤形状を呈するものであるときには、
千鳥格子を呈するように斜めに交差させても良い。

【００４０】そして、図１に示した本発明の第１の実施
の形態に係る片導通型の二端子サイリスタの動作は、以
下に述べるようになる。まず、この実施の形態に係る片
導通型の二端子サイリスタの第１電極３１と第２電極３
２との間に雷に起因するサージによって電圧が印加さ
れ、順方向でブレークオーバー電圧に達する。そうする
と、図２に示したＰＮＰＮ構造５２の場合と同様に、雪
崩降伏或いはパンチスルーが起きて、ＰＮＰＮ構造５１
で示される単位サイリスタなど、各単位サイリスタがそ
れそれ点弧動作を始める。

【００４１】ここで、この実施の形態に係る片導通型の
二端子サイリスタにおいては、各単位サイリスタのＮＰ
Ｎトランジスタ部分のベース接地電流増幅率α₁ ^１、α₁
^２、α₁ ^３、α₁ ^４、α₁ ^５、α₁ ^６の値を、図６に示した
従来技術に係る二端子サイリスタの同部分のベース接地
電流増幅率よりもそれぞれ大きくなるようにしている。
従って、複数の単位サイリスタを有する上記の構造にお
いて、エミッタからコレクタへ流れる電流が大きくな
る。その結果、各単位サイリスタのオフ状態からオン状
態への遷移時間は、従来技術に係る二端子サイリスタよ
りも短くなる。よって、半導体基板１００内部の温度上
昇が抑制されるので、図６に示した従来技術に係る二端
子サイリスタのように、オフ状態からオン状態への遷移
時間の長さに起因するサージ耐量の低下が起きない。そ
して、各単位サイリスタが短時間のうちに点弧しやすく
なるため、サージ電流が分流されている効果と相俟って
サージ耐量を向上させることが出来る。

【００４２】図１４は、本発明の第１の実施の形態に係
る片導通型の二端子サイリスタと図５乃至７に示した片
導通型の二端子サイリスタとのベース接地電流増幅率の
比較図である。図１４は、デバイスシミュレーションに
よって、ベース接地電流増幅率がどの程度変化するか調
べたものであり、ａの線が図５乃至７に示した片導通型
の二端子サイリスタのベース接地電流増幅率を示してお
り、ｂの線は本発明の第１の実施の形態に係る片導通型
の二端子サイリスタのベース接地電流増幅率を示してい
る。図１４によれば、本発明の第１の実施の形態に係る
片導通型の二端子サイリスタは、図５乃至７に示した片
導通型の二端子サイリスタよりも、ベース接地電流増幅
率を５０％近く上昇させることがわかる。

【００４３】さらに、本発明の第１の実施の形態に係る
片導通型の二端子サイリスタにおいては、サージ防護素
子で重要となる順方向のブレークオーバー電圧が、主に
第１Ｎ型導電領域２と第２Ｐ型導電領域２５で決定さ
れ、半導体基板１００の不純物濃度のばらつきに対して
設計余裕度があるという製造上の利点がある。また、半
導体基板１００の不純物濃度のばらつきが大きいほど、
半導体基板の価格は安くなるので製造コストを低減出来
るという利点もある。

【００４４】また、本発明の第１の実施の形態に係る片
導通型の二端子サイリスタの製造方法においては、従来
技術に係る製造装置及び方法を利用して製造することが
可能であり、特段の設備投資が不要である。なお、第１
Ｎ型導電領域２、第１Ｐ型導電領域３，４，５，６，
７，８、第２Ｎ型導電領域１１，１２，１３，１４，１
５，１６及び第２Ｐ型導電領域２５は、エピタキシャル
成長によって形成することも出来る。くわえて、第２Ｐ
型導電領域２５のパターンを形成するための写真マスク
は、第２Ｐ型導電領域２のパターンを形成するための写
真マスクと兼用することも出来るので、一部の写真工程
の省略が可能であるという製造工程上の利点もある。

【００４５】さらに、本発明の第２の実施の形態に係る
逆阻止型の二端子サイリスタを図面に基づいて詳細に説
明する。図１０は、本発明の第２の実施の形態に係る逆
阻止型の二端子サイリスタを示す断面図である。図１０
において、３４，３５，３６，３７，３８，３９は第２
電極、４５は絶縁膜、５４はＰＮＰＮ構造、１００は半
導体基板であり、その他の符号は図１の符号と同じもの
を示している。

【００４６】本発明の第２の実施の形態に係る逆阻止型
の二端子サイリスタは、上記した第１の実施の形態に係
る片導通型の二端子サイリスタの構成と殆ど同じである
が、第２電極３４，３５，３６，３７，３８，３９を櫛
歯状に分割して形成し、それぞれ第２Ｎ型導電領域１
１，１２，１３，１４，１５，１６にのみ電気的に接続
されるようにしている。その他の構成は、図１に示した
ものと共通する。

【００４７】従って、この逆阻止型の二端子サイリスタ
の順方向に電圧を印加した場合における動作は、上記し
た本発明の第１の実施の形態に係る片導通型の二端子サ
イリスタと同じとなる。また、逆方向に電圧を印加した
場合には、第２Ｎ型導電領域１１，１２，１３，１４，
１５，１６と、第２Ｐ型導電領域２５及び基板導電領域
１で構成されるダイオードの逆特性と同じになる。

【００４８】以上のように、この逆阻止型の二端子サイ
リスタでは、第２電極３４，３５，３６，３７，３８，
３９の構成のみが本発明の第１の実施の形態に係る片導
通型の二端子サイリスタと異なるだけであるので、本発
明の第１の実施の形態に係る片導通型の二端子サイリス
タと同様の作用効果が得られる。なお、この逆阻止型の
二端子サイリスタにおいて、第２電極を形成するまでの
製造工程は、本発明の第１の実施の形態に係る片導通型
の二端子サイリスタと同じであるが、例えば、各導電領
域をエピタキシャル成長によって形成するなど、適宜他
の製造工程を採用しても構わない。

【００４９】さらに、本発明の第３の実施の形態に係る
双方向型の二端子サイリスタを図面に基づいて詳細に説
明する。図１１は、本発明の第３の実施の形態に係る双
方向型の二端子サイリスタを示す断面図であり、図１２
のＥＦ線で切断される断面を示している。図１２は、本
発明の第３の実施の形態に係る双方向型の二端子サイリ
スタを示す上面図である。図１３は、本発明の第３の実
施の形態に係る双方向型の二端子サイリスタを示す下面
図である。なお、図１２及び１３は、それぞれ当該二端
子サイリスタの上面及び下面に設けられる電極及び絶縁
膜を除いた状態を示すものである。図１１において、１
０は第２Ｎ型導電領域、２１，２２，２３，２４は第３
Ｐ型導電領域、２５は第２Ｐ型導電領域、２６は第４Ｐ
型導電領域、５５はＰＮＰＮ構造であり、その他の符号
は図１の符号と同じものを示している。また、図１２に
おいて用いた符号は、図９の符号と同じものを示してい
る。さらに、図１３において用いた符号は、図１１の符
号と同じものを示している。

【００５０】本発明の第３の実施の形態に係る双方向型
の二端子サイリスタにおいては、電圧の印加方向に関係
なく同じ動作をさせるために、半導体基板１００の下面
側にも、第１Ｐ型導電領域３，４，５，６と同等の第３
Ｐ型導電領域２１，２２，２３，２４を形成している。
同様に、第１Ｎ型導電領域２に対応する第２Ｎ型導電領
域１０、第２Ｐ型導電領域２５に対応する第４Ｐ型導電
領域２６を形成している。すなわち、第１Ｐ型導電領域
３，４，５，６と第３Ｐ型導電領域２１，２２，２３，
２４は同数形成されている。また、図１２に示した上面
の導電領域の構成、及び図１３に示した下面の導電領域
の構成は点対称になるように形成されている。よって、
図１２に示した上面の導電領域と図１３に示した下面の
導電領域のいずれかを９０度回転させると、それぞれの
導電領域が重なり合うことになる。なお、第１Ｐ型導電
領域３，４，５，６と第３Ｐ型導電領域２１，２２，２
３，２４とは、２個以上かつそれぞれ同数形成されてい
るのであれば、２個又は３個、或いは５個数以上形成し
ても良い。

【００５１】従って、この双方向型の二端子サイリスタ
では、ＰＮＰＮ構造５５において、第２Ｎ型導電領域１
０をエミッタ、第２Ｐ型導電領域２５、基板導電領域１
及び第４Ｐ型導電領域２６をベース、第１Ｎ型導電領域
２をコレクタとするＮＰＮトランジスタが構成される。
そして、このＮＰＮトランジスタにおいて、第２Ｐ型導
電領域２５及び第４Ｐ型導電領域２６が存在することに
より、ブレークオーバー電圧を一定に保ちつつ、ＰＮＰ
Ｎ構造５５からなる単位サイリスタなど各単位サイリス
タがより短時間に点弧し易くなって、過大な発熱を抑制
することが可能になり、サージ耐量を向上させることが
出来るようになる。

【００５２】以上のように、本発明の各実施の形態にお
ける二端子サイリスタは、上記の各単位サイリスタを構
成するトランジスタのベース接地電流増幅率を大きくす
ることにより、各単位サイリスタが短時間に点弧し易く
なっている。従って、二端子サイリスタのサージ耐量の
低下に繋がる発熱の抑制が可能となる。なお、上記の各
実施の形態における二端子サイリスタは、雷サージ用の
ものを前提に説明したが、上記のトランジスタのベース
接地電流増幅率を大きくする構成は、雷以外のサージに
用いる二端子サイリスタにおいても好ましく採用出来る
ものである。

【００５３】

【発明の効果】このように本発明によれば、ブレークオ
ーバー電圧を変更せずに、二端子サイリスタを構成する
各単位サイリスタのトランジスタ部分のベース抵抗率を
大きくすることが出来るので、ベース接地電流増幅率が
高くなって、短時間に点弧動作し易いようになる、従っ
て、単位サイリスタの電流の分散を図って電流密度を低
減させることが容易になり、二端子サイリスタのサージ
耐量の低下に繋がる発熱を抑制し、従来技術に係る二端
子サイリスタよりもサージ耐量を向上させることが出来
る。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態に係る片導通型の
二端子サイリスタを示す断面図である。

【図２】 従来技術に係る片導通型の二端子サイリスタ
を示す断面図である。

【図３】 図２に示す二端子サイリスタの順方向の電気
的特性を示すグラフである。

【図４】 図２に示す二端子サイリスタの等価回路図で
ある。

【図５】 従来技術に係る並列動作タイプの片導通型の
二端子サイリスタを示す上面図である。

【図６】 従来技術に係る並列動作タイプの片導通型の
二端子サイリスタを示す断面図である。

【図７】 従来技術に係る並列動作タイプの片導通型の
二端子サイリスタを示す下面図である。

【図８】 図６に示す二端子サイリスタの断面において
現れる構造の等価回路図である。

【図９】 本発明の第１の実施の形態に係る片導通型の
二端子サイリスタを示す上面図である。

【図１０】 本発明の第２の実施の形態に係る逆阻止型
の二端子サイリスタを示す断面図である。

【図１１】 本発明の第３の実施の形態に係る双方向型
の二端子サイリスタを示す断面図である。

【図１２】 本発明の第３の実施の形態に係る双方向型
の二端子サイリスタを示す上面図である。

【図１３】 本発明の第３の実施の形態に係る双方向型
の二端子サイリスタを示す下面図である。

【図１４】 本発明の第１の実施の形態に係る片導通型
の二端子サイリスタと図５乃至７に示した片導通型の二
端子サイリスタとのベース接地電流増幅率の比較図であ
る。

【符号の簡単な説明】

１ 基板導電領域 ２ 第１Ｎ型導電領域 ３ 第１Ｐ型導電領域 ４ 第１Ｐ型導電領域 ５ 第１Ｐ型導電領域 ６ 第１Ｐ型導電領域 ７ 第１Ｐ型導電領域 ８ 第１Ｐ型導電領域 ９ 第１Ｐ型導電領域 １０ 第２Ｎ型導電領域 １１ 第２Ｎ型導電領域 １２ 第２Ｎ型導電領域 １３ 第２Ｎ型導電領域 １４ 第２Ｎ型導電領域 １５ 第２Ｎ型導電領域 １６ 第２Ｎ型導電領域 ２１ 第３Ｐ型導電領域 ２２ 第３Ｐ型導電領域 ２３ 第３Ｐ型導電領域 ２４ 第３Ｐ型導電領域 ２５ 第２Ｐ型導電領域 ２６ 第４Ｐ型導電領域 ３１ 第１電極 ３３ 第２電極 ４１ 絶縁膜 ４２ 絶縁膜 ４３ 絶縁膜 ４４ 絶縁膜 ５１ ＰＮＰＮ構造 ５２ ＰＮＰＮ構造 ５３ ＰＮＰＮ構造 ５４ ＰＮＰＮ構造 ５５ ＰＮＰＮ構造 １００ 半導体基板

Claims (7)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板に、 前記半導体基板の一方の面に露出させて形成してなる前
   記半導体基板とは反対型の第２導電型の第１の導電領域
   と、 前記一方の面に露出させて形成すると共に前記第１の導
   電領域内に一定方向に配列してなるＮ個（Ｎ≧２）の第
   １導電型の第２の導電領域と、 前記第１の導電領域に隣接して形成すると共に前記半導
   体基板の導電率より大きな導電率を有してなる第１導電
   型の第３の導電領域と、 前記半導体基板の前記一方の面に背向する他方の面に露
   出させて形成すると共に一定方向に配列してなるＭ個
   （Ｍ≧２）の第２導電型の第４の導電領域を設け、 Ｎ個の前記第２の導電領域の配列方向は、平面的に見て
   Ｍ個の前記第４の導電領域の配列方向と交差しているこ
   とを特徴とする二端子サイリスタ。
2. 【請求項２】 第１導電型の半導体基板に、 前記半導体基板の一方の面に露出させて形成してなる前
   記半導体基板とは反対型の第２導電型の第１の導電領域
   と、 前記一方の面に露出させて形成すると共に前記第１の導
   電領域内に一定方向に配列してなるＮ個（Ｎ≧２）の第
   １導電型の第２の導電領域と、 前記第１の導電領域に隣接して形成すると共に前記半導
   体基板の導電率より大きな導電率を有してなる第１導電
   型の第３の導電領域と、 前記半導体基板の前記他方の面に露出させて形成してな
   る第２導電型の第５の導電領域と、 前記半導体基板の一方の面に背向する他方の面に露出さ
   せて形成すると共に前記第５の導電領域内に一定方向に
   配列してなるＭ（Ｍ≧２）個の第１導電型の第４の導電
   領域と、 前記第５の導電領域に隣接して形成してなる前記半導体
   基板の導電率より大きな導電率を有してなる第１導電型
   の第６の導電領域を設け、 Ｎ個の前記第２の導電領域の配列方向は、平面的に見て
   Ｍ個の前記第４の導電領域の配列方向と交差しているこ
   とを特徴とする二端子サイリスタ。
3. 【請求項３】 前記第３の導電領域は、前記第１の導電
   領域とその周辺との境界面のうち少なくとも前記第４の
   導電領域に対向する部分に接して設けられることを特徴
   とする請求項１又は請求項２に記載の二端子サイリス
   タ。
4. 【請求項４】 前記第３の導電領域は、平面的に見て前
   記第２の導電領域及び前記第４の導電領域に重なり合う
   範囲内に、且つ前記第１の導電領域とその周辺との境界
   面に接して設けられることを特徴とする請求項１又は請
   求項２に記載の二端子サイリスタ。
5. 【請求項５】 前記第６の導電領域は、前記第５の導電
   領域とその周辺との境界面のうち少なくとも前記第１の
   導電領域に対向する部分に接して設けられることを特徴
   とする請求項１又は請求項２に記載の二端子サイリス
   タ。
6. 【請求項６】 前記第６の導電領域は、平面的に見て前
   記第２の導電領域及び前記第４の導電領域に重なり合う
   範囲内に、且つ前記第５の導電領域とその周辺との境界
   面に接して設けられることを特徴とする請求項２に記載
   の二端子サイリスタ。
7. 【請求項７】 請求項１に記載の二端子サイリスタにお
   いて、前記一方の面上に、全ての前記第２の導電領域を
   覆うように形成してなる第１の電極と、前記他方の面上
   に、Ｍ個の前記第４の導電領域内にそれぞれ形成してな
   るＭ個の第２の電極をさらに設けたことを特徴とする二
   端子サイリスタ。