KR102443658B1 - 바이리스터 소자 기반 난수 발생기 - Google Patents

바이리스터 소자 기반 난수 발생기 Download PDF

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Abstract

바이리스터 소자를 기반으로 하는 난수 발생기가 개시된다. 일 실시예에 따르면, 바이리스터 소자 기반 난수 발생기는, 무작위 아날로그 전압 진동을 유발하여 아날로그 전압 신호를 출력하는 2단자 기반 반도체 바이리스터 소자; 상기 2단자 기반 반도체 바이리스터 소자로 전류를 입력하는 입력 전류원; 및 상기 아날로그 전압 신호를 디지털 신호로 변환시키는 아날로그-디지털 변환기 모듈을 포함한다.

Description

바이리스터 소자 기반 난수 발생기{RANDOM NUMBER GENERATOR BASED ON BIRISTOR}
아래의 실시예들은 바이리스터 소자를 기반으로 하는 난수 발생기에 대한 기술이다.
IoT 시대의 도래와 함께 착용 및 휴대용 전자 기기에서의 서버 혹은 클라우드로의 접속량이 폭발적으로 증가하고 있다. 이 과정에서 정보의 보안성 강화에 대한 필요성이 꾸준히 제기되고 있으며, 현재 세계 정보 보안 시장의 총 규모는 1000억 달러 이상, 성장 속도는 연 8% 이상으로 예상된다. 이러한 정보 보안 시장에서 보안성을 강화하기 위한 하드웨어 중 하나로 난수 발생기(Random number generator, RNG)에 대한 연구 및 개발이 크게 주목받고 있다.
난수 발생기는 암호기능을 수행하기 위해 기본적으로 암호키 및 공개키 생성, 부채널 공격에 대한 대응 능력을 갖추고 있어야 한다. 최근에는 인공 지능(Artificial intelligence), 자율주행, 가상 현실 및 증강 현실(Virtual reality and augmented reality)과 같은 기술이 주목을 받으면서 반도체 칩의 수요가 매우 증가하고 있는 바, 칩 내에 난수 발생기가 장착될 수 있도록 소형화될 필요가 있다.
난수 발생기는 크게 허난수 발생기(Pseudo-random number generator)와 실난수 발생기(True random number generator)로 분류될 수 있다. 허난수 발생기는 일반적으로 컴퓨터 알고리즘을 통해 사람이 인지하기 힘든 특정 주기 내에 특정 수를 추출하여 난수를 생성하기 때문에, 허난수 발생기에 의해 발생되는 난수는 완전한 난수로 볼 수 없다. 반면, 실난수 발생기는 높은 엔트로피(Entropy)를 가지는 아날로그 신호로부터 얻어낸 2진 출력값을 자연계에 존재하는 물리적 현상에서 추출되는 난수로 출력함으로써, 실난수 발생기에 의해 발생되는 난수는 허난수 발생기에 의해 발생되는 난수에 비해 예측 불가능성 및 보안성이 높다.
한편, 3단자 트랜지스터 기반 실난수 발생기는 소형화와 전력 소모가 낮은 장점 및 기존 반도체 공정과의 호환성이 있다는 장점과 함께 현재 활발하게 연구가 진행되고 있는 분야이다. 3단자 트랜지스터 기반 실난수 발생기의 엔트로피 원천(Entropy source)으로는 열적 잡음(Thermal noise), 임의적 전신 잡음(Random telegraph noise)과 같은 잡음 기반 혹은 산화막 파괴(Oxide breakdown), 방사선 붕괴 등과 같은 파괴적 방법이 있다.
하지만 잡음 기반의 실난수 발생기의 경우 전원 공급기, 온도 변수 등과 같은 의도치 않은 확정적 잡음 원천에 매우 민감하다는 치명적 단점을 보유하고 있으며, 산화막 파괴 방사성 붕괴 방법의 경우 재사용 불가능하다는 점과 0과 1의 2진 출력값을 각각 50%의 비율로 유지하기 위해서는 피드백 회로가 추가로 필요하다는 단점을 가지고 있다. 무엇보다 3단자 트랜지스터 기반 난수 발생기의 경우 본 발명에서 제시하는 2단자 기반 난수 발생기에 비해 단자 수가 많아 구조가 복잡하고, 제조 비용이 많이 들며, 잡음 신호가 작아 별도의 증폭기가 필요하고, 집적화 측면에서의 최대 단점을 가지고 있다.
이에, 종래의 허난수 발생기 및 종래의 3단자 트랜지스터 기반 실난수 발생기가 갖는 문제점을 해결하기 위한 기술이 제안될 필요가 있다.
일 실시예들은, 예측 불가능성 및 보안성이 높은 실난수의 특성을 만족시키고, 확정적 잡음 원천에 강인하며, 기존 반도체 공정과 호환성이 높고 소형화, 집적화와 저전력 구동 및 재사용이 가능한, 2단자 기반 반도체 바이리스터 소자를 이용하는 난수 발생기를 제안한다.
일 실시예에 따르면, 바이리스터 소자 기반 난수 발생기는, 무작위 아날로그 전압 진동을 유발하여 아날로그 전압 신호를 출력하는 2단자 기반 반도체 바이리스터 소자; 상기 2단자 기반 반도체 바이리스터 소자로 전류를 입력하는 입력 전류원; 및 상기 아날로그 전압 신호를 디지털 신호로 변환시키는 아날로그-디지털 변환기 모듈을 포함한다.
일측에 따르면, 상기 2단자 기반 반도체 바이리스터 소자는, 이미터, 베이스 및 콜렉터가 순서대로 배치된 N형-P형-N형 반도체 접합 또는 P형-N형-P형 반도체 접합으로 구성되는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 2단자 기반 반도체 바이리스터 소자는, 기판 상에 상기 이미터, 상기 베이스 및 상기 콜렉터가 수평 방향으로 순차적으로 배치되는 수평 구조 또는 상기 기판 상에 상기 이미터, 상기 베이스 및 상기 콜렉터가 수직 방향으로 순차적으로 배치되는 수직 구조를 갖는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 2단자 기반 반도체 바이리스터 소자는, 상기 수평 구조를 갖는 경우, 상기 베이스가 상기 기판으로부터 부유된 형태 또는 상기 베이스가 상기 기판 상부의 매립 절연 산화막 위에 배치되는 형태로 형성되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 매립 절연 산화막은, 절연층 매몰 실리콘(Silicon on insulator; SOI) 또는 절연층 매몰 스트레인드 실리콘(Strained silicon on insulator; SSOI) 중 어느 하나로 형성되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 N형-P형-N형 반도체 접합에서의 N형 반도체는, 상기 N형-P형-N형 반도체 접합에서의 P형 반도체보다 낮은 밸런스 밴드 에너지를 갖고, 상기 P형 반도체보다 높은 컨덕션 밴드 에너지를 갖는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 P형-N형-P형 반도체 접합에서의 N형 반도체는, 상기 P형-N형-P형 반도체 접합에서의 P형 반도체보다 높은 밸런스 밴드 에너지를 갖고, 상기 P형 반도체보다 낮은 컨덕션 밴드 에너지를 갖는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 이미터, 상기 베이스 및 상기 콜렉터가 순서대로 배치된 상기 N형-P형-N형 반도체 접합에서 상기 P형은, P0, P+-P0 또는 P0-P+ 중 어느 하나를 포함하고, 상기 이미터, 상기 베이스 및 상기 콜렉터가 순서대로 배치된 상기 P형-N형-P형 반도체 접합에서 상기 N형은, N0, N+-N0 또는 N0-N+ 중 어느 하나를 포함하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 2단자 기반 반도체 바이리스터 소자는, 상기 입력 전류원으로부터 상기 콜렉터의 단자로 전류가 입력됨에 응답하여 상기 이미터와 상기 베이스의 접합 영역에서 충돌 이온화(Impact ionization) 현상을 발생시키고, 상기 충돌 이온화 현상에 의해 상기 베이스에서의 전자 및 정공이 축적 또는 방출됨에 따른 전압 진동 및 주기 진동인 상기 무작위 아날로그 전압 진동을 유발하여 상기 콜렉터의 단자로 출력하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 아날로그-디지털 변환기 모듈은, 상기 2단자 기반 반도체 바이리스터 소자로부터 출력되는 상기 무작위 아날로그 전압 진동인 상기 아날로그 전압 신호를 랜덤한 상기 디지털 신호로 변환시켜 출력하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 이미터, 상기 베이스 및 상기 콜렉터 각각은, 실리콘(Si), 스트레인드 실리콘(Strained silicon), 실리콘-게르마늄(SiGe) 또는 실리콘-카바이드(SiC) 중 적어도 하나의 반도체 물질로 형성되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 2단자 기반 반도체 바이리스터 소자는, 2단자 소자로 구현되거나, 상기 베이스가 부유되어 있는 게이트 및 게이트 절연막을 더 포함하는 트랜지스터 구조인 3단자 소자로 구현되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 아날로그-디지털 변환기 모듈은, 50Hz 내지 1GHz의 주파수 범위를 갖고, 플래시형, 파이프 라인형, 축차 비교형, 델타 시그마형 또는 이중 적분형 중 어느 하나로 구성되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 무작위 아날로그 전압 진동을 유발하여 아날로그 전압 신호를 출력하는 2단자 기반 반도체 바이리스터 소자, 상기 2단자 기반 반도체 바이리스터 소자로 전류를 입력하는 입력 전류원 및 상기 아날로그 전압 신호를 디지털 신호로 변환시키는 아날로그-디지털 변환기 모듈을 포함하는, 바이리스터 소자 기반 난수 발생기의 제조 방법은, 상기 2단자 기반 반도체 바이리스터 소자의 제조 공정과 상기 입력 전류원 및 상기 아날로그-디지털 변환기 모듈의 제조 공정을 동시에 진행하는 것을 특징으로 한다.
다른 일 실시예에 따르면, 무작위 아날로그 전압 진동을 유발하여 아날로그 전압 신호를 출력하는 2단자 기반 반도체 바이리스터 소자, 상기 2단자 기반 반도체 바이리스터 소자로 전류를 입력하는 입력 전류원 및 상기 아날로그 전압 신호를 디지털 신호로 변환시키는 아날로그-디지털 변환기 모듈을 포함하는, 바이리스터 소자 기반 난수 발생기의 제조 방법은, 상기 2단자 기반 반도체 바이리스터 소자의 제조 공정과 상기 입력 전류원 및 상기 아날로그-디지털 변환기 모듈의 제조 공정을 각각 별개로 진행하는 단계; 및 상기 제조된 2단자 기반 반도체 바이리스터 소자, 상기 제조된 입력 전류원 및 상기 제조된 아날로그-디지털 변환기 모듈을 조립하는 단계를 포함하는 것을 특징으로 할 수 있다.
일 실시예들은, 예측 불가능성 및 보안성이 높은 실난수의 특성을 만족시키고, 확정적 잡음 원천에 강인하며, 기존 반도체 공정과 호환성이 높고 소형화, 집적화와 저전력 구동 및 재사용이 가능한, 2단자 기반 반도체 바이리스터 소자를 이용하는 난수 발생기를 제안할 수 있다.
이에, 일 실시예들은 보안성 강화 효과를 가짐으로써, 강력한 보안성이 요구되는 국방, 군사용 드론, 스마트 기기, 사이버 금융, 사물 인터넷, 개인정보 등 다양한 분야에서 활용되는 난수 발생기를 제안할 수 있다.
또한, 일 실시예들은 진보된 시뮬레이션, 인공 뉴럴 네트워크(Artificial neural network)에서 랜덤한 최초 가중치(Initial weight) 부여 등의 확장된 이용 분야에서 활용되는 난수 발생기를 제안할 수 있다.
도 1은 일 실시예에 따른 바이리스터 소자 기반 난수 발생기를 설명하기 위한 도면이다.
도 2a 내지 2c는 일 실시예에 따른 바이리스터 소자 기반 난수 발생기에 포함되는 2단자 기반 반도체 바이리스터 소자를 나타낸 도면이다.
도 3은 일 실시예에 따른 2단자 기반 반도체 바이리스터 소자의 충돌 이온화 현상에 의한 전압 진동 현상을 설명하기 위한 도면이다.
도 4는 일 실시예에 따른 바이리스터 소자 기반 난수 발생기에서 도출된 난수를 평가한 데이터를 나타낸 도면이다.
도 5는 일 실시예에 따른 바이리스터 소자 기반 난수 발생기의 제조 방법을 나타낸 플로우 차트이다.
도 6은 다른 일 실시예에 따른 바이리스터 소자 기반 난수 발생기의 제조 방법을 나타낸 플로우 차트이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
일 실시예에 따른 2단자 기반 바이리스터(Bi-stable resistor; biristor)는 N형-P형-N형 반도체 접합 혹은 P형-N형-P형 반도체 접합으로 구성되는 가운데, N형 혹은 P형 반도체가 전기적으로 부유(Floating)된 것을 특징으로 하는 쌍안정성(Bi-stable) 저항 동작 특성을 나타내는 소자이다.
바이리스터는 전압 혹은 전류가 인가됨에 따라 충돌 이온화(Impact ionization) 현상에 의해 생긴 전자 및 정공을 전기적으로 부유되어 있는 베이스에 축적하여, 채널 전위를 접합구조에 따라 증가 또는 감소시키고, 더 많은 전자 및 정공을 전기적으로 부유 되어 있는 베이스에 유입시켜 더 많은 충돌 이온화를 발생시키는 선순환(Positive feedback)을 발생시킨다.
이에, 바이리스터는 두 개의 안정한 저항상태를 나타낼 수 있다(충분한 충돌 이온화가 일어나지 않았을 때는 고저항 상태(High resistance state)가 되어 낮은 전류가 흐르고 이를 '0' 상태로 정의하며, 충분한 충돌 이온화로 인해 전자사태 효과(Avalanche effect)가 발생하면 저저항 상태(Low resistance state)가 되어 높은 전류가 흐르게 되며 이를 '1' 상태로 정의함).
이와 같은 바이리스터에 일정한 전류를 인가할 시에는, 설명된 충돌 이온화 현상과, 전자 또는 정공의 축적 현상에 의해 베이스의 전위가 조절되며, 이러한 전위 조절에 따라 전압값이 점점 높아지는 상태(최대 전압) 및 낮아지는 상태(최소 전압)의 두 가지 상태를 반복하며 출력 전압 진동(Voltage oscillation) 현상이 발생하게 된다. 이 경우 출력 진폭 전압이 무작위적이고, 주기 또한 예측 불가능한 무작위성을 갖게 된다.
일 실시예에 따른 바이리스터 소자 기반 난수 발생기는, 이러한 특성을 이용하고자 2단자 기반 반도체 바이리스터 소자를 포함함을 특징으로 하며, 그 상세한 설명은 도면들을 참조하여 아래에서 기재하기로 한다.
도 1은 일 실시예에 따른 바이리스터 소자 기반 난수 발생기를 설명하기 위한 도면이고, 도 2a 내지 2c는 일 실시예에 따른 바이리스터 소자 기반 난수 발생기에 포함되는 2단자 기반 반도체 바이리스터 소자를 나타낸 도면이며, 도 3은 일 실시예에 따른 2단자 기반 반도체 바이리스터 소자의 충돌 이온화 현상에 의한 전압 진동 현상을 설명하기 위한 도면이고, 도 4는 일 실시예에 따른 바이리스터 소자 기반 난수 발생기에서 도출된 난수를 평가한 데이터를 나타낸 도면이다.
도 1 내지 4를 참조하면, 일 실시예에 따른 바이리스터 소자 기반 난수 발생기(100)는, 무작위 아날로그 전압 진동을 유발하여 아날로그 전압 신호를 출력하는 2단자 기반 반도체 바이리스터 소자(110), 2단자 기반 반도체 바이리스터 소자(110)로 전류를 입력하는 입력 전류원(120) 및 2단자 기반 반도체 바이리스터 소자(110)에서 출력되는 아날로그 전압 신호를 디지털 신호로 변환시키는 아날로그-디지털 변환기 모듈(130)을 포함한다.
2단자 기반 반도체 바이리스터 소자(110)는, 무작위 아날로그 전압 진동을 유발하여 아날로그 전압 신호를 출력할 수 있도록 이미터(111), 베이스(112), 콜렉터(113)가 순서대로 배치된 구조를 가질 수 있다.
보다 상세하게, 2단자 기반 반도체 바이리스터 소자(110)는 기판(140) 상에 이미터(111), 베이스(112) 및 콜렉터(113)가 수평 방향으로 순차적으로 배치되는 수평 구조 또는 기판(140) 상에 이미터(111), 베이스(112) 및 콜렉터(113)가 수직 방향으로 순차적으로 배치되는 수직 구조를 가질 수 있다.
여기서, 기판(140)은 실리콘 웨이퍼(Silicon Wafer), 스트레인드 실리콘 웨이퍼(Strained Silicon wafer) 또는 실리콘 게르마늄 웨이퍼(Silicon Germanium wafer) 중 어느 하나가 사용될 수 있다.
특히, 베이스(112)는 수평 구조 및 수직 구조 각각에서 기판(140)으로부터 전기적으로 부유됨으로써, 쌍안정성 저항 동작 특성을 가질 수 있다.
예를 들어, 2단자 기반 반도체 바이리스터 소자(110)가 수평 구조를 갖는 경우, 베이스(112)는 도 2a와 같이 기판(140)으로부터 부유된 형태로 형성되거나, 도 2b와 같이 기판(140) 상부의 매립 절연 산화막(141) 위에 배치되는 형태로 형성될 수 있다. 보다 구체적인 예를 들면, 기판(140) 상에 이미터(111), 베이스(112) 및 콜렉터(113)가 수평 방향으로 순차적으로 배치된 수평 구조에서, 베이스(112)는 기판(140)으로부터 이격되며 분리되도록 기판(140)과 맞닿는 영역이 에칭됨으로써, 도 2a와 같이 실리콘 나노와이어가 부유된 구조(Suspended silicon nanowire)를 가질 수 있다. 다른 구체적인 예를 들면, 도 2b와 같이 기판(140) 상부의 매립 절연 산화막(141) 위에 이미터(111), 베이스(112) 및 콜렉터(113)가 수평 방향으로 순차적으로 배치된 수평 구조의 경우, 베이스(112)가 매립 절연 산화막(141)에 의해 기판(140)으로부터 전기적으로 부유되는 구조를 가질 수 있다.
여기서, 매립 절연 산화막(141)은, 실리콘 산화막(SiO2), 고체 산화막(Oxide) 또는 낮은 유전 상수(Low-k)의 유전막 중 어느 하나의 물질로 이루어질 수 있다. 일례로. 매립 절연 산화막(141)은 절연층 매몰 실리콘(Silicon on insulator; SOI) 또는 절연층 매몰 스트레인드 실리콘(Strained silicon on insulator; SSOI) 중 어느 하나로 형성될 수 있다.
다른 예를 들면, 2단자 기반 반도체 바이리스터 소자(110)가 수직 구조를 갖는 경우, 도 2c와 같이 기판(140) 상에 이미터(111), 베이스(112) 및 콜렉터(113)가 순차적으로 배치됨에 따라, 베이스(112)는 기판(140)으로부터 전기적으로 부유되는 구조를 갖게 될 수 있다.
이와 같은 구조에서 이미터(111), 베이스(112) 및 콜렉터(113)는, N형-P형-N형 반도체 접합 또는 P형-N형-P형 반도체 접합을 구성할 수 있다. 보다 상세하게, 기판(140) 상 반도체층에서의 불순물 이온 주입 공정을 통해 N형 이미터(111), P형 베이스(112) 및 N형 콜렉터(113)가 형성됨으로써, N형-P(P0, P+-P0 또는 P0-P+)형-N형 반도체 접합이 구성될 수 있다. 다른 예를 들면, 기판(140) 상 반도체층에서의 불순물 이온 주입 공정을 통해 P형 이미터(111), N형 베이스(112) 및 P형 콜렉터(113)가 형성됨으로써, P형-N(N0, N+-N0 또는 N0-N+)형-P형 반도체 접합이 구성될 수 있다. 즉, 이미터(111)와 콜렉터(113)의 불순물 이온 타입이 동일하고, 베이스(112)의 불순물 이온 타입만이 이미터(111) 및 콜렉터(113)와 상이해야 한다.
예를 들어, 이미터(111) 및 콜렉터(113)는
Figure 112020114450258-pat00001
이상으로 N형 또는 P형 중 하나의 불순물이 이온 주입되어 형성될 수 있으며, 베이스(112)는
Figure 112020114450258-pat00002
내지
Figure 112020114450258-pat00003
이하로 N형 또는 P형 중 하나의 불순물이 이온 주입되어 형성될 수 있다.
더 구체적인 예를 들면, N형-P형-N형 반도체 접합 또는 P형-N형-P형 반도체 접합에서 N형 반도체 및 P형 반도체 각각(이미터(111), 베이스(112) 및 콜렉터(113) 각각)은, 실리콘(Si), 스트레인드 실리콘(Strained silicon), 실리콘-게르마늄(SiGe) 또는 실리콘-카바이드(SiC) 중 적어도 하나의 반도체 물질로 형성될 수 있으며, 그 형성 공정은 기판(140) 상에서의 에피택셜 성장(Epitaxial growth) 또는 선택적 에피택셜 성장(Selective epitaxial growth)에 기반할 수 있다. 이하, 에피택셜 성장은 반도체 공정 중 하나로서, 기판(140) 표면에 방향성을 가진 결정을 성장시키는 종래 기술인 바, 그 상세한 설명은 생략하기로 한다.
이 때, N형-P형-N형 반도체 접합에서의 N형 반도체(111, 113)는, N형-P형-N형 반도체 접합에서의 P형 반도체(112)보다 낮은 밸런스 밴드 에너지(Valence band energy)를 갖고, P형 반도체(112)보다 높은 컨덕션 밴드 에너지(Conduction band energy)를 갖는 물질로 형성될 수 있다. 반면에, P형-N형-P형 반도체 접합에서의 N형 반도체는(112), P형-N형-P형 반도체 접합에서의 P형 반도체(111, 113)보다 높은 밸런스 밴드 에너지를 갖고, P형 반도체(111, 113)보다 낮은 컨덕션 밴드 에너지를 갖는 물질로 형성될 수 있다.
이러한 구조의 2단자 기반 반도체 바이리스터 소자(110)는, 입력 전류원(120)으로부터 콜렉터(113)의 단자로 전류가 입력됨에 응답하여 이미터(111)와 베이스(112)의 접합 영역에서 충돌 이온화(Impact ionization) 현상을 발생시키고, 충돌 이온화 현상에 의해 베이스(112)에서의 전자 및 정공이 축적 또는 방출됨에 따른 전압 진동 및 주기 진동인 무작위 아날로그 전압 진동을 유발하여 콜렉터(113)의 단자로 출력할 수 있다.
이미터(111)와 베이스(112)의 접합 영역에서 발생되는 충돌 이온화 현상은, 입력 전류원(120)으로부터 크기가 변하며 지속적으로 전류가 입력됨에 응답하여, 전술된 2단자 기반 반도체 바이리스터 소자(110)의 베이스(112)가 전기적으로 부유된 구조적 특성에 의한 전위 불안전성과 높은 무작위성(Randomness)을 갖게 된다. 이에, 콜렉터(113)의 단자로 출력되는 무작위 아날로그 전압 진동 역시 도 3과 같이 시간 영역에서 높은 무작위성을 갖는 전기적 값을 가질 수 있으며, 무작위 아날로그 전압 진동의 무작위성은 2단자 기반 반도체 바이리스터 소자(110)의 구조, 크기, 불순물 주입 농도 등에 의해 변경될 수 있다.
이처럼 2단자 기반 반도체 바이리스터 소자(110)로부터 출력되는 무작위 아날로그 전압 진동인 아날로그 전압 신호는, 아날로그-디지털 변환기 모듈(130)에 의해 최상위 비트에서 최하위 비트까지 구분할 수 있는 랜덤한 디지털 신호로 변환되어 출력될 수 있다. 여기서, 아날로그-디지털 변환기 모듈(130)은, 50Hz 내지 1GHz의 주파수 범위를 갖고, 플래시형, 파이프 라인형, 축차 비교형, 델타 시그마형 또는 이중 적분형 중 어느 하나로 구성될 수 있다. 이하, 디지털 신호가 무작위성을 갖는다는 것은, 특정 주파수에 따라 디지털 신호가 판독될 때 각 주기에서 무작위성을 갖는 것을 의미할 수 있다.
이와 같이 바이리스터 소자 기반 난수 발생기(100)에서 출력하는 디지털 신호는, 미국 국립표준기술연구소(National Institute of Standards and Technology; NIST)의 SP 800-22B 기준에 따라 평가한 결과, 도 4와 같이 낮은 전류에서도 높은 무작위성을 갖고 있음이 증명되었다. 바이리스터 소자 기반 난수 발생기(100)에서 출력하는 디지털 신호의 무작위성은, 설명된 바와 같은 NIST의 SP 800-22B뿐만 아니라, 독일 기관(Bundesamt f
Figure 112020114450258-pat00004
r Sicherheit in der Informationstechnik; BSI)에서 만든 AIS 31(Application Notes and Interpretation of the Scheme 31) 등의 다양한 기관의 기준에 의해서도 평가 가능하며, 그 평가 결과 역시 국제 표준값을 만족시킨다. 따라서, 바이리스터 소자 기반 난수 발생기(100)에서 출력하는 디지털 신호는 실난수로 사용될 수 있다.
이상 설명된 2단자 기반 반도체 바이리스터 소자(110)는, 베이스(112)가 부유되어 있는 게이트 및 게이트 절연막을 더 포함하는 트랜지스터 구조인 3단자 소자로 구현될 수도 있다.
도 5는 일 실시예에 따른 바이리스터 소자 기반 난수 발생기의 제조 방법을 나타낸 플로우 차트이다. 이하, 바이리스터 소자 기반 난수 발생기의 제조 방법을 통해 제조 완료되는 난수 발생기(100)는, 도 1 내지 4를 통해 설명된 구조 및 특성을 갖게 될 수 있으며, 바이리스터 소자 기반 난수 발생기의 제조 방법을 수행하는 주체는 자동화 및 기계화된 제조 시스템일 수 있다.
도 5를 참조하면, 단계(S510)에서 제조 시스템은, 2단자 기반 반도체 바이리스터 소자(110)의 제조 공정과 입력 전류원(120) 및 아날로그-디지털 변환기 모듈(130)의 제조 공정을 동시에 진행한다.
즉, 일 실시예에 따른 제조 방법은, 기존의 반도체 공정을 이용하여 2단자 기반 반도체 바이리스터 소자(110)와 회로(입력 전류원(120) 및 아날로그-디지털 변환기 모듈(130))을 동시에 제조함을 특징으로 한다.
도 6은 다른 일 실시예에 따른 바이리스터 소자 기반 난수 발생기의 제조 방법을 나타낸 플로우 차트이다. 이하, 바이리스터 소자 기반 난수 발생기의 제조 방법을 통해 제조 완료되는 난수 발생기(100)는, 도 1 내지 4를 통해 설명된 구조 및 특성을 갖게 될 수 있으며, 바이리스터 소자 기반 난수 발생기의 제조 방법을 수행하는 주체는 자동화 및 기계화된 제조 시스템일 수 있다.
도 6을 참조하면, 단계(S610)에서 제조 시스템은, 2단자 기반 반도체 바이리스터 소자(110)의 제조 공정과 입력 전류원(120) 및 아날로그-디지털 변환기 모듈(130)의 제조 공정을 각각 별개로 진행한다.
그 후, 단계(S620)에서 제조 시스템은, 단계(S610)에서 제조된 2단자 기반 반도체 바이리스터 소자(110), 입력 전류원(120) 및 아날로그-디지털 변환기 모듈(130)을 조립한다.
즉, 다른 일 실시예에 따른 제조 방법은, 기존의 반도체 공정을 이용하여 2단자 기반 반도체 바이리스터 소자(110)를 제조하고, 회로(입력 전류원(120) 및 아날로그-디지털 변환기 모듈(130))를 별도의 추가 제조 공정을 통해 구성한 뒤, 나중에 조립함을 특징으로 한다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
100: 바이리스터 소자 기반 난수 발생기(100)
110: 2단자 기반 반도체 바이리스터 소자(110)
111: 이미터(Emitter)
112: 베이스(Base)
113: 콜렉터(Collector)
120: 입력 전류원
130: 아날로그-디지털 변환기 모듈
140: 기판
141: 매립 절연 산화막

Claims (15)

  1. 이미터, 베이스 및 콜렉터가 순서대로 배치된 N형-P형-N형 반도체 접합 또는 P형-N형-P형 반도체 접합으로 구성된 채, 무작위 아날로그 전압 진동을 유발하여 아날로그 전압 신호를 출력하는 2단자 기반 반도체 바이리스터 소자;
    상기 2단자 기반 반도체 바이리스터 소자로 전류를 입력하는 입력 전류원; 및
    상기 아날로그 전압 신호를 디지털 신호로 변환시키는 아날로그-디지털 변환기 모듈
    을 포함하고,
    상기 2단자 기반 반도체 바이리스터 소자는,
    상기 입력 전류원으로부터 상기 콜렉터의 단자로 전류가 입력됨에 응답하여 상기 이미터와 상기 베이스의 접합 영역에서 발생되는 충돌 이온화(Impact ionization) 현상에 의해 상기 베이스에서의 전자 및 정공이 축적 또는 방출됨에 따른 전압 진동 및 주기 진동인 상기 무작위 아날로그 전압 진동을 유발하여 상기 콜렉터의 단자로 출력하는 것을 특징으로 하는 바이리스터 소자 기반 난수 발생기.
  2. 삭제
  3. 제1항에 있어서,
    상기 2단자 기반 반도체 바이리스터 소자는,
    기판 상에 상기 이미터, 상기 베이스 및 상기 콜렉터가 수평 방향으로 순차적으로 배치되는 수평 구조 또는 상기 기판 상에 상기 이미터, 상기 베이스 및 상기 콜렉터가 수직 방향으로 순차적으로 배치되는 수직 구조를 갖는 것을 특징으로 하는 바이리스터 소자 기반 난수 발생기.
  4. 제3항에 있어서,
    상기 2단자 기반 반도체 바이리스터 소자는,
    상기 수평 구조를 갖는 경우, 상기 베이스가 상기 기판으로부터 부유된 형태 또는 상기 베이스가 상기 기판 상부의 매립 절연 산화막 위에 배치되는 형태로 형성되는 것을 특징으로 하는 바이리스터 소자 기반 난수 발생기.
  5. 제4항에 있어서,
    상기 매립 절연 산화막은,
    절연층 매몰 실리콘(Silicon on insulator; SOI) 또는 절연층 매몰 스트레인드 실리콘(Strained silicon on insulator; SSOI) 중 어느 하나로 형성되는 것을 특징으로 하는 바이리스터 소자 기반 난수 발생기.
  6. 제1항에 있어서,
    상기 N형-P형-N형 반도체 접합에서의 N형 반도체는,
    상기 N형-P형-N형 반도체 접합에서의 P형 반도체보다 낮은 밸런스 밴드 에너지를 갖고, 상기 P형 반도체보다 높은 컨덕션 밴드 에너지를 갖는 것을 특징으로 하는 바이리스터 소자 기반 난수 발생기.
  7. 제1항에 있어서,
    상기 P형-N형-P형 반도체 접합에서의 N형 반도체는,
    상기 P형-N형-P형 반도체 접합에서의 P형 반도체보다 높은 밸런스 밴드 에너지를 갖고, 상기 P형 반도체보다 낮은 컨덕션 밴드 에너지를 갖는 것을 특징으로 하는 바이리스터 소자 기반 난수 발생기.
  8. 제1항에 있어서,
    상기 이미터, 상기 베이스 및 상기 콜렉터가 순서대로 배치된 상기 N형-P형-N형 반도체 접합에서 상기 P형은,
    P0, P+-P0 또는 P0-P+ 중 어느 하나를 포함하고,
    상기 이미터, 상기 베이스 및 상기 콜렉터가 순서대로 배치된 상기 P형-N형-P형 반도체 접합에서 상기 N형은,
    N0, N+-N0 또는 N0-N+ 중 어느 하나를 포함하는 것을 특징으로 하는 바이리스터 소자 기반 난수 발생기.
  9. 삭제
  10. 제1항에 있어서,
    상기 아날로그-디지털 변환기 모듈은,
    상기 2단자 기반 반도체 바이리스터 소자로부터 출력되는 상기 무작위 아날로그 전압 진동인 상기 아날로그 전압 신호를 랜덤한 상기 디지털 신호로 변환시켜 출력하는 것을 특징으로 하는 바이리스터 소자 기반 난수 발생기.
  11. 제1항에 있어서,
    상기 이미터, 상기 베이스 및 상기 콜렉터 각각은,
    실리콘(Si), 스트레인드 실리콘(Strained silicon), 실리콘-게르마늄(SiGe) 또는 실리콘-카바이드(SiC) 중 적어도 하나의 반도체 물질로 형성되는 것을 특징으로 하는 바이리스터 소자 기반 난수 발생기.
  12. 제1항에 있어서,
    상기 2단자 기반 반도체 바이리스터 소자는,
    2단자 소자로 구현되거나, 상기 베이스가 부유되어 있는 게이트 및 게이트 절연막을 더 포함하는 트랜지스터 구조인 3단자 소자로 구현되는 것을 특징으로 하는 바이리스터 소자 기반 난수 발생기.
  13. 제1항에 있어서,
    상기 아날로그-디지털 변환기 모듈은,
    50Hz 내지 1GHz의 주파수 범위를 갖고, 플래시형, 파이프 라인형, 축차 비교형, 델타 시그마형 또는 이중 적분형 중 어느 하나로 구성되는 것을 특징으로 하는 바이리스터 소자 기반 난수 발생기.
  14. 삭제
  15. 삭제
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