KR102453989B1 - 자가파괴 기능 및 물리적 복제 방지 기능을 갖는 분리된 이중 게이트 트랜지스터 - Google Patents
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Abstract
자가파괴 기능 및 물리적 복제 방지 기능을 갖는 분리된 이중 게이트 트랜지스터가 개시된다. 일 실시예에 따르면, 분리된 이중 게이트 트랜지스터는, 반도체 기판; 상기 반도체 기판 상에 형성되는 나노선 채널; 상기 나노선 채널의 양단에 형성되는 소스 영역 및 드레인 영역; 상기 나노선 채널의 양측에 상기 소스 영역 및 상기 드레인 영역과 접촉하지 않도록 형성되는 제1 게이트 영역 및 제2 게이트 영역; 및 상기 제1 게이트 영역 및 상기 제2 게이트 영역 각각과 상기 나노선 채널 사이에 형성되는 게이트 절연막을 포함하고, 상기 분리된 이중 게이트 트랜지스터는, 상기 나노선 채널로의 전압 인가, 상기 게이트 절연막으로의 전압 인가 또는 상기 소스 영역 및 상기 드레인 영역과 상기 반도체 기판 사이에서의 전압 인가를 통해 자가파괴 기능을 갖는 것을 특징으로 한다.
Description
아래의 실시예들은 자가파괴 기능 및 물리적 복제 방지 기능을 갖는 분리된 이중 게이트 트랜지스터에 관한 것이다.
4차 산업혁명에 따른 인공지능(Artificial Intelligence; AI), 자율주행차, 빅데이터, 증강/가상 현실(Augmented Reality/Virtual Reality; AR/VR), 사물인터넷(Internet of Things; IoT), 스마트폰, 스마트 가전들의 관련 산업의 급격한 수요증가로 인해 반도체산업의 중요성과 시장이 점점 커지고 있다. 이 때, 정보통신기술(Information and Communications Technology; ICT)을 기반으로 한 4차 산업혁명은 모든 소자의 디지털화 및 상호연결과 더불어 방대한 데이터 처리가 요구된다.
또한, 초연결, 초지능, 초융합을 지향하는 4차 산업혁명의 핵심 인프라인 5G 또는 6G는 타 산업과 융합되어 신규 서비스의 출현, 통신 소자의 다양화, 소자 간의 연결 급증 등 통신 환경의 변화를 초래하고 있다. 특히, 인간 중심의 네트워크로 구성된 기존 이동통신과 달리 사물의 연결을 기반으로 막대한 수의 단말기 사용이 필수적인 IoT 산업은 5G 또는 6G의 초연결성을 활용하여 획기적인 발전이 예상되고 있다.
이러한 초연결, 초지능, 초융합을 지향하는 5G 또는 6G 기반의 4차 산업혁명은 IoT 산업의 발전을 이끌어 왔으나, IoT 서비스가 스마트 홈, 스마트 의료, 스마트 카와 같이 일상생활로 점점 확산이 되면서 해킹과 같은 공격이 사이버 세계에 머물지 않고 현실 세계에서 인간의 생명과 재산을 위협할 수 있다는 문제에 직면하게 되었다. 더불어, IoT 소자의 기능과 종류가 다양화됨에 따라 보안 강화의 중요성이 증대되고 있다.
한편, 보안 기능이 내재된 집적회로(Integrated Circuit; IC) 칩의 대표적인 하드웨어는 물리적 복제 방지 기능(Physically Unclonable Function; PUF), 난수 발생기(Random Number Generator; RNG) 또는 암호화 모듈(Cryptographic module)의 구조를 가질 수 있다. 이 중, PUF는 동일한 제조 공정에서 생산되는 반도체의 고유한 미세구조 차이를 이용해 물리적으로 복제가 불가능한 보안키를 생성하는 기술이다. 이는 일종의 지문과 같은 고유 정보를 담고 있으며, 고유한 보안키 값은 외부에서 탐지되지 않는 특성을 구비해야 한다. 이러한 PUF는 소프트웨어(SW) 기반 보안 솔루션이 가지는 근원적 한계를 극복함과 동시에 IoT 기기들에 저비용으로 손쉽게 적용이 가능하다는 장점을 가지고 있어 크게 주목 받고 있다.
이상적인 PUF를 구현하기 위해서는 크게 두 가지 특성을 지녀야 한다. 첫 번째로, 입력(Challenge)에 대한 출력(Response) 값을 쉽게 평가할 수 있어야 하되, 예측하기는 힘들어야 한다. 이는 만들어진 PUF 소자(이하, PUF 소자는 물리적 복제 방지 기능을 갖는 소자를 의미함)의 읽기 동작을 용이하게 해줌과 동시에 외부의 예측 등으로부터 안전한 보안성을 확보해야 함을 의미한다. 두 번째로, 제작하기는 쉬워야 하지만 이를 복제하기는 어려워야 한다. 제작 용이성은 집적회로에 집적될 수 있는 PUF 소자들의 생산성을 증대시키며, 비용을 절감하게 하는 매우 중요한 특성이다. 다만, 제작 용이성을 확보하는 도중에 이를 복제하기 쉬워진다면 PUF의 보안성이 훼손될 수 있기 때문에 복제 불가능성은 여전히 지켜져야 하는 부분이다.
설명된 두 가지 특성뿐만 아니라, 제작된 PUF 소자는 균일성(Uniformity), 유일성(Uniqueness: inter-chip Hamming Distance; HDinter) 및 신뢰성(Reliability: intra-chip Hamming Distance; HDintra)이라는 세 가지 특성을 구비해야 한다. 먼저, 균일성은 PUF 배열(key) 내에 '0'과 '1' 비트를 가지는 셀(cell)의 비율이 균일한지 평가하는 특성으로 이 비율이 50 %에 가까울수록 외부 환경에 관계없이 균일한 출력을 가지는 PUF 소자의 제작이 가능하다. 두 번째로, 유일성은 두 PUF 배열(key) 사이에 독립적으로 인과 관계가 없는 비트 값을 가지는지 평가하는 지표로 칩 간 해밍거리(inter-chip Hamming Distance; HDinter)로 표현 가능하다. 칩 간 해밍 거리는 동일한 입력이 두 PUF 소자들에 적용될 때 다른 PUF 배열(key) 간의 임의성을 측정하는 것으로 이상적인 PUF 소자의 경우 50%에 가까운 값이 확보되어야 한다. 마지막으로, 신뢰성은 PUF 배열이 가지는 고유한 비트가 시간 혹은 외부 환경 변화에 따라 일정하게 유지하는지를 나타내는 값으로 칩 내 해밍거리(intra-chip Hamming Distance; HDintra)로 나타낸다. 칩 내 해밍거리는 외부 환경 및 시간에 따라 변화가 없을 수록 0%에 가까워져 이상적인 경우 0 %의 값을 가진다.
한편, 금속 산화막 반도체 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effective Transistor; MOSFET)는 1960년 미국 벨 연구소에서 처음 개발된 이래로 모든 실리콘 집적 회로의 기본요소로 자리 매김 하였다. 이러한 발전과정에서 대량 생산을 위해 소자 소형화가 지속되었고, 지속되는 소형화에 따른 단채널효과(short-channel effects; SCEs) 등의 문제점이 발생하였다. 이를 해결하기 위해 게이트가 채널의 두 면을 감싸는 더블 게이트(Double-gate) 구조, 게이트가 채널의 삼면을 감싸는 트리 게이트(Tri-gate) 구조 등과 같은 멀티 게이트(Multiple-gate) 형태로 진화되어 왔다.
하지만, 지속적인 소자 소형화에 따라 공정 산포(Process variation)가 점차 커지게 되었고, 이는 제작되는 소자간 전기적 특성 불균일성 내지는 불일치를 야기해 왔다. MOSFET 제작 과정에서 공정 산포를 유발하는 대표적인 원인으로는 불순물 분포변동(Random Dopant Fluctuation; RDF), 게이트 절연막 두께 산포, 3차원 구조의 경우 선 가장자리 거칠기(Line Edge Roughness; LER), 채널의 물리적 두께 또는 폭 그리고 다결정 물질의 경우 그레인 크기 및 격자 방향 산포 효과 등이 있다. 위에서 언급했듯이 무작위적으로 유발되는 산포들이 MOSFET 제작 과정에서 자연스럽게 발생하며 양산적 측면에서는 수율 저하 등의 문제를 일으키지만, PUF 관점에서는 물리적 복제 가능성을 크게 줄여 유리한 측면이 있다.
MOSFET 기반 PUF 소자의 경우 2-단자 기반 RRAM(Resistive Random Access Memory), PCRAM(Phase-Change Random Access Memory) 등을 활용한 PUF 소자와 달리 기존 집적회로와의 호환성이 있어 제작이 용이하고, 임계 전압(Threshold voltage, VT), 동작 전류(On current, Ion), 누설 전류(Off current, Ioff) 등 다양한 전기적 요소들을 통해 쉽게 평가 가능하다는 장점을 가지고 있다.
이에, 4차 산업혁명에서 증대되고 있는 보안 강화의 중요성을 충족시키고자, 멀티 레벨 셀 특성을 확보하여 PUF를 구현함으로써 집적도 면에서의 단점을 보완한 MOSFET 소자에 대한 기술이 제안될 필요가 있다.
일 실시예들은, 서로 분리된 게이트 영역들에 전압이 인가될 때 나타나는 전기적 특성으로 물리적 복제 방지 기능을 구현하는, 분리된 이중 게이트 트랜지스터를 제안하고자 한다.
특히, 일 실시예들은 서로 분리된 게이트 영역들에 전압이 인가될 때 나타나는 전기적 특성으로 물리적 복제 방지 기능을 구현함에 있어 멀티 레벨 셀 특성을 확보하는, 분리된 이중 게이트 트랜지스터를 제안하고자 한다.
다만, 일 실시예들이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것은 아니며, 설명되는 예시들의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
일 실시예에 따르면, 분리된 이중 게이트 트랜지스터는, 반도체 기판; 상기 반도체 기판 상에 형성되는 나노선 채널; 상기 나노선 채널의 양단에 형성되는 소스 영역 및 드레인 영역; 상기 나노선 채널의 양측에 상기 소스 영역 및 상기 드레인 영역과 접촉하지 않도록 형성되는 제1 게이트 영역 및 제2 게이트 영역; 및 상기 제1 게이트 영역 및 상기 제2 게이트 영역 각각과 상기 나노선 채널 사이에 형성되는 게이트 절연막을 포함하고, 상기 분리된 이중 게이트 트랜지스터는, 상기 나노선 채널로의 전압 인가, 상기 게이트 절연막으로의 전압 인가 또는 상기 소스 영역 및 상기 드레인 영역과 상기 반도체 기판 사이에서의 전압 인가를 통해 자가파괴 기능을 갖는 것을 특징으로 한다.
일측에 따르면, 상기 분리된 이중 게이트 트랜지스터는, 상기 나노선 채널로의 전압 인가로 발생하는 줄 열(Joule heat)에 기반하는 자가파괴 기능을 갖는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 분리된 이중 게이트 트랜지스터는, 상기 게이트 절연막으로의 전압 인가로 발생하는 게이트 절연막 파괴(Gate dielectric breakdown)에 기반하는 자가파괴 기능을 갖는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 분리된 이중 게이트 트랜지스터는, 상기 소스 영역 및 상기 드레인 영역과 상기 반도체 기판 사이에서의 전압 인가로 발생하는 접합부 파괴(Junction breakdown)에 기반하는 자가파괴 기능을 갖는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 분리된 이중 게이트 트랜지스터는, 상기 제1 게이트 영역 및 상기 제2 게이트 영역에 동시에 전압이 인가될 때 나타나는 전기적 특성의 크기에 따라 구분되는 첫 번째 자리 비트와, 상기 제1 게이트 영역 및 상기 제2 게이트 영역 각각에 따로 전압이 인가될 때 나타나는 상기 제1 게이트 영역 및 상기 제2 게이트 영역 사이에서의 전기적 특성의 차이에 따라 구분되는 두 번째 자리 비트가 조합되어 멀티 레벨 셀 특성이 확보된, 물리적 복제 방지 기능(PUF; Physically Unclonable Function)을 갖는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 분리된 이중 게이트 트랜지스터는, 상기 제1 게이트 영역 및 상기 제2 게이트 영역에 동시에 인가되는 전압 또는 상기 제1 게이트 영역 및 상기 제2 게이트 영역 각각에 따로 인가되는 전압 중 적어도 하나의 전압이 조절됨에 따라, 2비트 이상의 멀티 레벨 셀 특성을 확보하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 분리된 이중 게이트 트랜지스터는, 외부 보안 공격을 감지하는 감지 회로와 연결되어, 상기 감지 회로의 제어에 따라 상기 자가파괴 기능을 활성화 또는 비활성화 하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 감지 회로는, 부채널 공격(Side channel attack), 전자기 복사 분석(Electromagnetic radiation analysis) 또는 물리적 복제 공격(Physical cloning attack) 중 적어도 하나를 포함하는 상기 외부 보안 공격을 감지되는 경우, 상기 자가파괴 기능을 활성화하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 분리된 이중 게이트 트랜지스터는, 매립된 산화물(Buried oxide), 매립된 n-웰(Buried n-well), 매립된 p-웰(Buried p-well), 매립된 SiC(Buried SiC) 또는 매립된 SiGe(Buried SiGe) 중 적어도 어느 하나로 형성되는 매립 절연막을 더 포함하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 반도체 기판은, 실리콘, 실리콘 게르마늄, 인장 실리콘, 인장 실리콘 게르마늄 또는 실리콘 카바이드 중 적어도 어느 하나로 형성되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 반도체 기판은, 백 게이트(Back gate)로 동작 가능한 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 나노선 채널은, 실리콘, 실리콘 게르마늄, 인장 실리콘, 인장 실리콘 게르마늄, 절연층 매몰 실리콘, 실리콘 카바이드 또는 3-5족 화합물 반도체 중 적어도 어느 하나로 형성되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 소스 영역 및 상기 드레인 영역은, 상기 나노선 채널을 형성하는 반도체 물질에 불순물 이온이 주입된 형태로 형성되거나, Al, W, Ti, Co, Ni, Er 또는 Pt 중 적어도 어느 하나를 포함하는 실리사이드 합금으로 형성되거나, Au, Al, Ag, Mg, Ca, Yb, Cs-ITO, Ti, Cr 또는 Ni 중 적어도 어느 하나를 포함하는 금속으로 형성되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, p형 실리콘 또는 n형 실리콘으로 형성되는 상기 소스 영역 및 상기 드레인 영역은, 확산(Diffusion), 고상 확산(Solid-phase diffusion), 에피택셜 성장(Epitaxial growth), 선택적 에피택셜 성장(Epitaxial growth), 이온 주입(Ion implantation) 또는 후속 열처리 중 적어도 어느 하나 이상의 방식으로 형성되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 제1 게이트 영역 및 상기 제2 게이트 영역은, n형 폴리 실리콘, p형 폴리 실리콘, 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 은(Ag), 질화티타늄(TiN) 또는 질화탄탈륨(TaN) 중 적어도 어느 하나로 형성되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 게이트 절연막은, 산화막(Silicon oxide), 질화막(Silicon nitride), 산화질화막(Silicon oxynitride), 산화 알루미늄(Aluminum oxide), 산화 하프늄(Hafnium oxide), 산화질화 하프늄(Hafnium Oxynitride), 산화 아연(Zinc oxide), 산화 지르코늄(Zirconium oxide), 고분자 절연막(Polymer dielectric) 또는 산화하프늄지르코늄(HZO) 중 적어도 어느 하나로 형성되거나, 공기로 차 있는 상태(Air ambient)로 형성되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 분리된 이중 게이트 트랜지스터는, 반도체 기판; 상기 반도체 기판 상에 형성되는 나노선 채널; 상기 나노선 채널의 양단에 형성되는 소스 영역 및 드레인 영역; 상기 나노선 채널의 양측에 상기 소스 영역 및 상기 드레인 영역과 접촉하지 않도록 형성되는 제1 게이트 영역 및 제2 게이트 영역; 및 상기 제1 게이트 영역 및 상기 제2 게이트 영역 각각과 상기 나노선 채널 사이에 형성되는 게이트 절연막을 포함하고, 상기 제1 게이트 영역 및 상기 제2 게이트 영역에 동시에 전압이 인가될 때 나타나는 전기적 특성의 크기에 따라 구분되는 첫 번째 자리 비트와, 상기 제1 게이트 영역 및 상기 제2 게이트 영역 각각에 따로 전압이 인가될 때 나타나는 상기 제1 게이트 영역 및 상기 제2 게이트 영역 사이에서의 전기적 특성의 차이에 따라 구분되는 두 번째 자리 비트가 조합되어 멀티 레벨 셀 특성이 확보된, 물리적 복제 방지 기능(PUF; Physically Unclonable Function)을 갖는 것을 특징으로 한다.
일 실시예에 따르면, 자가파괴 기능을 갖는 분리된 이중 게이트 트랜지스터 기반의 시스템은, 상기 분리된 이중 게이트 트랜지스터; 및 상기 분리된 이중 게이트 트랜지스터와 연결된 채 상기 분리된 이중 게이트 트랜지스터에 대한 외부 보안 공격을 감지하고, 상기 감지 결과에 따라 상기 분리된 이중 게이트 트랜지스터를 제어하는 감지 회로를 포함하고, 상기 분리된 이중 게이트 트랜지스터는, 반도체 기판; 상기 반도체 기판 상에 형성되는 나노선 채널; 상기 나노선 채널의 양단에 형성되는 소스 영역 및 드레인 영역; 상기 나노선 채널의 양측에 상기 소스 영역 및 상기 드레인 영역과 접촉하지 않도록 형성되는 제1 게이트 영역 및 제2 게이트 영역; 및 상기 제1 게이트 영역 및 상기 제2 게이트 영역 각각과 상기 나노선 채널 사이에 형성되는 게이트 절연막을 포함하며, 상기 나노선 채널로의 전압 인가, 상기 게이트 절연막으로의 전압 인가 또는 상기 소스 영역 및 상기 드레인 영역과 상기 반도체 기판 사이에서의 전압 인가를 통해 자가파괴 기능을 갖는 것을 특징으로 하고, 상기 감지 회로는, 상기 감지 결과에 따라 상기 분리된 이중 게이트 트랜지스터의 상기 자가파괴 기능을 활성화 또는 비활성화 하는 것을 특징으로 한다.
일 실시예들은, 서로 분리된 게이트 영역들에 전압이 인가될 때 나타나는 전기적 특성으로 물리적 복제 방지 기능을 구현하는, 분리된 이중 게이트 트랜지스터를 제안할 수 있다.
특히, 일 실시예들은 서로 분리된 게이트 영역들에 전압이 인가될 때 나타나는 전기적 특성으로 물리적 복제 방지 기능을 구현함에 있어 멀티 레벨 셀 특성을 확보하는, 분리된 이중 게이트 트랜지스터를 제안할 수 있다.
일 실시예에 따른 분리된 이중 게이트 트랜지스터는 이미 기술의 성숙도가 확보된 CMOS 기술을 기반으로 구현될 수 있는 바, 집적화 및 신뢰성 측면에서 큰 장점을 갖고 있는 CMOS의 미세화 공정을 통해 칩 집적도를 개선하고 하드웨어 기반 보안성도 향상시킬 수 있다.
일 실시예들은 상기 효과들로 한정되는 것이 아니며, 설명되는 예시들의 기술적 사상 및 기술 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1a는 일 실시예에 따른 분리된 이중 게이트 트랜지스터를 나타낸 사시도이다.
도 1b는 도 1a에 도시된 분리된 이중 게이트 트랜지스터를 나타낸 평면도이다.
도 1c는 도 1a에 도시된 분리된 이중 게이트 트랜지스터를 촬영한 주사전자현미경(SEM) 사진이다.
도 1d는 도 1a에 도시된 분리된 이중 게이트 트랜지스터를 나타낸 측면 단면도이다.
도 2a는 다른 일 실시예에 따른 분리된 이중 게이트 트랜지스터를 나타낸 사시도이다.
도 2b는 도 2a에 도시된 분리된 이중 게이트 트랜지스터를 나타낸 측면 단면도이다.
도 3a는 일 실시예에 따른 분리된 이중 게이트 트랜지스터의 멀티 레벨 셀 특성을 설명하기 위한 도면이다.
도 3b는 일 실시예에 따른 분리된 이중 게이트 트랜지스터의 멀티 레벨 셀 특성에 따라 읽기 동작을 통해 2비트가 구분되는 것을 설명하기 위한 도면이다.
도 4는 일 실시예에 따른 분리된 이중 게이트 트랜지스터의 배열로부터 2비트 비트맵으로의 전환을 설명하기 위한 도면이다.
도 5a 내지 5b는 일 실시예에 따른 분리된 이중 게이트 트랜지스터의 물리적 복제 방지 기능의 보안 특성의 측정 결과를 설명하기 위한 도면이다.
도 6은 일 실시예에 따른 분리된 이중 게이트 트랜지스터의 자가파괴 기능이 활성화되는 과정을 나타낸 플로우 차트이다.
도 7은 일 실시예에 따른 분리된 이중 게이트 트랜지스터의 자가파괴 기능이 활성화됨에 따른 결과를 설명하기 위한 도면이다.
도 1b는 도 1a에 도시된 분리된 이중 게이트 트랜지스터를 나타낸 평면도이다.
도 1c는 도 1a에 도시된 분리된 이중 게이트 트랜지스터를 촬영한 주사전자현미경(SEM) 사진이다.
도 1d는 도 1a에 도시된 분리된 이중 게이트 트랜지스터를 나타낸 측면 단면도이다.
도 2a는 다른 일 실시예에 따른 분리된 이중 게이트 트랜지스터를 나타낸 사시도이다.
도 2b는 도 2a에 도시된 분리된 이중 게이트 트랜지스터를 나타낸 측면 단면도이다.
도 3a는 일 실시예에 따른 분리된 이중 게이트 트랜지스터의 멀티 레벨 셀 특성을 설명하기 위한 도면이다.
도 3b는 일 실시예에 따른 분리된 이중 게이트 트랜지스터의 멀티 레벨 셀 특성에 따라 읽기 동작을 통해 2비트가 구분되는 것을 설명하기 위한 도면이다.
도 4는 일 실시예에 따른 분리된 이중 게이트 트랜지스터의 배열로부터 2비트 비트맵으로의 전환을 설명하기 위한 도면이다.
도 5a 내지 5b는 일 실시예에 따른 분리된 이중 게이트 트랜지스터의 물리적 복제 방지 기능의 보안 특성의 측정 결과를 설명하기 위한 도면이다.
도 6은 일 실시예에 따른 분리된 이중 게이트 트랜지스터의 자가파괴 기능이 활성화되는 과정을 나타낸 플로우 차트이다.
도 7은 일 실시예에 따른 분리된 이중 게이트 트랜지스터의 자가파괴 기능이 활성화됨에 따른 결과를 설명하기 위한 도면이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1a는 일 실시예에 따른 분리된 이중 게이트 트랜지스터를 나타낸 사시도이고, 도 1b는 도 1a에 도시된 분리된 이중 게이트 트랜지스터를 나타낸 평면도이며, 도 1c는 도 1a에 도시된 분리된 이중 게이트 트랜지스터를 촬영한 주사전자현미경(SEM) 사진이고, 도 1d는 도 1a에 도시된 분리된 이중 게이트 트랜지스터를 나타낸 측면 단면도이다.
도 1a 내지 1d를 참조하면, 일 실시예에 따른 분리된 이중 게이트 트랜지스터(100)는 반도체 기판(110), 나노선(Nanowire) 채널(120), 소스 영역(130) 및 드레인 영역(140), 제1 게이트 영역(150) 및 제2 게이트 영역(160)과, 게이트 절연막(170)을 포함할 수 있다.
반도체 기판(110)은, 단결정 반도체 기판으로서 실리콘, 실리콘 게르마늄(SiGe), 인장 실리콘(Strained Si), 인장 실리콘 게르마늄(Strained SiGe) 또는 실리콘 카바이드(SiC) 중 적어도 어느 하나로 형성될 수 있다.
이러한 반도체 기판(110)은 전압 바이어스를 가하는 백 게이트(Back gate)로 동작 가능할 수 있다.
나노선 채널(120)은, 반도체 기판(110) 상에 단결정 실리콘(Single crystalline silicon), 다결정 실리콘(Poly-crystalline silicon), 실리콘 게르마늄, 인장 실리콘, 인장 실리콘 게르마늄, 절연층 매몰 실리콘(Silicon-On-Insulator, SOI), 실리콘 카바이드(SiC) 또는 에너지 밴드갭이 서로 다른 3-5족 화합물 반도체 조합 중 어느 하나로 형성될 수 있다. 나노선 채널(120)은 설명된 예시의 물질들로 형성되는 것으로 제한되거나 한정되지 않고, 불순물 분포변동 효과(Random Dopant Fluctuation; RDF)를 유발하거나, 그레인 크기 및 격자 방향에 의한 산포 효과(다결정 물질의 경우)를 유발할 수 있는 물질로 형성될 수 있다.
소스 영역(130) 및 드레인 영역(140)은, 나노선 채널(120)의 양단에 형성될 수 있다. 이 때, 소스 영역(130) 및 드레인 영역(140)은 나노선 채널(120)을 형성하는 반도체 물질에 불순물 이온이 주입된 형태로 형성되거나, Al, W, Ti, Co, Ni, Er 또는 Pt 중 적어도 어느 하나를 포함하는 실리사이드 합금으로 형성되거나, Au, Al, Ag, Mg, Ca, Yb, Cs-ITO, Ti, Cr 또는 Ni 중 적어도 어느 하나를 포함하는 금속으로 형성될 수 있다.
예를 들어, 소스 영역(130) 및 드레인 영역(140)은 p형 실리콘 또는 n형 실리콘으로 형성될 수 있으며, 이러한 경우 소스 영역(130) 및 드레인 영역(140)은 나노선 채널(120)의 이온 타입과 반대되는 타입을 갖게 될 수 있다. 보다 구체적인 예를 들면, 나노선 채널(120)이 p형인 경우 소스 영역(130) 및 드레인 영역(140)이 n형일 수 있으며, 나노선 채널(120)이 n형인 경우 소스 영역(130) 및 드레인 영역(140)은 p형일 수 있다.
또한, 소스 영역(130) 및 드레인 영역(140)이 p형 실리콘 또는 n형 실리콘으로 형성되는 경우, 소스 영역(130) 및 드레인 영역(140)은 확산(Diffusion), 고상 확산(Solid-phase diffusion), 에피택셜 성장(Epitaxial growth), 선택적 에피택셜 성장(Epitaxial growth), 이온 주입(Ion implantation) 또는 후속 열처리 중 적어도 어느 하나 이상의 방식으로 형성될 수 있다.
이와 같은 소스 영역(130) 및 드레인 영역(140)은 그 사이에 전압이 인가되는 경우, 줄 열(Joule heat)이 발생하여 자가파괴 기능이 구현될 수 있다. 이하, 소스 영역(130) 및 드레인 영역(140) 사이에 전압이 인가된다는 것은, 소스 영역(130) 및 드레인 영역(140)이 양단에 형성된 나노선 채널(120)로 전압이 인가되는 것을 의미한다.
또한, 소스 영역(130) 및 드레인 영역(140)과 반도체 기판(110) 사이에 전압이 인가되는 경우, 접합부 파괴(Junction breakdown)가 발생하여 자가파괴 기능이 구현될 수 있다.
제1 게이트 영역(150) 및 제2 게이트 영역(160)은, 나노선 채널(120)의 양측에 소스 영역(130) 및 드레인 영역(140)과 접촉하지 않도록 형성될 수 있다. 이에, 제1 게이트 영역(150) 및 제2 게이트 영역(160)은 서로 분리된 구조를 보이는 바, 제1 게이트 영역(150) 및 제2 게이트 영역(160)을 포함하는 본 소자는 분리된 이중 게이트 트랜지스터(100)로 명명될 수 있다.
분리된 제1 게이트 영역(150) 및 제2 게이트 영역(160)은 n형 폴리 실리콘, p형 폴리 실리콘, 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 은(Ag), 질화티타늄(TiN) 또는 질화탄탈륨(TaN) 중 적어도 어느 하나로 형성될 수 있다.
게이트 절연막(170)은, 제1 게이트 영역(150) 및 제2 게이트 영역(160) 각각과 나노선 채널(120) 사이에 형성되어, 제1 게이트 영역(150) 및 제2 게이트 영역(160) 각각과 나노선 채널(120) 사이를 절연할 수 있다. 이를 위해, 게이트 절연막(170)은 산화막(Silicon oxide), 질화막(Silicon nitride), 산화질화막(Silicon oxynitride), 산화 알루미늄(Aluminum oxide), 산화 하프늄(Hafnium oxide), 산화질화 하프늄(Hafnium Oxynitride), 산화 아연(Zinc oxide), 산화 지르코늄(Zirconium oxide), 고분자 절연막(Polymer dielectric) 또는 산화하프늄지르코늄(HZO) 중 적어도 어느 하나로 형성되거나, 공기로 차 있는 상태(Air ambient)로 형성될 수 있다.
이와 같은 게이트 절연막(170)은 전압이 인가되는 경우, 게이트 절연막 파괴(Gate dielectric breakdown)이 발생하여 자가파괴 기능이 구현될 수 있다. 이하, 게이트 절연막(170)으로의 전압이 인가된다는 것은, 게이트 절연막(170)을 사이에 두는 제1 게이트 영역(150) 및 제2 게이트 영역(160) 사이에 전압이 인가되는 것을 의미한다.
소스 영역(130) 및 드레인 영역(140)은 그 사이에 전압이 인가되는 경우, 줄 열(Joule heat)이 발생하여 자가파괴 기능이 구현될 수 있다. 이하, 소스 영역(130) 및 드레인 영역(140) 사이에 전압이 인가된다는 것은, 소스 영역(130) 및 드레인 영역(140)이 양단에 형성된 나노선 채널(120)로 전압이 인가되는 것을 의미한다.
이상 설명된 구조의 분리된 이중 게이트 트랜지스터(100)는, 나노선 채널(120)로의 전압 인가, 게이트 절연막(170)으로의 전압 인가 또는 소스 영역(130) 및 드레인 영역(140)과 반도체 기판(110) 사이에서의 전압 인가를 통해 자가파괴 기능을 갖는 것을 특징으로 할 수 있다.
예를 들어, 설명된 바와 같이 분리된 이중 게이트 트랜지스터(100)는, 나노선 채널(120)로의 전압 인가로 발생하는 줄 열(Joule heat)에 기반하는 자가파괴 기능을 구현할 수 있다.
다른 예를 들면, 설명된 바와 같이 분리된 이중 게이트 트랜지스터(100)는, 게이트 절연막(170)으로의 전압 인가로 발생하는 게이트 절연막 파괴에 기반하는 자가파괴 기능을 구현할 수 있다.
또 다른 예를 들면, 설명된 바와 같이 분리된 이중 게이트 트랜지스터(100)는, 소스 영역(130) 및 드레인 영역(140)과 반도체 기판(110) 사이에서의 전압 인가로 발생하는 접합부 파괴에 기반하는 자가파괴 기능을 구현할 수 있다.
이와 같은 자가파괴 기능은, 분리된 이중 게이트 트랜지스터(100)와 연결된 감지 회로(미도시)의 제어에 따라 활성화 또는 비활성화될 수 있다. 일례로, 감지 회로는 부채널 공격(Side channel attack), 전자기 복사 분석(Electromagnetic radiation analysis) 또는 물리적 복제 공격(Physical cloning attack) 중 적어도 하나를 포함하는 외부 보안 공격을 감지함으로써, 설명된 외부 보안 공격이 감지되는 경우 분리된 이중 게이트 트랜지스터(100)의 자가파괴 기능을 활성화할 수 있다. 이에 대한 상세한 설명은 도 6 내지 7을 참조하여 기재하기로 한다.
이에, 설명된 구조의 분리된 이중 게이트 트랜지스터(100) 및 감지 회로로 하나의 시스템(자가파괴 기능을 갖는 분리된 이중 게이트 트랜지스터 기반의 시스템)이 구현될 수 있다. 또한, 상기 시스템은 설명된 구성요소들뿐만 아니라, 분리된 이중 게이트 트랜지스터(100)에 대한 읽기 동작 및 자가파괴 동작을 수행하기 위한 추가적인 구성요소들(예컨대, 저항, 축전기, 다른 트랜지스터 및 인버터)을 더 포함할 수 있다.
특히, 분리된 이중 게이트 트랜지스터(100)는 서로 분리된 게이트 영역들(제1 게이트 영역(150) 및 제2 게이트 영역(160)에 전압이 인가될 때 나타나는 전기적 특성으로 물리적 복제 방지 기능을 구현할 수 있다. 보다 상세하게, 분리된 이중 게이트 트랜지스터(100)는 제조 공정 중 발생하는 다양한 산포(예컨대, 불순물 분포변동(random dopant fluctuation; RDF), 게이트 절연막 두께 산포, 선 가장자리 거칠기(Line edge roughness; LER), 다결정 물질의 경우 그레인 크기 및 격자 방향 산포 등)에 의한 효과에 다른 전기적 특성으로 물리적 복제 방지 기능을 구현할 수 있다.
따라서, 분리된 이중 게이트 트랜지스터(100)는, 제1 게이트 영역(150) 및 제2 게이트 영역(160)에 동시에 전압이 인가될 때 나타나는 전기적 특성의 크기에 따라 구분되는 첫 번째 자리 비트와, 제1 게이트 영역(150) 및 제2 게이트 영역(160) 각각에 따로 전압이 인가될 때 나타나는 제1 게이트 영역(150) 및 제2 게이트 영역(160) 사이에서의 전기적 특성의 차이에 따라 구분되는 두 번째 자리 비트가 조합되어 멀티 레벨 셀 특성이 확보된, 물리적 복제 방지 기능을 구현할 수 있다. 이에 대한 상세한 설명은 아래의 도 3a 내지 3b, 4, 5a 내지 5b를 참조하여 기재하기로 한다.
또한, 분리된 이중 게이트 트랜지스터(100)는, 제1 게이트 영역(150) 및 제2 게이트 영역(160)에 동시에 인가되는 전압 또는 제1 게이트 영역(150) 및 제2 게이트 영역(160) 각각에 따로 인가되는 전압 중 적어도 하나의 전압이 조절됨에 따라, 2비트 이상의 다중 비트를 구현하여 멀티 레벨 셀 특성을 확보할 수도 있다.
이상, 분리된 이중 게이트 트랜지스터(100)가 벌크 채널 구조로 제조된 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 부유 채널 구조로 제조될 수도 있다. 이에 대한 상세한 설명은 아래의 도 2a 내지 2b를 참조하여 기재하기로 한다.
도 2a는 다른 일 실시예에 따른 분리된 이중 게이트 트랜지스터를 나타낸 사시도이고, 도 2b는 도 2a에 도시된 분리된 이중 게이트 트랜지스터를 나타낸 측면 단면도이다.
도 2a 내지 2b를 참조하면, 다른 일 실시예에 따른 분리된 이중 게이트 트랜지스터(100)는, 도 1a 내지 1d를 참조하여 설명된 분리된 이중 게이트 트랜지스터와 동일한 구성요소들을 포함함으로써 동일한 기능을 가지나, 벌크 채널 구조가 아닌 부유 채널 구조를 갖는다는 점에서 차이가 있다.
보다 상세하게, 분리된 이중 게이트 트랜지스터(100)는 반도체 기판(110)의 상부에 형성되는 매립 절연막(180)에 의해 나노선 채널(120)이 부유하는 부유 채널 구조를 가질 수 있다.
여기서, 매립 절연막(180)은 반도체 기판(100)의 상부와 나노선 채널(120), 소스 영역(130) 및 드레인 영역(140), 제1 게이트 영역(150) 및 제2 게이트 영역(160), 게이트 절연막(170)의 하부 사이에서, 매립된 산화물(Buried oxide), 매립된 n-웰(Buried n-well), 매립된 p-웰(Buried p-well), 매립된 SiC(Buried SiC) 또는 매립된 SiGe(Buried SiGe) 중 적어도 어느 하나로 형성될 수 있다.
도 3a는 일 실시예에 따른 분리된 이중 게이트 트랜지스터의 멀티 레벨 셀 특성을 설명하기 위한 도면이고, 도 3b는 일 실시예에 따른 분리된 이중 게이트 트랜지스터의 멀티 레벨 셀 특성에 따라 읽기 동작을 통해 2비트가 구분되는 것을 설명하기 위한 도면이다.
도 3a를 참조하면, 분리된 이중 게이트 트랜지스터에서 제1 게이트 영역 및 제2 게이트 영역에 동시에 전압이 인가될 때 분리된 이중 게이트 트랜지스터의 배열(Key)은 그 내부에서 셀(Cell) 별 전기적 특성 산포로 인해 불균일 성을 갖게 되어 첫 번째 자리 비트를 구분하고(310)(예컨대, '0x'와 '1x'로 구분), 제1 게이트 영역 및 제2 게이트 영역 각각에 따로 전압이 인가될 때 셀 내에서 제1 게이트 영역과 제2 게이트 영역 각각에서의 전기적 특성 차이를 통해 두 번째 자리 비트를 구분할 수 있다(320)(예컨대, '00', '01', '10', '11'로 구분). 이에, 첫 번째 자리 비트와 두 번째 자리 비트가 조합되어 '00', '01', '10', '11'의 멀티 레벨 셀 특성이 확보될 수 있다. 즉, 이진 비트맵(330)으로 구성된 셀이 2배로 확장된 키 크기(Key size)를 갖는 이중 이진 비트맵(340)으로 확장될 수 있다.
설명된 바와 같이 멀티 레벨 셀 특성이 확보됨에 따라, 도 3b와 같이 제1 게이트 영역 및 제2 게이트 영역에 동시에 전압이 인가될 때 나타나는 전류 밀도에 의거하여 셀 별로 문턱전압이 차이가 나게 되고 이를 기준으로 첫 번째 자리 비트가 구분되며, 제1 게이트 영역 및 제2 게이트 영역 각각에 따로 전압이 인가될 때 전류 밀도가 다름이 확인되어 두 번째 자리 비트가 구분될 수 있다.
도 4는 일 실시예에 따른 분리된 이중 게이트 트랜지스터의 배열로부터 2비트 비트맵으로의 전환을 설명하기 위한 도면이다.
도 4를 참조하면, (2*16)의 구조를 갖는 분리된 이중 게이트 트랜지스터의 배열(410)은, 전술된 멀티 레벨 특성이 확보됨에 따라 4진 비트를 갖게 되고 이중 2진 비트로 전환 시 (4*16)의 확장된 셀(420) 수를 갖게 될 수 있다.
이처럼 멀티 레벨 셀 특성이 확보된 분리된 이중 게이트 트랜지스터는, 물리적 복제방지기능을 갖는 동일 면적의 일반 트랜지스터에 비해 두 배의 확장된 비트 수를 가질 수 있다. 또한, 분리된 이중 게이트 트랜지스터는 제1 게이트 영역 및 제2 게이트 영역에 동시에 인가되는 전압 또는 제1 게이트 영역 및 제2 게이트 영역 각각에 따로 인가되는 전압 중 적어도 하나의 전압이 조절됨에 따라, 물리적 복제방지 기능을 갖는 동일 면적의 일반 트랜지스터에 비해 두 배 이상의 비트 수를 갖게 될 수도 있다.
그러나 이제 제한되거나 한정되지 않고, 분리된 이중 게이트 트랜지스터가 비트 수의 확장을 위하여 이용하는 전기적 특성으로는 임계 전압(Threshold Voltage; V th), 동작 전류(On current; I on) 또는 누설 전류(Off current; I off) 등의 전기적 특성이 더 포함될 수 있다.
도 5a 내지 5b는 일 실시예에 따른 분리된 이중 게이트 트랜지스터의 물리적 복제 방지 기능의 보안 특성의 측정 결과를 설명하기 위한 도면이다.
도 5a 및 도 5b를 참조하면, 분리된 이중 게이트 트랜지스터의 멀티 레벨 셀 기반 물리적 복제방지 기능은, 다양한 산포 유발 효과 중 다결정 실리콘 나노선 채널을 활용하여 그레인 크기 및 격자 방향 산포를 통해 큰 균일성, 유일성 및 신뢰성을 보장하고 있음을 나타내고 있다.
도 6은 일 실시예에 따른 분리된 이중 게이트 트랜지스터의 자가파괴 기능이 활성화되는 과정을 나타낸 플로우 차트이고, 도 7은 일 실시예에 따른 분리된 이중 게이트 트랜지스터의 자가파괴 기능이 활성화됨에 따른 결과를 설명하기 위한 도면이다.
도 6 내지 7을 참조하면, 자가파괴 기능을 갖는 분리된 이중 게이트 트랜지스터 기반의 시스템(이하, 시스템)에 포함되는 감지 회로는 단계(S610)에서, 외부 보안 공격을 감지할 수 있다.
그 결과 외부 보안 공격이 시도되고 있는 것으로 감지된다면, 감지 회로는 단계(S620)에서 분리된 이중 게이트 트랜지스터의 자가파괴 기능을 활성화하고, 이에 응답하여 분리된 이중 게이트 트랜지스터는 단계(S630)에서 자가파괴 기능을 실행할 수 있다.
여기서, 자가파괴 기능은 나노선 채널로의 전압 인가로 발생하는 줄 열(Joule heat)에 기반하거나, 게이트 절연막으로의 전압 인가로 발생하는 게이트 절연막 파괴에 기반하거나, 소스 영역 및 드레인 영역과 반도체 기판 사이에서의 전압 인가로 발생하는 접합부 파괴에 기반할 수 있다.
따라서, 분리된 이중 게이트 트랜지스터는 단계(S630)에서 나노선 채널로의 전압 인가로 줄 열을 발생시켜 나노선 채널을 파괴하는 자가파괴를 실행할 수 있다. 자가파괴가 실행된 결과, 측정으로 확인된 전압조건(18V)과 실리콘의 녹는점(
1400℃)으로 알려진 조건이 서로 부합되어 도 7의 하단 그래프와 같이 녹는점 근방에서 나노선 채널의 전류 밀도는 급격히 낮아짐을 보이고, 이는 나노선 채널이 도 7의 상단 SEM 사진과 같이 파괴되었음을 나타낸다.
다른 예를 들면, 분리된 이중 게이트 트랜지스터는 단계(S630)에서 게이트 절연막으로의 전압 인가로 게이트 절연막을 파괴하는 자가파괴를 실행할 수 있다.
또 다른 예를 들면, 분리된 이중 게이트 트랜지스터는 단계(S630)에서 영역 및 드레인 영역과 반도체 기판 사이에서의 전압 인가로 접합부를 파괴하는 자가파괴를 실행할 수도 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
Claims (18)
- 분리된 이중 게이트 트랜지스터에 있어서,
반도체 기판;
상기 반도체 기판 상에 형성되는 나노선 채널;
상기 나노선 채널의 양단에 형성되는 소스 영역 및 드레인 영역;
상기 나노선 채널의 양측에 상기 소스 영역 및 상기 드레인 영역과 접촉하지 않도록 형성되는 제1 게이트 영역 및 제2 게이트 영역; 및
상기 제1 게이트 영역 및 상기 제2 게이트 영역 각각과 상기 나노선 채널 사이에 형성되는 게이트 절연막
을 포함하고,
상기 분리된 이중 게이트 트랜지스터는,
상기 나노선 채널로의 전압 인가, 상기 게이트 절연막으로의 전압 인가 또는 상기 소스 영역 및 상기 드레인 영역과 상기 반도체 기판 사이에서의 전압 인가를 통해 자가파괴 기능을 갖는 것을 특징으로 하며,
상기 분리된 이중 게이트 트랜지스터는,
외부 보안 공격을 감지하는 감지 회로와 연결되어, 상기 감지 회로의 제어에 따라 상기 자가파괴 기능을 활성화 또는 비활성화 하는 것을 특징으로 하는 분리된 이중 게이트 트랜지스터. - 제1항에 있어서,
상기 분리된 이중 게이트 트랜지스터는,
상기 나노선 채널로의 전압 인가로 발생하는 줄 열(Joule heat)에 기반하는 자가파괴 기능을 갖는 것을 특징으로 하는 분리된 이중 게이트 트랜지스터. - 분리된 이중 게이트 트랜지스터에 있어서,
반도체 기판;
상기 반도체 기판 상에 형성되는 나노선 채널;
상기 나노선 채널의 양단에 형성되는 소스 영역 및 드레인 영역;
상기 나노선 채널의 양측에 상기 소스 영역 및 상기 드레인 영역과 접촉하지 않도록 형성되는 제1 게이트 영역 및 제2 게이트 영역; 및
상기 제1 게이트 영역 및 상기 제2 게이트 영역 각각과 상기 나노선 채널 사이에 형성되는 게이트 절연막
을 포함하고,
상기 분리된 이중 게이트 트랜지스터는,
상기 나노선 채널로의 전압 인가, 상기 게이트 절연막으로의 전압 인가 또는 상기 소스 영역 및 상기 드레인 영역과 상기 반도체 기판 사이에서의 전압 인가를 통해 자가파괴 기능을 갖는 것을 특징으로 하며,
상기 분리된 이중 게이트 트랜지스터는,
상기 게이트 절연막으로의 전압 인가로 발생하는 게이트 절연막 파괴(Gate dielectric breakdown)에 기반하는 자가파괴 기능을 갖는 것을 특징으로 하는 분리된 이중 게이트 트랜지스터. - 분리된 이중 게이트 트랜지스터에 있어서,
반도체 기판;
상기 반도체 기판 상에 형성되는 나노선 채널;
상기 나노선 채널의 양단에 형성되는 소스 영역 및 드레인 영역;
상기 나노선 채널의 양측에 상기 소스 영역 및 상기 드레인 영역과 접촉하지 않도록 형성되는 제1 게이트 영역 및 제2 게이트 영역; 및
상기 제1 게이트 영역 및 상기 제2 게이트 영역 각각과 상기 나노선 채널 사이에 형성되는 게이트 절연막
을 포함하고,
상기 분리된 이중 게이트 트랜지스터는,
상기 나노선 채널로의 전압 인가, 상기 게이트 절연막으로의 전압 인가 또는 상기 소스 영역 및 상기 드레인 영역과 상기 반도체 기판 사이에서의 전압 인가를 통해 자가파괴 기능을 갖는 것을 특징으로 하며,
상기 분리된 이중 게이트 트랜지스터는,
상기 소스 영역 및 상기 드레인 영역과 상기 반도체 기판 사이에서의 전압 인가로 발생하는 접합부 파괴(Junction breakdown)에 기반하는 자가파괴 기능을 갖는 것을 특징으로 하는 분리된 이중 게이트 트랜지스터. - 제1항에 있어서,
상기 분리된 이중 게이트 트랜지스터는,
상기 제1 게이트 영역 및 상기 제2 게이트 영역에 동시에 전압이 인가될 때 나타나는 전기적 특성의 크기에 따라 구분되는 첫 번째 자리 비트와, 상기 제1 게이트 영역 및 상기 제2 게이트 영역 각각에 따로 전압이 인가될 때 나타나는 상기 제1 게이트 영역 및 상기 제2 게이트 영역 사이에서의 전기적 특성의 차이에 따라 구분되는 두 번째 자리 비트가 조합되어 멀티 레벨 셀 특성이 확보된, 물리적 복제 방지 기능(PUF; Physically Unclonable Function)을 갖는 것을 특징으로 하는 분리된 이중 게이트 트랜지스터. - 제5항에 있어서,
상기 분리된 이중 게이트 트랜지스터는,
상기 제1 게이트 영역 및 상기 제2 게이트 영역에 동시에 인가되는 전압 또는 상기 제1 게이트 영역 및 상기 제2 게이트 영역 각각에 따로 인가되는 전압 중 적어도 하나의 전압이 조절됨에 따라, 2비트 이상의 멀티 레벨 셀 특성을 확보하는 것을 특징으로 하는 분리된 이중 게이트 트랜지스터. - 삭제
- 제1항에 있어서,
상기 감지 회로는,
부채널 공격(Side channel attack), 전자기 복사 분석(Electromagnetic radiation analysis) 또는 물리적 복제 공격(Physical cloning attack) 중 적어도 하나를 포함하는 상기 외부 보안 공격을 감지되는 경우, 상기 자가파괴 기능을 활성화하는 것을 특징으로 하는 분리된 이중 게이트 트랜지스터. - 제1항에 있어서,
상기 분리된 이중 게이트 트랜지스터는,
매립된 산화물(Buried oxide), 매립된 n-웰(Buried n-well), 매립된 p-웰(Buried p-well), 매립된 SiC(Buried SiC) 또는 매립된 SiGe(Buried SiGe) 중 적어도 어느 하나로 형성되는 매립 절연막
을 더 포함하는 것을 특징으로 하는 분리된 이중 게이트 트랜지스터. - 제1항에 있어서,
상기 반도체 기판은,
실리콘, 실리콘 게르마늄, 인장 실리콘, 인장 실리콘 게르마늄 또는 실리콘 카바이드 중 적어도 어느 하나로 형성되는 것을 특징으로 하는 분리된 이중 게이트 트랜지스터. - 제1항에 있어서,
상기 반도체 기판은,
백 게이트(Back gate)로 동작 가능한 것을 특징으로 하는 분리된 이중 게이트 트랜지스터. - 제1항에 있어서,
상기 나노선 채널은,
실리콘, 실리콘 게르마늄, 인장 실리콘, 인장 실리콘 게르마늄, 절연층 매몰 실리콘, 실리콘 카바이드 또는 3-5족 화합물 반도체 중 적어도 어느 하나로 형성되는 것을 특징으로 하는 분리된 이중 게이트 트랜지스터. - 제1항에 있어서,
상기 소스 영역 및 상기 드레인 영역은,
상기 나노선 채널을 형성하는 반도체 물질에 불순물 이온이 주입된 형태로 형성되거나, Al, W, Ti, Co, Ni, Er 또는 Pt 중 적어도 어느 하나를 포함하는 실리사이드 합금으로 형성되거나, Au, Al, Ag, Mg, Ca, Yb, Cs-ITO, Ti, Cr 또는 Ni 중 적어도 어느 하나를 포함하는 금속으로 형성되는 것을 특징으로 하는 분리된 이중 게이트 트랜지스터. - 제13항에 있어서,
p형 실리콘 또는 n형 실리콘으로 형성되는 상기 소스 영역 및 상기 드레인 영역은,
확산(Diffusion), 고상 확산(Solid-phase diffusion), 에피택셜 성장(Epitaxial growth), 선택적 에피택셜 성장(Epitaxial growth), 이온 주입(Ion implantation) 또는 후속 열처리 중 적어도 어느 하나 이상의 방식으로 형성되는 것을 특징으로 하는 분리된 이중 게이트 트랜지스터. - 제1항에 있어서,
상기 제1 게이트 영역 및 상기 제2 게이트 영역은,
n형 폴리 실리콘, p형 폴리 실리콘, 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 은(Ag), 질화티타늄(TiN) 또는 질화탄탈륨(TaN) 중 적어도 어느 하나로 형성되는 것을 특징으로 하는 분리된 이중 게이트 트랜지스터. - 제1항에 있어서,
상기 게이트 절연막은,
산화막(Silicon oxide), 질화막(Silicon nitride), 산화질화막(Silicon oxynitride), 산화 알루미늄(Aluminum oxide), 산화 하프늄(Hafnium oxide), 산화질화 하프늄(Hafnium Oxynitride), 산화 아연(Zinc oxide), 산화 지르코늄(Zirconium oxide), 고분자 절연막(Polymer dielectric) 또는 산화하프늄지르코늄(HZO) 중 적어도 어느 하나로 형성되거나, 공기로 차 있는 상태(Air ambient)로 형성되는 것을 특징으로 하는 분리된 이중 게이트 트랜지스터. - 삭제
- 삭제
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