KR20150142374A - 산화물층 및 양자점층으로 이루어진 채널을 포함하는 트랜지스터 - Google Patents
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Abstract
산화물층 및 양자점층으로 이루어진 채널을 포함하는 트랜지스터가 개시된다. 개시된 트랜지스터는 백 게이트 기판과, 상기 기판 상의 게이트 절연층과, 상기 게이트 절연층 상에서 산화물층과, 반도체 나노층으로 이루어진 적층구조의 채널층과, 상기 채널층의 양단과 각각 연결된 소스 전극 및 드레인 전극을 포함한다. 상기 반도체 나노층은 양자점층 또는 반도체 나노와이어층일 수 있다.
Description
산화물층 및 양자점층으로 이루어진 채널을 포함하는 유연한 트랜지스터에 관한 것이다.
양자점(quantum dot)은 대략 10nm 이하의 직경을 갖는 반도체 물질의 나노 결정으로 양자 가둠(quantum confinement) 효과를 나타내는 물질이다. 양자점은 수십만개 이상의 전자로 이루어져 있지만, 대부분의 전자들은 원자핵에 견고하게 속박되어 있어 속박되지 않은 자유 전자의 수는 1 내지 100개 정도로 제한된다. 이 경우, 전자들이 가지는 에너지 준위가 불연속적으로 제한되어 연속적인 밴드를 형성하는 벌크(bulk) 상태의 반도체와는 다른 전기적 및 광학적 특성을 나타낸다.
양자점은 그 크기에 따라 에너지 준위가 달라지기 때문에 단순히 크기를 바꾸어 줌으로써 밴드갭을 조절할 수 있으며, 예를 들어, 광 소자로 적용되는 경우, 크기 조절로 발광 파장 또는 흡광 파장을 조절할 수 있다. 양자점층을 채널층으로 하는 트랜지스터는 광 조사 여부에 따라 트랜지스터가 턴온될 수 있다. 양자점 채널 트랜지스터는 캐리어 이동도가 낮을 수 있다.
한편, 옥사이드 박막을 채널층으로 이용하는 산화물 트랜지스터가 대두되고 있다. 산화물 트랜지스터는 캐리어 이동도가 양자점 트랜지스터 보다 높으나, 광에 의한 온 전류의 증가가 적으며, 광을 오프시 오프 전류로 전환이 매우 느리다.
실시예들에 따른 산화물층 및 양자점층으로 이루어진 채널을 포함하는 유연한 트랜지스터는 광 검출특성이 양호한 양자점층과 캐리어 이동도 특성이 양호한 비정질 산화물층을 적층한 채널층을 포함하며, 광 검출 특성과 캐리어 이동도 특성이 모두 양호한 트랜지스터를 제공한다.
일 실시예에 따른 산화물층 및 양자점층으로 이루어진 채널을 포함하는 트랜지스터는: 백 게이트 기판과, 상기 기판 상의 게이트 절연층과, 상기 게이트 절연층 상에서 산화물층과, 반도체 나노층으로 이루어진 적층구조의 채널층과, 상기 채널층의 양단과 각각 연결된 소스 전극 및 드레인 전극을 구비한다.
상기 백 게이트는 도전성 폴리머를 포함할 수 있다.
상기 반도체 나노층은 복수의 양자점을 포함하는 양자점층 또는 복수의 나노와이어가 네트워크로 형성된 반도체 나노와이어층일 수 있다.
일 국면에 따르면, 상기 채널층은 상기 게이트 절연층 상에 순차적으로 적층된 제1 산화물층 및 상기 양자점층을 포함할 수 있다.
다른 국면에 따르면,
상기 양자점층 상의 제2 산화물층을 더 포함할 수 있다.
상기 양자점층은 10nm ~ 100nm 두께를 가질 수 있다.
상기 양자점층은 복수의 양자점을 포함하며, 상기 양자점은 CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe, CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe, CdHgZnTe, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, HgZnSTe; GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb, GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InNP, InNAs, InNSb, InPAs, InPSb, GaAlNP, GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb; SnS, SnSe, SnTe, PbS, PbSe, PbTe, SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe, SnPbSSe, SnPbSeTe, SnPbSTe; Si, Ge, SiC, SiGe 또는 이들의 2 이상의 조합을 포함할 수 있다.
상기 양자점은 코어, 코어-쉘 구조 또는 코어-쉘-쉘 구조를 가질 수 있다.
상기 양자점은 CdSe 코어, InP 코어, CdSe/CdS 코어-쉘, InP/ZnS 코어-쉘, CdSe/CdS/ZnS 코어-쉘-쉘 중 선택된 구조를 포함하며, 상기 산화물은 SIZO로 이루어질 수 있다.
상기 기판은 전도성 폴리머로 이루어지며, 상기 제1 산화물층 및 제2 산화물층은 각각 비정질층이며, 상기 게이트 절연층은 비정질 실리콘층 또는 폴리머층이며, 상기 트랜지스터는 유연한 트랜지스터일 수 있다.
다른 실시예에 따른 산화물층 및 양자점층으로 이루어진 채널을 포함하는 트랜지스터는: 플라스틱 기판과, 상기 기판 상에서 산화물층 및 반도체 나노층으로 이루어진 적층구조의 채널층과, 상기 채널층 상의 게이트 절연층 및 게이트 전극과, 상기 채널층의 양단과 각각 연결된 소스 전극 및 드레인 전극을 구비할 수 있다.
상기 기판은 플라스틱으로 이루어지며, 상기 제1 산화물층 및 제2 산화물층은 각각 비정질층이며, 상기 게이트 절연층은 비정질 실리콘층 또는 폴리머층이며, 상기 트랜지스터는 유연한 트랜지스터일 수 있다.
실시예에 따른 산화물층 및 양자점층으로 이루어진 채널을 포함하는 트랜지스터는 소정의 이동도를 가지면서도 광에 의해 구동전류가 증가하므로 구동전압이 낮아질 수 있다.
또한, 광에 의해서 턴온 및 턴오프가 될 수 있다. 또한, 양자점의 재질 및 크기 조절로 선택적으로 일정 파장의 광에 의해 반응할 수 있으며 파장 검출효과가 있다.
또한, 저온으로 증착한 비정질 산화물층을 사용하는 경우 플라스틱, 도전성 폴리머를 기판으로 사용할 수 있으므로 유연한 트랜지스터의 제조가 가능해진다.
도 1은 일 실시예에 따른 산화물층 및 양자점층으로 이루어진 채널을 포함하는 유연한 트랜지스터의 구조를 개략적으로 보여주는 단면도다.
도 2는 일 실시예에 따른 트랜지스터의 I-V 특성 곡선이다.
도 3은 일 실시예에 따른 트랜지스터에 소정의 라이트를 조사한 상태에서의 I-V 특성 곡선이다.
도 4는 일 실시예에 따른 트랜지스터에 더 많은 라이트를 조사한 상태에서의 I-V 특성 곡선이다.
도 5는 다른 실시예에 따른 산화물층 및 양자점층으로 이루어진 채널을 포함하는 유연한 트랜지스터의 구조를 개략적으로 보여주는 단면도다.
도 6은 또 다른 실시예에 따른 산화물층 및 양자점층으로 이루어진 채널을 포함하는 유연한 트랜지스터의 구조를 개략적으로 보여주는 단면도다.
도 7은 또 다른 실시예에 따른 산화물층 및 양자점층으로 이루어진 채널을 포함하는 유연한 트랜지스터의 구조를 개략적으로 보여주는 단면도다.
도 2는 일 실시예에 따른 트랜지스터의 I-V 특성 곡선이다.
도 3은 일 실시예에 따른 트랜지스터에 소정의 라이트를 조사한 상태에서의 I-V 특성 곡선이다.
도 4는 일 실시예에 따른 트랜지스터에 더 많은 라이트를 조사한 상태에서의 I-V 특성 곡선이다.
도 5는 다른 실시예에 따른 산화물층 및 양자점층으로 이루어진 채널을 포함하는 유연한 트랜지스터의 구조를 개략적으로 보여주는 단면도다.
도 6은 또 다른 실시예에 따른 산화물층 및 양자점층으로 이루어진 채널을 포함하는 유연한 트랜지스터의 구조를 개략적으로 보여주는 단면도다.
도 7은 또 다른 실시예에 따른 산화물층 및 양자점층으로 이루어진 채널을 포함하는 유연한 트랜지스터의 구조를 개략적으로 보여주는 단면도다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다. 명세서를 통하여 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 1은 일 실시예에 따른 산화물층 및 양자점층으로 이루어진 채널을 포함하는 트랜지스터(100)의 구조를 개략적으로 보여주는 단면도다.
도 1을 참조하면, 트랜지스터(100)는 기판(100) 상에 순차적으로 형성된 절연층(120)과 복층의 채널층(130)을 포함한다. 절연층(120) 상에는 채널층(130)의 양단과 각각 접촉하는 소스 전극(141) 및 드레인 전극(142)이 형성되어 있다.
기판(100)은 백 게이트 기판(100)일 수 있다. 백 게이트 기판(100)은 도전성 폴리머로 이루어질 수 있다. 기판(100)이 도전성 폴리머로 이루어지면 유연한 트랜지스터를 제조하는 데 적합하다. 본 개시는 이에 한정되지 않는다. 백 게이트 기판(100)은 도핑된 실리콘 기판 또는 다른 금속 기판으로 이루어질 수 있다.
절연층(120)은 게이트 절연층으로 작용한다. 이후에는 절연층(120)을 게이트 절연층(120)으로도 칭한다. 게이트 절연층(120)은 통상 반도체 공정에서 사용되는 물질로 형성될 수 있다. 게이트 절연층(120)은 예컨대, 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다. 게이트 절연층(120)은 비정질 실리콘 산화물층 또는 폴리머층으로 형성될 수 있으며, 유연한 트랜지스터 제조용으로 사용될 수 있다.
채널층(130)은 게이트 절연층(120) 상에 순차적으로 형성된 제1 산화물층(131), 양자점층(132) 및 제2 산화물층(133)으로 이루어질 수 있다. 제1 산화물층(131)과 제2 산화물층(133)은 동일한 물질 또는 서로 다른 물질로 형성될 수 있다. 제1 산화물층(131)과 제2 산화물층(133)은 ZnO, IZO(indium zinc oxide), SIZO(silicon indium zinc oxide), GIZO(gallium indium zinc oxide) 등으로 형성될 수 있다.
제1 산화물층(131)과 제2 산화물층(133)은 저온에서 증착되어 비정질 상태로 형성될 수 있으며, 따라서 플라스틱 기판, 도전성 폴리머 기판 등을 사용할 수 있다. 유연한 트랜지스터를 제조하기 위해 제1 산화물층(131)과 제2 산화물층(133)은 비정질 상태일 수 있다. 제1 산화물층(131) 및 제2 산화물층(133)은 대략 5nm ~ 50nm 두께를 가질 수 있다.
양자점층(132)은 복수의 양자점(135)으로 이루어질 수 있다 양자점들(135) 사이에는 리간드(136)가 채워진다. 리간드(136)는 무기 리간드 또는 유기 리간드일 수 있다. 양자점층(132)은 복층 구조로 이루어질 수 있으며, 도 1에서는 편의상 하나의 양자점층(132)으로 도시하였다.
양자점(135)은 반도체 물질, 예를 들면 II-VI족 반도체 화합물, III-V족 반도체 화합물, IV-VI족 반도체 화합물, IV족 원소 또는 화합물, 또는 이들의 조합으로 이루어질 수 있다. II-VI족 반도체 화합물은 예를 들면, CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe 또는 이들의 조합의 이원소 화합물; CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe 또는 이들의 조합의 삼원소 화합물; CdHgZnTe, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, HgZnSTe 또는 이들의 조합의 사원소 화합물일 수 있다. III-V족 반도체 화합물은 예를 들면, GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb 또는 이들의 조합의 이원소 화합물; GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InNP, InNAs, InNSb, InPAs, InPSb, GaAlNP 또는 이들의 조합의 삼원소 화합물; GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb 또는 이들의 조합의 사원소 화합물일 수 있다. 상기 IV-VI족 반도체 화합물은 예를 들면, SnS, SnSe, SnTe, PbS, PbSe, PbTe 또는 이들의 조합의 이원소 화합물; SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe 또는 이들의 조합의 삼원소 화합물; SnPbSSe, SnPbSeTe, SnPbSTe 또는 이들의 조합의 사원소 화합물일 수 있다. 상기 IV족 원소 또는 화합물은 예를 들면 Si, Ge, SiC, SiGe 또는 이들의 조합일 수 있다.
각 양자점(135)은 코어 구조 또는 코어-쉘 구조, 또는 코어-쉘-쉘 구조를 가질 수 있다. 양자점 코어는 조성 물질에 따라서 대략 1 nm 내지 수십 nm 직경을 가질 수 있다. 양자점 코어-쉘 구조는 예를 들어 CdSe/CdS 구조, InP/ZnS 구조일 수 있다. 양자점 코어-쉘-쉘 구조는 예를 들어 CdSe/CdS/ZnS 구조일 수 있다.
소스 전극(141)과 드레인 전극(142)은 각각 채널층(130)의 양단과 접촉한다. 소스 전극(141)과 드레인 전극(142)은 채널층(130)을 형성하는 제1 산화물층(131), 양자점층(132) 및 제2 산화물층(133)의 각각의 양단과 접촉하게 형성된다. 소스 전극(141) 및 드레인 전극(142)은 일반 금속, 예컨대, Al, Au 등을 열 증발(thermal evaporation) 증착방법으로 저온 공정에서 형성할 수 있다.
한편, 양자점층(132) 대신에 반도체 나노와이어층을 사용할 수도 있다. 반도체 나노와이어는 양자점 물질로 사용되는 반도체로 이루어질 수 있다. 반도체 나노와이어층의 나노와이어들은 대략 1nm~10nm 두께를 가지며, 복수의 나노와이어가 네트워크 상태로 배치된다. 나노와이어층에서 나노와이어들 사이의 공간이 폴리머, 옥사이드 등으로 채워질 수도 있다. 나노와이어들 사이에는 제2 산화물층(133)이 채워질 수 있다.
이하에서는 양자점층(132)과 반도체 나노와이어층을 포함하여 반도체 나노층으로도 칭한다.
도 2는 일 실시예에 따른 트랜지스터의 I-V 특성 곡선이다. 채널층(130)으로는 SIZO/core QD/SIZO 조성으로 각각의 두께는 20nm/30nm/20nm 였으며, 200℃에서 2시간 어닐링을 하였다. 제1 산화물층(131) 및 제2 산화물층(133)은 대략 150℃에서 증착한 것으로 비정질 상태다. 도 2는 라이트를 오프한 상태에서의 I-V 특성 곡선이다.
도 2를 참조하면, 문턱전압이 대략 3.3 V, 온 전류가 0.2E-5 암페어, 오프 전류가 2.5E-13 이었으며, On/Off ratio가 2.5 E+7 이었으며, 캐리어 이동도가 1.492 cm2/(V.s) 로 비교적 높았다.
일 실시예에 따른 트랜지스터에서의 캐리어 이동도는 채널층(130)으로 비정질 산화물층 만을 사용하는 경우와 유사한 수준을 보여준다. 한편, 양자점층(132)에서의 캐리어 이동도는 매우 낮아서 실용 트랜지스터에 적용하기는 어렵다. 이는 일 실시예에 따른 트랜지스터의 캐리어 이동도가 주로 채널층(130)의 제1 비정질 산화물층(131) 및 제2 비정질 산화물층(133)에서의 캐리어 이동도에 의해 정해지는 것을 알 수 있다.
도 3은 일 실시예에 따른 트랜지스터에 소정의 라이트를 조사한 상태에서의 I-V 특성 곡선이며, 도 4는 일 실시예에 따른 트랜지스터에 더 많은 라이트를 조사한 상태에서의 I-V 특성 곡선이다. 도 3에서는 대략 100 룩스 광량이 조사되었으며, 도 4에서는 대략 300 룩스 광량이 조사되었다.
도 3을 참조하면, 라이트 온 시에 트랜지스터의 오프 특성이 감소되는 것을 볼 수 있다. 또한, 문턱전압이 대략 0 V로 낮아진 것을 볼 수 있다. 즉, 구동전압이 낮아지는 것을 알 수 있다. 이와 같이 일 실시예에 따른 트랜지스터가 광 트랜지스터의 특성을 가지는 것은 채널층(130)이 양자점층(132)을 포함하기 때문이다.
도 4를 참조하면, 라이트 세기가 강해짐에 따라 구동전류가 더 높아지는 것을 알 수 있다. 즉, 트랜지스터에 소정 이상의 라이트를 조사시 트랜지스터가 턴온되는 것을 알 수 있다. 즉, 도 4는 일 실시예에 따른 트랜지스터가 광 트랜지스터가 될 수 있는 것을 보여준다.
한편, 라이트를 오프시 트랜지스터는 원래의 상태로 복원된다. 이는 SIZO 박막을 트랜지스터로 사용하는 경우 라이트를 온 한 후, 오프시 본래의 특성으로 복원하는 데 수일이 소요되는 것과 비교하여 1초 이내에 복원된다. 따라서, 일 실시예에 따른 트랜지스터(100)가 광 트랜지스터 특성을 가지는 것은 양자점층(132)이 채널층(130)에 포함되었기 때문으로 해석된다.
한편, 도 2 내지 도 4의 트랜지스터의 양자점층 두께를 50nm로 변경시킨 경우, 캐리어 이동도는 0.671로 다소 낮아졌으나, 광조사에 따른 구동전류는 더 증가되었다. 이는 양자점층의 두께에 따라 트랜지스터의 구동전압 및 이동도 특성이 조절될 수 있음을 보여준다.
일 실시예에 따른 산화물층 및 양자점층으로 이루어진 채널을 포함하는 트랜지스터는 소정의 이동도를 가지면서도 광에 의해 구동전류가 증가하므로 구동전압이 낮아질 수 있다.
또한, 광에 의해서 턴온 및 턴오프가 될 수 있다.
또한, 저온으로 증착한 비정질 산화물층을 사용하는 경우 플라스틱, 도전성 폴리머를 기판으로 사용할 수 있으므로 유연한 트랜지스터의 제조가 가능해진다.
또한, 양자점의 재질 및 크기 조절로 선택적으로 일정 파장의 광에 의해 반응할 수 있으며 파장 검출효과가 있다.
도 5는 다른 실시예에 따른 산화물층 및 양자점층으로 이루어진 채널을 포함하는 트랜지스터(200)의 구조를 개략적으로 보여주는 단면도다. 도 1의 구성요소와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 5의 트랜지스터(200)는 도 1의 트랜지스터(100)와 비교하여 채널층의 구조가 다르다. 채널층(230)은 게이트 절연층(120) 상에 순차적으로 적층된 제1 산화물층(131) 및 양자점층(132)을 포함한다. 양자점층(132) 상에는 보호층(139)이 형성된다. 보호층(139)은 전극물질이 양자점층(132)으로 침투하여 전류 리크가 발생되는 것을 방지할 수 있다. 보호층(139)은 비정질 실리콘 산화물 또는 폴리머로 형성되어 유연한 트랜지스터 제조에 이용될 수 있다. 또한, 보호층(139)은 일반 실리콘 산화물 또는 실리콘 질화물로 형성될 수도 있다.
도 5의 트랜지스터의 작용은 실질적으로 도 1의 트랜지스터의 작용과 유사하므로 상세한 설명은 생략한다.
도 6은 또 다른 실시예에 따른 산화물층 및 양자점층으로 이루어진 채널을 포함하는 트랜지스터(300)의 구조를 개략적으로 보여주는 단면도다. 도 1의 구성요소와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 6을 참조하면, 기판(310) 상에 채널층(130)이 형성되어 있다. 채널층(130)의 양단은 소스 전극(141) 및 드레인 전극(142)이 접촉되게 연결되어 있다. 채널층(130) 상에는 게이트 절연층(350)이 형성되며, 게이트 절연층(350) 상에는 게이트 전극(360)이 형성된다.
기판(310)은 플라스틱 기판일 수 있다. 유연한 트랜지스터 제조를 위해 플라스틱 기판을 사용할 수 있다. 본 개시는 이에 한정되지 않는다. 기판(310)은 실리콘 기판, 유리 기판 등으로도 형성될 수 있다.
채널층(130)은 게이트 절연층(350) 상에 순차적으로 적층된 제1 산화물층(131), 양자점층(132) 및 제2 산화물층(133)을 포함한다. 제1 산화물층(131)과 제2 산화물층(133)은 동일한 물질 또는 서로 다른 물질로 형성될 수 있다. 제1 산화물층(131)과 제2 산화물층(133)은 ZnO, IZO, SIZO, GIZO 등으로 형성될 수 있다.
제1 산화물층(131)과 제2 산화물층(133)은 저온에서 증착되어 비정질 상태로 형성될 수 있으며, 따라서 플라스틱 기판, 폴리머 기판 등을 사용할 수 있다. 유연한 트랜지스터를 제조하기 위해 제1 산화물층(131)과 제2 산화물층(133)은 비정질 상태일 수 있다.
게이트 절연층(350)은 통상 반도체 공정에서 사용되는 물질로 형성될 수 있다. 게이트 절연층(350)은 예컨대, 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다. 또한, 유연한 트랜지스터 제조를 위해 게이트 절연층(350)은 폴리머 또는 비정질 실리콘 옥사이드로 형성될 수 있다.
게이트 전극(360)은 그 위로 광이 조사되게 투명전극으로 형성될 수 있다. 예컨대, 게이트 전극(360)은 ITO로 이루어질 수 있다.
도 7은 또 다른 실시예에 따른 산화물층 및 양자점층으로 이루어진 채널을 포함하는 트랜지스터(400)의 구조를 개략적으로 보여주는 단면도다. 도 6의 구성요소와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 7의 트랜지스터(400)는 도 6의 트랜지스터(300)와 비교하여 채널층의 구조가 다르다. 채널층(430)은 기판 상에 순차적으로 적층된 양자점층(132)과 제2 산화물층(133)을 포함한다. 도 6의 채널층(130)과 비교하여 제1 산화물층(131)이 생략되었다.
도 7의 다른 구성은 도 6의 구성으로부터 잘 알 수 있으므로 상세한 설명은 생략한다.
실시예에 따른 산화물층 및 양자점층으로 이루어진 채널을 포함하는 트랜지스터는 소정의 이동도를 가지면서도 광에 의해 구동전류가 증가하므로 구동전압이 낮아질 수 있다.
또한, 광에 의해서 턴온 및 턴오프가 될 수 있다. 또한, 양자점의 재질 및 크기 조절로 선택적으로 일정 파장의 광에 의해 반응할 수 있으며 파장 검출효과가 있다.
또한, 저온으로 증착한 비정질 산화물층을 사용하는 경우 플라스틱, 도전성 폴리머를 기판으로 사용할 수 있으므로 유연한 트랜지스터의 제조가 가능해진다.
이상에서 첨부된 도면을 참조하여 설명된 본 발명의 실시예들은 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
110: 백게이트 기판 120: 게이트 절연층
130: 채널층 131: 제1 산화물층
132: 양자점층 133: 제2 산화물층
141: 소스 전극 142: 드레인 전극
130: 채널층 131: 제1 산화물층
132: 양자점층 133: 제2 산화물층
141: 소스 전극 142: 드레인 전극
Claims (19)
- 백 게이트 기판;
상기 기판 상의 게이트 절연층;
상기 게이트 절연층 상에서 산화물층 및 반도체 나노층으로 이루어진 적층구조의 채널층; 및
상기 채널층의 양단과 각각 연결된 소스 전극 및 드레인 전극을 구비하는 트랜지스터. - 제 1 항에 있어서,
상기 백 게이트는 도전성 폴리머를 포함하는 트랜지스터. - 제 1 항에 있어서,
상기 반도체 나노층은 복수의 양자점을 포함하는 양자점층 또는 복수의 나노와이어가 네트워크로 형성된 반도체 나노와이어층인 트랜지스터. - 제 3 항에 있어서,
상기 채널층은 상기 게이트 절연층 상에 순차적으로 적층된 제1 산화물층 및 상기 양자점층을 구비한 트랜지스터. - 제 4 항에 있어서,
상기 양자점층 상의 제2 산화물층을 더 구비하는 트랜지스터. - 제 3 항에 있어서,
상기 양자점층은 10nm ~ 100nm 두께를 가지는 트랜지스터. - 제 3 항에 있어서,
상기 양자점은 CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe, CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe, CdHgZnTe, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, HgZnSTe; GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb, GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InNP, InNAs, InNSb, InPAs, InPSb, GaAlNP, GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb; SnS, SnSe, SnTe, PbS, PbSe, PbTe, SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe, SnPbSSe, SnPbSeTe, SnPbSTe; Si, Ge, SiC, SiGe 또는 이들의 2 이상의 조합을 포함하는 트랜지스터. - 제 7 항에 있어서,
상기 양자점은 코어, 코어-쉘 구조 또는 코어-쉘-쉘 구조를 갖는 트랜지스터. - 제 3 항에 있어서,
상기 양자점은 CdSe 코어, InP 코어, CdSe/CdS 코어-쉘, InP/ZnS 코어-쉘, CdSe/CdS/ZnS 코어-쉘-쉘 중 선택된 구조를 포함하며, 상기 산화물은 SIZO로 이루어진 트랜지스터. - 제 1 항에 있어서,
상기 기판은 전도성 폴리머로 이루어지며,
상기 제1 산화물층 및 제2 산화물층은 각각 비정질층이며,
상기 게이트 절연층은 비정질 실리콘층 또는 폴리머층인 유연한 트랜지스터. - 플라스틱 기판;
상기 기판 상에서 산화물층 및 반도체 나노층으로 이루어진 적층구조의 채널층;
상기 채널층 상의 게이트 절연층 및 게이트 전극; 및
상기 채널층의 양단과 각각 연결된 소스 전극 및 드레인 전극을 구비하는 트랜지스터. - 제 11 항에 있어서,
상기 반도체 나노층은 복수의 양자점을 포함하는 양자점층 또는 복수의 나노와이어가 네트워크로 형성된 반도체 나노와이어층인 트랜지스터. - 제 12 항에 있어서,
상기 채널층은 상기 기판 상에 순차적으로 적층된 양자점층 및 제1 산화물층을 포함하는 트랜지스터. - 제 13 항에 있어서,
상기 채널층은 상기 양자점층 및 상기 기판 사이에 제2 산화물층을 더 구비하는 트랜지스터. - 제 12 항에 있어서,
상기 양자점층은 10nm ~ 100nm 두께를 가지는 트랜지스터. - 제 15 항에 있어서,
상기 양자점은 CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe, CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe, CdHgZnTe, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, HgZnSTe; GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb, GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InNP, InNAs, InNSb, InPAs, InPSb, GaAlNP, GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb; SnS, SnSe, SnTe, PbS, PbSe, PbTe, SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe, SnPbSSe, SnPbSeTe, SnPbSTe; Si, Ge, SiC, SiGe 또는 이들의 2 이상의 조합을 포함하는 트랜지스터. - 제 16 항에 있어서, 상기 양자점은 코어, 코어-쉘 구조 또는 코어-쉘-쉘 구조를 갖는 트랜지스터.
- 제 17 항에 있어서,
상기 양자점은 CdSe 코어, InP 코어, CdSe/CdS 코어-쉘, InP/ZnS 코어-쉘, CdSe/CdS/ZnS 코어-쉘-쉘 중 선택된 구조를 포함하며, 상기 산화물은 SIZO로 이루어진 트랜지스터. - 제 11 항에 있어서,
상기 기판은 플라스틱으로 이루어지며,
상기 제1 산화물층 및 제2 산화물층은 각각 비정질층이며,
상기 게이트 절연층은 비정질 실리콘층 또는 폴리머층인 유연한 트랜지스터.
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|---|---|---|---|---|
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| KR20180008099A (ko) * | 2016-07-15 | 2018-01-24 | 주식회사 엘지화학 | 양자점을 이용한 광변환소자 |
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| KR20220086953A (ko) * | 2020-12-17 | 2022-06-24 | 한국과학기술원 | 자가파괴 기능 및 물리적 복제 방지 기능을 갖는 분리된 이중 게이트 트랜지스터 |
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2014
- 2014-06-11 KR KR1020140071069A patent/KR20150142374A/ko not_active Application Discontinuation
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| E601 | Decision to refuse application |