JPS63163550A - デ−タ選別回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明に、ピットごとに意味をもたせたデータを取シ扱
う情報処理装置において、高速かつ大容量の情報の処理
を行うデータ選別回路に関するものである。

従来の技術 従来のこの種のデータ選別回路の構ｆｆを第３図に示す
。

第３図に示す構成では、原データを貯えておくための入
力メモリＭ１　　と、出力を貯えておくためのメモリＭ
２があり、この間をパスマトリクス３で結合する。ＣＰ
Ｕからの制御信号は、コントロール回路６が受けとり、
コントロール回路６はアドレス生成回路４を制御する。

アドレス生成回路４にクロック６に同期して、入力メモ
リＭ１及ヒ出カメモリＭ２にそれぞれ対応したアドレス
を生成し、コントロール回路６がりＯ，り５に同期して
、入力メモリＭ１から出カメモリＭ２ヘデータを高速転
送し、この際、データ選別が行なわれる。

入力側データ及び出力側データの形成を第６図に示し、
パスマトリクスの例を第４図に示す。

発明が解決しようとする問題点 しかしながら上記した従来の構成では、（１）入力側、
出力側にメモリが必要であシ、データが大量になるとそ
の発大量のメモリが必要になる、 （２）入力側、出力側があらかじめ決まっており、双方
向のデータ選別を行なおうとすれば、上記と逆の構成の
回路を備える必要がある、といった問題点を有していた
。

本発明は、これらの欠点を除去するもので、簡単な構成
で双方向、省メモリのデータ選別回路を提供すること全
目的とする。

問題点を解決するための手段 本発明は上記問題点を解決するため、（ｊＰＨのアドレ
ス空間に配置され、複数のブロックに分割されたメモリ
ブロックと、前記メモリブロックに入力すべきアドレス
を生成する複数のオフセット回路と、外部よ多入力され
るアドレスから内部アドレスへ変換するアドレスマツピ
ング回路ト、双方向のバス・バッファで形成サレるハス
・バッファマトリクスと、前記バスバッファマトリクス
をＣＰＵ信号及びアドレスマツピング回路と連動し制御
を行なうコントロール回路を備え、ＣＰＵ側から、ある
アドレスを参照する事により、そのアドレスに対応した
、前記メモリ上のアドレスを生成する事で、前記複数メ
モリブロックに分散して記録された、または、記録すべ
きビットごとに意味を持たせたデータを参照できるよう
にした構成となっている。

作用 本発明は上記した構成によシ、データ選別に際してのメ
モリを半分に削減し、さらに、双方向のデータ選別を行
なう事ができる。

実施例 第１図は本発明のデータ選別回路の一実施例を示すブロ
ック図である。第１図において、１１は複数のブロック
に分割されたメモリブロック（Ｍ１〜Ｍｎ）から成るデ
ュアルポートメモリ、１２は前記メモリブロックに入力
すべきアドレスを生成するオフセット回路、１３は双方
向バスバッファをマトリクス状に配置したバスバッファ
マトリクス、１４は外部より入力されるアドレスを内部
アドレスへ変換シ、バス・バッファ・マトリクス１３を
制御するためのコントロール信号を生成するアドレスマ
ツピング回路である。１ｓＨｃＰＵからの制御信号及び
アドレス・マッピング回路１４からの制（財）信号を受
けて、バス・バッファ・マトリクス１３を制御するコン
トロール回路である。第２図にバス・バッファ・マトリ
クス１３の構成を示す。

上記の構成において、ＣＰＵ側からアドレスが入力され
ると、アドレス・マッピング回路１４により、内部アド
レスへ変換され、オフセット回路２によってメモリプＯ
ツクへの物理アドレスが生成される。ここで、ＣＰＵ側
からのデータ読み出しであった時は、複数のメモリブロ
ックのブータラ同時にバス・バッファ・マトリクス１３
に出力し、アドレス・マッピング回路１４及びコントロ
ール回路１６の制御により、外部参照アドレスに対応し
たバストランスミッタをイネーブルトシ、データバス上
に選別されたデータを乗せることができる。また、ＣＰ
Ｕ側からのデータ書込みのときに、外部参照アドレスに
対応した、バス・バッファ・マトリクス１３上のバスレ
７−バをイネーブルとしメモリブロック側に転送する。

この際、バスレシーバの出力はすべてプルダウンされて
いるので、選ばれたレシーバ出力以外にすべて０となる
。この転送の際にオフセット回路２によって転送データ
とメモリ内容の論理和がとられ、メモリブロック内に書
込まれる。

以上の様に、上記の構成をとる事により、データの読み
出し、書き込みによって、データ選別を双方向に行う事
ができる。

発明の効果 以上のように本発明によれば、１つの回路で、双方向の
データ選別が可能で、さらに、データ選別に必要なメモ
リを半分に削減する事ができ、実用上極めて有用である
。

【図面の簡単な説明】

第１図は本発明の一実施例におけるデータ選別回路を示
すブロック図、第２図に同実施例におけるパスバッフ１
マトリクスの構成を示すプ０ツク図、第３図は従来例の
構成を示すブロック図・第４図は同パスマトリクスのブ
ロック図、第６図は入力及び出力のデータ形式を示すデ
ータ配列図である。 １１・・・・・・デュアルポートメモリ、１２・・・・
・・オフセット回路、１３・・・・・・パス・バッファ
・マトリクス、１４・・・・・・アドレス・マッピング
回路、１６・・・・・・コントロール回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２図 ギーＨバス

Claims (1)

【特許請求の範囲】
1. ＣＰＵのアドレス空間に配置され、複数のブロックに分
   割されたメモリブロックと、前記メモリブロックに入力
   すべきアドレスを生成し、前記メモリブロックとの間で
   論理演算を行なう複数のオフセット回路と、外部より入
   力されるアドレスから内部アドレスへ変換するアドレス
   ・マッピング回路と、双方向のバスバッファで形成され
   るバスバッファ・マトリクスと、前記バス・バッファ・
   マトリクスを前記ＣＰＵからの信号を用いて制御するコ
   ントロール回路とを備え、前記メモリブロックに分散し
   て記録された、または、記録すべきビットごとに意味を
   もたせたデータを、連続したアドレスへ整合がとれる様
   に選別するデータ選別回路。