JPH0348324A - プリンタインタフェース方式 - Google Patents
プリンタインタフェース方式Info
- Publication number
- JPH0348324A JPH0348324A JP1183026A JP18302689A JPH0348324A JP H0348324 A JPH0348324 A JP H0348324A JP 1183026 A JP1183026 A JP 1183026A JP 18302689 A JP18302689 A JP 18302689A JP H0348324 A JPH0348324 A JP H0348324A
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- JP
- Japan
- Prior art keywords
- cpu
- data
- circuit
- storage circuit
- printer
- Prior art date
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- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 19
- 238000007639 printing Methods 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプリンタインタノエース方式に関し、特にプリ
ンタ装置のホスト装置に対するインタノエース方式に関
する。
ンタ装置のホスト装置に対するインタノエース方式に関
する。
従来，この種のプリンタインタフェース方式は，少くと
も一本のデータ線と少くとも一本の制御線によってホス
ト装置とプリンタ装置とが接続され，通信回線によって
ホスト装置とプリンタ装置間のデータの送受信を行って
いる。
も一本のデータ線と少くとも一本の制御線によってホス
ト装置とプリンタ装置とが接続され，通信回線によって
ホスト装置とプリンタ装置間のデータの送受信を行って
いる。
上述した従来のプリンタインタフェース方式は、少くと
も一本のデータ線と少くとも一本の制御線を含む通信回
線によってデータの送受信を行っているため，ホスト装
置とプリンタ装置間のデータの送受信に非常に時間がか
かるという欠点がある。
も一本のデータ線と少くとも一本の制御線を含む通信回
線によってデータの送受信を行っているため，ホスト装
置とプリンタ装置間のデータの送受信に非常に時間がか
かるという欠点がある。
本発明の目的は、かかるプリンタ装置とホスト装置間の
データの送受信を高速化するプリンタインタフェース方
式を提供することにある。
データの送受信を高速化するプリンタインタフェース方
式を提供することにある。
本発明のプリンタインタフェース方式は、ホスト装置側
の制御を行う第一のＣＰＵ及びプリンタ装置側の制御を
行う第二のＣＰＵの両方からアクセス可能な記憶回路と
，それぞれのＣＰＵのバス信号を前記記憶回路からｌ／
ｌ＃ＩＩＩＩすための第一シよび第二のバ，ノア回路と
，前記記憶回路がどちらのＣＰＵからアクセス可能であ
るかを示す少くとも一本の制御信号線とを前記ホスト装
置訃よびプリンタ装置間に有して構成される。
の制御を行う第一のＣＰＵ及びプリンタ装置側の制御を
行う第二のＣＰＵの両方からアクセス可能な記憶回路と
，それぞれのＣＰＵのバス信号を前記記憶回路からｌ／
ｌ＃ＩＩＩＩすための第一シよび第二のバ，ノア回路と
，前記記憶回路がどちらのＣＰＵからアクセス可能であ
るかを示す少くとも一本の制御信号線とを前記ホスト装
置訃よびプリンタ装置間に有して構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を説明するためのプリンタイ
ンタフェース回路のブロック凶である。
ンタフェース回路のブロック凶である。
第１園に示すように、本実施例はホスト装ｆｉｔとプリ
ンタ装置６とのインタフェース回路を示し、各装置１ｊ
？よび６はそれぞれホスト装置側の制御を行うＣＰＵ２
と、プリンタ装置側の制御を行うＣＰＵ７とを有してい
る。また，記憶回路４はパッファ回賂３シよび５を介し
てホスト装置１ｊ？よびプリンタ装置６にそれぞれ接続
され、しかも両装置間は制＃信号線８によう接続されて
いる。更に、９はバ，ファ回路５の動作をバ，ファ回路
３の動作とは逆にするためのインパータである。すなわ
ち，第一のＣＰＵ２のバス信号はパ，７ア回路３をｄし
て記憶回路４に接続され，第二のＣＰＵ７のパス信号は
バッファ回路５を通して記瞳回路４に接続されている。
ンタ装置６とのインタフェース回路を示し、各装置１ｊ
？よび６はそれぞれホスト装置側の制御を行うＣＰＵ２
と、プリンタ装置側の制御を行うＣＰＵ７とを有してい
る。また，記憶回路４はパッファ回賂３シよび５を介し
てホスト装置１ｊ？よびプリンタ装置６にそれぞれ接続
され、しかも両装置間は制＃信号線８によう接続されて
いる。更に、９はバ，ファ回路５の動作をバ，ファ回路
３の動作とは逆にするためのインパータである。すなわ
ち，第一のＣＰＵ２のバス信号はパ，７ア回路３をｄし
て記憶回路４に接続され，第二のＣＰＵ７のパス信号は
バッファ回路５を通して記瞳回路４に接続されている。
また、制御信号線８はパッファ回路３のイ不−プル端子
とインバータ９０人力とに接続され、インバータ９の出
力はパッ７ア回路５のイネープル端子に接続されている
。
とインバータ９０人力とに接続され、インバータ９の出
力はパッ７ア回路５のイネープル端子に接続されている
。
次に、かかるプリンタインタフェース回路の動作につい
て説明する。
て説明する。
まず、ＣＰＵ２はプリンタ装置６にデータを送信する場
合、制御信号線８を“Ｈ”レベルにする。
合、制御信号線８を“Ｈ”レベルにする。
これによシ、バ，ファ回路３のイネープル端子が―Ｈ１
レベルになるので、オンとなり、ＣＰＵ２から記憶回路
４ヘアクセスすることが可能になる。
レベルになるので、オンとなり、ＣＰＵ２から記憶回路
４ヘアクセスすることが可能になる。
ひき続き，ＣＰＵ２はプリンタ装ｉｆ６へ送信するため
のデータを記憶回路４へ書き込む。また、制御信号線８
がｌ Ｉ｛ ｌレペルになると、インバータ９０入力が
１Ｈ１レベルとなシ且つ出力がｌ ｌ， ｊレベルとな
るので，バッファ回路５がオフとなシ、ＣＰＵ７のバス
は記憶回路４から切り離される。
のデータを記憶回路４へ書き込む。また、制御信号線８
がｌ Ｉ｛ ｌレペルになると、インバータ９０入力が
１Ｈ１レベルとなシ且つ出力がｌ ｌ， ｊレベルとな
るので，バッファ回路５がオフとなシ、ＣＰＵ７のバス
は記憶回路４から切り離される。
それ故％ＣＰＵ２が記憶回路４ヘデータの書き込みを行
っても，ｅＰＵ７はこの書き込み動作の影響を受けるこ
とはない。
っても，ｅＰＵ７はこの書き込み動作の影響を受けるこ
とはない。
一方、ＣＰＵ２はプリンタ装置６へ送信するためのデー
タの書き込みが終了すると，制＃信号腺８を“Ｌ１レベ
ルとする。この制御信号線８がＩ Ｌ Ｉレペルになる
と、バッファ回Ｍ３はオフとなｊ９，ＣＰＵ２のバスは
記憶回路４から切＃）離される。ｉた、インパータ９０
入力が−Ｌ１レベルとなシ且ク出力が−Ｈ＠レペル，バ
ッ７ア回路５のイネープル端子が●Ｈ＃レベルとなるの
で、パッファ回路５がオンとな，！７，ＣＰＵ７は記憶
回路４へのアクセスが可能となる。これにより、ｃｐｕ
７は記憶回路４へのアクセスが可能になると、記憶回路
４からデータを読み出し、プリンタ装Ｗ６はこの読み出
したデータに基づき印字処ｍｔ−行う。
タの書き込みが終了すると，制＃信号腺８を“Ｌ１レベ
ルとする。この制御信号線８がＩ Ｌ Ｉレペルになる
と、バッファ回Ｍ３はオフとなｊ９，ＣＰＵ２のバスは
記憶回路４から切＃）離される。ｉた、インパータ９０
入力が−Ｌ１レベルとなシ且ク出力が−Ｈ＠レペル，バ
ッ７ア回路５のイネープル端子が●Ｈ＃レベルとなるの
で、パッファ回路５がオンとな，！７，ＣＰＵ７は記憶
回路４へのアクセスが可能となる。これにより、ｃｐｕ
７は記憶回路４へのアクセスが可能になると、記憶回路
４からデータを読み出し、プリンタ装Ｗ６はこの読み出
したデータに基づき印字処ｍｔ−行う。
更に、ＣＰＵ７は記憶回路４からのデータの読み出しが
終了すると、制御信号練８を“Ｈ＠レベルにする。この
制御信号線８が−Ｈ”レベルになると、バ，ファ回路３
はオン、パッファ回路５はオフとなり、ＣＰＵ２は再び
記憶回路４へのアクセスがｏ（能となる。従って，ＣＰ
Ｕ２は次のプリンタ装置６への送信データを記憶回路４
へ書き込む。
終了すると、制御信号練８を“Ｈ＠レベルにする。この
制御信号線８が−Ｈ”レベルになると、バ，ファ回路３
はオン、パッファ回路５はオフとなり、ＣＰＵ２は再び
記憶回路４へのアクセスがｏ（能となる。従って，ＣＰ
Ｕ２は次のプリンタ装置６への送信データを記憶回路４
へ書き込む。
以上の動作を繰り返し行うことによう，ホスト装置ｌと
プリンタ装置６との間でデータの送受信を行う。
プリンタ装置６との間でデータの送受信を行う。
以上説明したように、本発明のプリンタインタフェース
方式は、ホスト装置側の制御を行う第一のＣＰＬＪ及ひ
プリンタ装置側の制御を行う第二のＣＰＵの両方からア
クセス可能な記憶回路と，それぞれのＣＰＵのバス信号
を記憶回路から切シ離すための第一かよび第二のバ，フ
ァ回路と、記憶回路がどちらのＣＰＵからアクセス町能
であるかを示す少くとも一本の制＃信号線とをホスト装
置シよびプリンタ装置間に有し、ホスト装ばからデータ
を送信する場合にはホスト装置から第一のバ，ファ回路
を介して記憶回路へデータを書き込み、またプリンタ装
置がデータを受信する場合には書き込まれた記憶回路か
ら第二のバッファ回路を介してデータを読み出すことに
よう、データの送受信が通常の記憶回路へのデータの書
き込み及び読み出しの速度と同じ速度で行えるため、ホ
スト装置とプリンタ装置間のデータの送受侶を高速化す
ることができるという効果がある。
方式は、ホスト装置側の制御を行う第一のＣＰＬＪ及ひ
プリンタ装置側の制御を行う第二のＣＰＵの両方からア
クセス可能な記憶回路と，それぞれのＣＰＵのバス信号
を記憶回路から切シ離すための第一かよび第二のバ，フ
ァ回路と、記憶回路がどちらのＣＰＵからアクセス町能
であるかを示す少くとも一本の制＃信号線とをホスト装
置シよびプリンタ装置間に有し、ホスト装ばからデータ
を送信する場合にはホスト装置から第一のバ，ファ回路
を介して記憶回路へデータを書き込み、またプリンタ装
置がデータを受信する場合には書き込まれた記憶回路か
ら第二のバッファ回路を介してデータを読み出すことに
よう、データの送受信が通常の記憶回路へのデータの書
き込み及び読み出しの速度と同じ速度で行えるため、ホ
スト装置とプリンタ装置間のデータの送受侶を高速化す
ることができるという効果がある。
４
第１図は本発四の一実施例を説明するためのプリンタイ
ンタフェース回路のブロック国である。 ｌ・・・・・・ホスト装置、２．７・・・・・・Ｃ’Ｐ
Ｕ，３．５・・・・・・バ，ファ回路、４・・・・・・
記憶回路、６・・・・・・プリンタ装置、８・・・・・
・制御信号線、９・・・・・・インバータ。
ンタフェース回路のブロック国である。 ｌ・・・・・・ホスト装置、２．７・・・・・・Ｃ’Ｐ
Ｕ，３．５・・・・・・バ，ファ回路、４・・・・・・
記憶回路、６・・・・・・プリンタ装置、８・・・・・
・制御信号線、９・・・・・・インバータ。
Claims (1)
- ホスト装置側の制御を行う第一のＣＰＵ及びプリンタ装
置側の制御を行う第二のＣＰＵの両方からアクセス可能
な記憶回路と、それぞれのＣＰＵのバス信号を前記記憶
回路から切り離すための第一および第二のバッファ回路
と、前記記憶回路がどちらのＣＰＵからアクセス可能で
あるかを示す少くとも一本の制御信号線とを前記ホスト
装置およびプリンタ装置間に有することを特徴とするプ
リンタインタフェース方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1183026A JPH0348324A (ja) | 1989-07-14 | 1989-07-14 | プリンタインタフェース方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1183026A JPH0348324A (ja) | 1989-07-14 | 1989-07-14 | プリンタインタフェース方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0348324A true JPH0348324A (ja) | 1991-03-01 |
Family
ID=16128444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1183026A Pending JPH0348324A (ja) | 1989-07-14 | 1989-07-14 | プリンタインタフェース方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0348324A (ja) |
-
1989
- 1989-07-14 JP JP1183026A patent/JPH0348324A/ja active Pending
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