JP2003085127A - デュアルバスを有する半導体装置、デュアルバスシステム及びメモリ共有デュアルバスシステム並びにそれを用いた電子機器 - Google Patents
デュアルバスを有する半導体装置、デュアルバスシステム及びメモリ共有デュアルバスシステム並びにそれを用いた電子機器Info
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Abstract
(57)【要約】
【課題】 低速バスクロックに律速されず、しかも複数
のバスマスタが同時にバスを専有できるデュアルバスシ
ステムを提供すること。 【解決手段】 システムＬＳＩ３０には、低速バス４０
に外部バスコントローラ７０を介して接続されたバスス
レーブである第１の外部メモリ３２と、高速バス４２に
外部メモリコントローラ７０を介して接続された他のバ
ススレーブである第２の外部メモリ３４とが接続され
る。システムＬＳＩ３０内には、低速バス４０，外部バ
スコントローラ７０を介して第１の外部メモリ３２にア
クセスする第１のバススレーブ５０，５２と、高速バス
４２，外部メモリコントローラ７２を介して第２の外部
メモリ３４にアクセスする第２のバスマスタ６０，６
２，６４とが設けられている。第１のバスマスタ５０，
５２は低速バス４０，外部メモリコントローラ７２を介
して第２の外部メモリ３４にもアクセス可能とすること
ができ、こうして第２の外部メモリ３４は第１，第２の
バスマスタに共有される。
のバスマスタが同時にバスを専有できるデュアルバスシ
ステムを提供すること。 【解決手段】 システムＬＳＩ３０には、低速バス４０
に外部バスコントローラ７０を介して接続されたバスス
レーブである第１の外部メモリ３２と、高速バス４２に
外部メモリコントローラ７０を介して接続された他のバ
ススレーブである第２の外部メモリ３４とが接続され
る。システムＬＳＩ３０内には、低速バス４０，外部バ
スコントローラ７０を介して第１の外部メモリ３２にア
クセスする第１のバススレーブ５０，５２と、高速バス
４２，外部メモリコントローラ７２を介して第２の外部
メモリ３４にアクセスする第２のバスマスタ６０，６
２，６４とが設けられている。第１のバスマスタ５０，
５２は低速バス４０，外部メモリコントローラ７２を介
して第２の外部メモリ３４にもアクセス可能とすること
ができ、こうして第２の外部メモリ３４は第１，第２の
バスマスタに共有される。
Description
【０００１】
【発明の属する技術分野】本発明は、デュアルバスを有
する半導体装置、デュアルバスシステム及びメモリ共有
デュアルバスシステム並びにそれを用いた電子機器に関
する。
する半導体装置、デュアルバスシステム及びメモリ共有
デュアルバスシステム並びにそれを用いた電子機器に関
する。
【０００２】
【背景技術及び発明が解決しようとする課題】システム
ＬＳＩと称される半導体装置には、ＣＰＵの他に各種周
辺回路が１チップに搭載されている。この種のシステム
ＬＳＩにはバスラインが設けられ、そのバススレーブと
して外部メモリがシステムＬＳＩに外部接続されると共
に、その外部メモリを共有する複数のバスマスタがシス
テムＬＳＩ内に配置される。バスマスタの一つはＣＰＵ
であり、他のバスマスタはＤＭＡＣ（ダイレクト メモ
リ アクセス コントローラ）等である。
ＬＳＩと称される半導体装置には、ＣＰＵの他に各種周
辺回路が１チップに搭載されている。この種のシステム
ＬＳＩにはバスラインが設けられ、そのバススレーブと
して外部メモリがシステムＬＳＩに外部接続されると共
に、その外部メモリを共有する複数のバスマスタがシス
テムＬＳＩ内に配置される。バスマスタの一つはＣＰＵ
であり、他のバスマスタはＤＭＡＣ（ダイレクト メモ
リ アクセス コントローラ）等である。
【０００３】この場合、バスラインが１本であると、複
数のバスマスタの一つの動作速度が遅い場合には、その
遅いバスマスタの速度に合わせたバスクロックを使用せ
ざるを得なかった。
数のバスマスタの一つの動作速度が遅い場合には、その
遅いバスマスタの速度に合わせたバスクロックを使用せ
ざるを得なかった。
【０００４】また、複数のバスマスタの一つにより１本
のバスラインが専有されている間は、他のバスマスタは
同時動作不可能となり、動作速度の遅いバスマスタに律
速されて、システムＬＳＩのパフォーマンスが向上しな
いという問題があった。
のバスラインが専有されている間は、他のバスマスタは
同時動作不可能となり、動作速度の遅いバスマスタに律
速されて、システムＬＳＩのパフォーマンスが向上しな
いという問題があった。
【０００５】本発明の目的は、複数のバスマスタの同時
動作を、複数のバスマスタの動作速度に合わせて実施可
能とするデュアルバスを有する半導体装置、デュアルバ
スシステム及びそれを用いた電子機器を提供することに
ある。
動作を、複数のバスマスタの動作速度に合わせて実施可
能とするデュアルバスを有する半導体装置、デュアルバ
スシステム及びそれを用いた電子機器を提供することに
ある。
【０００６】本発明の他の目的は、外部メモリの少なく
とも一つを複数のバスマスタにて共有でき、その外部メ
モリにバスマスタの一つがアクセスしている間にて同時
に、他の外部メモリにバスマスタの他の一つがアクセス
することができる半導体装置、メモリ共有型デュアルバ
スシステム及びそれを用いた電子機器を提供することに
ある。
とも一つを複数のバスマスタにて共有でき、その外部メ
モリにバスマスタの一つがアクセスしている間にて同時
に、他の外部メモリにバスマスタの他の一つがアクセス
することができる半導体装置、メモリ共有型デュアルバ
スシステム及びそれを用いた電子機器を提供することに
ある。
【０００７】本発明のさらに他の目的は、共有される外
部メモリに複数のメモリアクセス要求が競合した場合
に、優先処理基準に従って実行することができる半導体
装置、メモリ共有型デュアルバスシステム及びそれを用
いた電子機器を提供することにある。
部メモリに複数のメモリアクセス要求が競合した場合
に、優先処理基準に従って実行することができる半導体
装置、メモリ共有型デュアルバスシステム及びそれを用
いた電子機器を提供することにある。
【０００８】
【課題を解決するための手段】本発明の一態様に係る半
導体装置は、バススレーブである第１のメモリへのアク
セスを可能とする低速バスと、他のバススレーブである
第２のメモリへのアクセスを可能とする高速バスと、前
記低速バスを介して、前記第１のメモリにアクセスする
第１のバスマスタと、前記高速バスを介して、前記第２
のメモリにアクセスする少なくとも一つの第２のバスマ
スタと、を有することを特徴とする。
導体装置は、バススレーブである第１のメモリへのアク
セスを可能とする低速バスと、他のバススレーブである
第２のメモリへのアクセスを可能とする高速バスと、前
記低速バスを介して、前記第１のメモリにアクセスする
第１のバスマスタと、前記高速バスを介して、前記第２
のメモリにアクセスする少なくとも一つの第２のバスマ
スタと、を有することを特徴とする。
【０００９】本発明の一態様によれば、第１，第２のバ
スマスタは、その動作速度に応じて低速バス、高速バス
と接続される。第１のバスマスタは低速バスを介して第
１のメモリにアクセスでき、これと非同期で第２のバス
マスタは高速バスを介して第２のメモリにアクセスでき
る。従って、第１，第２のバスマスタが同時にバスを専
有することができ、しかも高速対応の第２のバスマスタ
は低速バスクロックに律速されない高速バスクロックに
てデータ伝送が可能となる。
スマスタは、その動作速度に応じて低速バス、高速バス
と接続される。第１のバスマスタは低速バスを介して第
１のメモリにアクセスでき、これと非同期で第２のバス
マスタは高速バスを介して第２のメモリにアクセスでき
る。従って、第１，第２のバスマスタが同時にバスを専
有することができ、しかも高速対応の第２のバスマスタ
は低速バスクロックに律速されない高速バスクロックに
てデータ伝送が可能となる。
【００１０】本発明の一態様では、低速バスクロック及
び高速バスクロックをそれぞれ生成する発振器をさらに
有することができる。
び高速バスクロックをそれぞれ生成する発振器をさらに
有することができる。
【００１１】本発明の一態様に係る半導体装置では、前
記低速及び高速バスの双方と接続され、かつ前記第２の
メモリに接続されて、メモリアクセスクロックに従って
前記第２のメモリへのアクセス制御を実施するメモリコ
ントローラをさらに有することができる。このメモリコ
ントローラにより、前記第２のメモリに対して前記第１
及び第２のバスマスタの双方をアクセス可能とした。換
言すれば、第２のメモリは第１，第２のバスマスタに共
有される。
記低速及び高速バスの双方と接続され、かつ前記第２の
メモリに接続されて、メモリアクセスクロックに従って
前記第２のメモリへのアクセス制御を実施するメモリコ
ントローラをさらに有することができる。このメモリコ
ントローラにより、前記第２のメモリに対して前記第１
及び第２のバスマスタの双方をアクセス可能とした。換
言すれば、第２のメモリは第１，第２のバスマスタに共
有される。
【００１２】メモリコントローラにて用いられるメモリ
アクセスクロックは、低速バスクロック及び高速バスク
ロックをそれぞれ生成する発振器にて生成することがで
きる。
アクセスクロックは、低速バスクロック及び高速バスク
ロックをそれぞれ生成する発振器にて生成することがで
きる。
【００１３】本発明の一態様では、前記メモリコントロ
ーラは、前記低速バス及び高速バスを介して入力される
メモリアクセス要求が競合した場合、前記高速バス経由
のメモリアクセス要求を優先処理することができる。
ーラは、前記低速バス及び高速バスを介して入力される
メモリアクセス要求が競合した場合、前記高速バス経由
のメモリアクセス要求を優先処理することができる。
【００１４】さらには、前記メモリコントローラは、前
記低速バス経由のメモリアクセス要求を処理する前に、
前記高速バス経由の複数のメモリアクセス要求を優先処
理することができる。
記低速バス経由のメモリアクセス要求を処理する前に、
前記高速バス経由の複数のメモリアクセス要求を優先処
理することができる。
【００１５】このように、前記メモリコントローラが複
数のメモリアクセス要求いずれかを優先処理する優先処
理基準を予め設定しておくことができる。さらには、そ
の優先処理基準を更新する更新手段をさらに設けても良
い。
数のメモリアクセス要求いずれかを優先処理する優先処
理基準を予め設定しておくことができる。さらには、そ
の優先処理基準を更新する更新手段をさらに設けても良
い。
【００１６】更新手段をソフトウェアにて実現するに
は、前記第１のバスマスタが有する複数のメモリマップ
を利用することができる。このとき更新手段は、前記第
１のバスマスタが使用する前記複数のメモリマップの一
つにより想定されるメモリアクセス頻度に基づいて前記
優先処理基準を定義し、使用されるメモリマップが変更
される度に、前記優先処理基準を再定義すればよい。
は、前記第１のバスマスタが有する複数のメモリマップ
を利用することができる。このとき更新手段は、前記第
１のバスマスタが使用する前記複数のメモリマップの一
つにより想定されるメモリアクセス頻度に基づいて前記
優先処理基準を定義し、使用されるメモリマップが変更
される度に、前記優先処理基準を再定義すればよい。
【００１７】更新手段をハードウェアにて構成するため
には、前記メモリコントローラは前記優先処理基準を格
納するレジスタを有すればよい。このとき更新手段は、
前記メモリアクセス要求の実績に基づいて、前記レジス
タ内の前記優先処理基準を更新する。
には、前記メモリコントローラは前記優先処理基準を格
納するレジスタを有すればよい。このとき更新手段は、
前記メモリアクセス要求の実績に基づいて、前記レジス
タ内の前記優先処理基準を更新する。
【００１８】このような更新手段の具体例として、基準
時間内に入力された前記高速バス経由のメモリアクセス
要求と前記低速バス経由のメモリアクセス要求とをそれ
ぞれカウントするカウンタと、前記カウンタからの出力
に基づいて前記優先処理基準を変更する基準変更部とを
挙げることができる。
時間内に入力された前記高速バス経由のメモリアクセス
要求と前記低速バス経由のメモリアクセス要求とをそれ
ぞれカウントするカウンタと、前記カウンタからの出力
に基づいて前記優先処理基準を変更する基準変更部とを
挙げることができる。
【００１９】前記カウンタは、前記高速バス及び低速バ
ス経由のメモリアクセス要求の一方をカウントアップ
し、その他方をカウントダウンし、かつ前記基準時間毎
にリセットされるように構成できる。このとき基準更新
部は、前記カウンタが所定値をカウントアップまたはカ
ウントダウンした時に、前記優先処理基準を変更する。
ス経由のメモリアクセス要求の一方をカウントアップ
し、その他方をカウントダウンし、かつ前記基準時間毎
にリセットされるように構成できる。このとき基準更新
部は、前記カウンタが所定値をカウントアップまたはカ
ウントダウンした時に、前記優先処理基準を変更する。
【００２０】優先処理基準の指標として、前記低速及び
高速バスを伝送されるデータに、該データの属性を示す
パラメータが付加することができる。このときメモリコ
ントローラは、前記優先処理基準の他、前記パラメータ
に基づいて、前記データの処理順位を決定することがで
きる。
高速バスを伝送されるデータに、該データの属性を示す
パラメータが付加することができる。このときメモリコ
ントローラは、前記優先処理基準の他、前記パラメータ
に基づいて、前記データの処理順位を決定することがで
きる。
【００２１】前記パラメータの一例として前記データの
サイズを挙げることができる。この場合メモリコントロ
ーラは、例えば前記データのサイズが小さいものを優先
処理することができる。
サイズを挙げることができる。この場合メモリコントロ
ーラは、例えば前記データのサイズが小さいものを優先
処理することができる。
【００２２】前記パラメータの他の例として、前記デー
タのリアルタイム処理度を挙げることができる。この場
合メモリコントローラは、前記リアルタイム処理度が高
いものを優先処理することができる。
タのリアルタイム処理度を挙げることができる。この場
合メモリコントローラは、前記リアルタイム処理度が高
いものを優先処理することができる。
【００２３】本発明の一態様に係る半導体装置では、前
記第１および第２のメモリのいずれか一方または双方
を、半導体装置に内蔵させても良いし、あるいは外部接
続しても良い。
記第１および第２のメモリのいずれか一方または双方
を、半導体装置に内蔵させても良いし、あるいは外部接
続しても良い。
【００２４】本発明の一態様に係る半導体装置であっ
て、前記第２のメモリを前記半導体装置の外部に設けた
場合は次のように構成しても良い。すなわち、前記第１
のバスマスタが同時処理するビット数をＮとしたとき、
前記メモリコントローラはＮ／２nビット（ｎは自然数
で、Ｎ／２nは４の倍数）ずつ、Ｎ／２n個の端子を介し
て、前記第２のメモリとの間でデータを入出力すること
ができる。こうして、外部に設けた第２のメモリとの接
続用端子数を削減することができる。
て、前記第２のメモリを前記半導体装置の外部に設けた
場合は次のように構成しても良い。すなわち、前記第１
のバスマスタが同時処理するビット数をＮとしたとき、
前記メモリコントローラはＮ／２nビット（ｎは自然数
で、Ｎ／２nは４の倍数）ずつ、Ｎ／２n個の端子を介し
て、前記第２のメモリとの間でデータを入出力すること
ができる。こうして、外部に設けた第２のメモリとの接
続用端子数を削減することができる。
【００２５】本発明の他の態様に係るデュアルバスシス
テムは、デュアルバスを有する半導体装置に第１の外部
メモリと第２の外部メモリとを接続することで構成でき
る。
テムは、デュアルバスを有する半導体装置に第１の外部
メモリと第２の外部メモリとを接続することで構成でき
る。
【００２６】本発明のさらに他の態様に係る電子機器
は、そのデュアルバスシステムを含んで構成することが
できる。
は、そのデュアルバスシステムを含んで構成することが
できる。
【００２７】本発明の他の態様に係るメモリ共有型ュア
ルバスシステムは、メモリ共有型デュアルバスを有する
半導体装置に第１の外部メモリと第２の外部メモリとを
接続することで構成できる。
ルバスシステムは、メモリ共有型デュアルバスを有する
半導体装置に第１の外部メモリと第２の外部メモリとを
接続することで構成できる。
【００２８】本発明のさらに他の態様に係る電子機器
は、そのメモリ共有型デュアルバスシステムを含んで構
成することができる。
は、そのメモリ共有型デュアルバスシステムを含んで構
成することができる。
【００２９】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して具体的に説明する。
を参照して具体的に説明する。
【００３０】（電子機器の説明）本発明が適用される電
子機器としては、その詳細を後述するデュアルバスシテ
ム、あるいはメモリ共有型デュアルバスシステムが搭載
されたものであれば、その適用分野は問わない。
子機器としては、その詳細を後述するデュアルバスシテ
ム、あるいはメモリ共有型デュアルバスシステムが搭載
されたものであれば、その適用分野は問わない。
【００３１】この種の電子機器の一例として、図１に示
すＥメールホン１０を挙げることができる。図１におい
て、このＥメールホン１０は、電話機本体１２に、操作
部１４、液晶表示装置（ＬＣＤ）１６、アンテナ１８及
びハンドセット２０を備えている。Ｅメールホン１０で
の操作入力は、操作部１４上の各種操作キーから入力す
るものの他、ＬＣＤ１６上のタッチパネルを利用するこ
ともできる。
すＥメールホン１０を挙げることができる。図１におい
て、このＥメールホン１０は、電話機本体１２に、操作
部１４、液晶表示装置（ＬＣＤ）１６、アンテナ１８及
びハンドセット２０を備えている。Ｅメールホン１０で
の操作入力は、操作部１４上の各種操作キーから入力す
るものの他、ＬＣＤ１６上のタッチパネルを利用するこ
ともできる。
【００３２】（システムＬＳＩの説明）図１に示す電子
機器１０には、半導体装置であるシステムＬＳＩ３０が
搭載され、そのブロック図が図２に示されている。この
システムＬＳＩは、システムオンチップとも称され、Ｃ
ＰＵとその周辺回路とを１チップ化したものである。
機器１０には、半導体装置であるシステムＬＳＩ３０が
搭載され、そのブロック図が図２に示されている。この
システムＬＳＩは、システムオンチップとも称され、Ｃ
ＰＵとその周辺回路とを１チップ化したものである。
【００３３】図２において、システムＬＳＩ３０には例
えば２つの外部メモリとして、低速用の第１の外部メモ
リ３２と、高速用の第２の外部メモリ３４とが接続され
ている。第１の外部メモリ３２は例えばＳＲＡＭ、ＲＯ
Ｍなどが用いられ、第２の外部メモリ３４として本実施
の形態では例えばＳＤＲＡＭ（シンクロナス ダイナミ
ック ランダム アクセス メモリ）が用いられてい
る。システムＬＳＩ３０にはさらに、低速用バススレー
ブである第１の外部メモリ３２へのアクセスを可能とす
る低速バス４０と、高速用バススレーブである第２の外
部メモリ３４へのアクセスを可能とする高速バス４２と
を備えている。低速バス４０のためのバスクロックの周
波数は例えば３３〜６６ＭＨｚであり、高速バス４２の
ためのバスクロックの周波数は低速バス４０よりも速い
例えば６６〜１３３ＭＨｚである。
えば２つの外部メモリとして、低速用の第１の外部メモ
リ３２と、高速用の第２の外部メモリ３４とが接続され
ている。第１の外部メモリ３２は例えばＳＲＡＭ、ＲＯ
Ｍなどが用いられ、第２の外部メモリ３４として本実施
の形態では例えばＳＤＲＡＭ（シンクロナス ダイナミ
ック ランダム アクセス メモリ）が用いられてい
る。システムＬＳＩ３０にはさらに、低速用バススレー
ブである第１の外部メモリ３２へのアクセスを可能とす
る低速バス４０と、高速用バススレーブである第２の外
部メモリ３４へのアクセスを可能とする高速バス４２と
を備えている。低速バス４０のためのバスクロックの周
波数は例えば３３〜６６ＭＨｚであり、高速バス４２の
ためのバスクロックの周波数は低速バス４０よりも速い
例えば６６〜１３３ＭＨｚである。
【００３４】低速バス４０のバスマスタ（第１のバスマ
スタ）として、ＣＰＵ５０、ＤＭＡＣ（ダイレクト メ
モリ アクセス コントローラ）５２が設けられてい
る。この第１のバスマスタ（ＣＰＵ５０及びＤＭＡ５
２）は、低速バス４０及び外部バスコントローラ７０を
介して、低速バススレーブである第１の外部メモリ３２
にアクセス可能である。
スタ）として、ＣＰＵ５０、ＤＭＡＣ（ダイレクト メ
モリ アクセス コントローラ）５２が設けられてい
る。この第１のバスマスタ（ＣＰＵ５０及びＤＭＡ５
２）は、低速バス４０及び外部バスコントローラ７０を
介して、低速バススレーブである第１の外部メモリ３２
にアクセス可能である。
【００３５】なお、低速バス４０にはさらに、周辺バス
ブリッジ５４及びＤＳＰ（デジタルシグナル プロセッ
サ）５６等が接続されている。
ブリッジ５４及びＤＳＰ（デジタルシグナル プロセッ
サ）５６等が接続されている。
【００３６】高速バス４２のバスマスタ（第２のバスマ
スタ）として、無線用ＭＡＣ（メディア アクセス コ
ントローラ）６０、インサーネット用ＭＡＣ６２、ＬＣ
Ｄコントローラ６４が設けられている。この第２のバス
マスタ（無線用ＭＡＣ６０、インサーネット用ＭＡＣ６
２及びＬＣＤコントローラ６４）は、高速バス４２及び
外部メモリコントローラ７２を介して、高速バススレー
ブである第２の外部メモリ３４にアクセス可能である。
スタ）として、無線用ＭＡＣ（メディア アクセス コ
ントローラ）６０、インサーネット用ＭＡＣ６２、ＬＣ
Ｄコントローラ６４が設けられている。この第２のバス
マスタ（無線用ＭＡＣ６０、インサーネット用ＭＡＣ６
２及びＬＣＤコントローラ６４）は、高速バス４２及び
外部メモリコントローラ７２を介して、高速バススレー
ブである第２の外部メモリ３４にアクセス可能である。
【００３７】なお、これら第２のバスマスタ６０，６
２，６４も低速バス４０に接続され、第２のバスマスタ
６０，６２，６４とＣＰＵ５０との間で、データ、アド
レス及びコマンド伝送が可能となっている。
２，６４も低速バス４０に接続され、第２のバスマスタ
６０，６２，６４とＣＰＵ５０との間で、データ、アド
レス及びコマンド伝送が可能となっている。
【００３８】このようなデュアルバスシステムにより、
第１のバスマスタの一つである例えばＣＰＵ５０が低速
バス４０及び外部バスコントローラ７０を介して第１の
外部メモリ３２にアクセスしている間も、第２のバスマ
スタ６０，６２，６４の一つが高速バス４２及び外部メ
モリコントローラ７２を介して第２の外部メモリ３４に
アクセスすることができる。しかも、第２のバスマスタ
６０，６２，６４は、低速バス４０の低速バスクロック
に律速されない高速バスクロックにてデータ伝送を実施
することができ、システムＬＳＩ３０のパフォーマンス
が向上する。
第１のバスマスタの一つである例えばＣＰＵ５０が低速
バス４０及び外部バスコントローラ７０を介して第１の
外部メモリ３２にアクセスしている間も、第２のバスマ
スタ６０，６２，６４の一つが高速バス４２及び外部メ
モリコントローラ７２を介して第２の外部メモリ３４に
アクセスすることができる。しかも、第２のバスマスタ
６０，６２，６４は、低速バス４０の低速バスクロック
に律速されない高速バスクロックにてデータ伝送を実施
することができ、システムＬＳＩ３０のパフォーマンス
が向上する。
【００３９】ここで、第２のバスマスタ６０，６２，６
４は、第２の外部メモリ３４にのみアクセス可能である
のに対して、第１のバスマスタ５０，５２（ＣＰＵ５０
のみでも可）は、第１及び第２の外部メモリ３２，３４
にアクセス可能である。
４は、第２の外部メモリ３４にのみアクセス可能である
のに対して、第１のバスマスタ５０，５２（ＣＰＵ５０
のみでも可）は、第１及び第２の外部メモリ３２，３４
にアクセス可能である。
【００４０】この場合、第１，第２のバスマスタが第２
の外部メモリ３４を共有するメモリ共有型デュアルバス
システムが構築される。
の外部メモリ３４を共有するメモリ共有型デュアルバス
システムが構築される。
【００４１】周辺バスブリッジ５４には周辺バス４４が
接続されている。この周辺バス４４には、割り込みコン
トローラ（ＩＮＴ）８０、タイマーコトンローラ（ＴＩ
Ｍ）８２、アナログ／デジタルコンバータ（ＡＤＣ）８
４、ＰＣカードインターフェース８６、メモリカードイ
ンターフェース８８、ウォッチ・ドック・タイマー（Ｗ
ＤＴ）９０及びリアルタイムクロック（ＲＴＣ）９２が
接続されている。
接続されている。この周辺バス４４には、割り込みコン
トローラ（ＩＮＴ）８０、タイマーコトンローラ（ＴＩ
Ｍ）８２、アナログ／デジタルコンバータ（ＡＤＣ）８
４、ＰＣカードインターフェース８６、メモリカードイ
ンターフェース８８、ウォッチ・ドック・タイマー（Ｗ
ＤＴ）９０及びリアルタイムクロック（ＲＴＣ）９２が
接続されている。
【００４２】このように、周辺バスブリッジ５４を介し
て周辺バス４４を設けることで、ＣＰＵ５０の周辺回路
の増設を１チップ内にて可能としている。
て周辺バス４４を設けることで、ＣＰＵ５０の周辺回路
の増設を１チップ内にて可能としている。
【００４３】システムＬＳＩ３０には、種々の周波数ク
ロックを生成する発振器としてフェース ロックド ル
ープ（ＰＬＬ）９４が設けられている。このＰＬＬ９４
は、低速及び高速バス４０，４２のための低速、高速バ
スクロックを生成するものである。さらにＰＬＬ９４
は、外部メモリコントローラ７２にて用いられるメモリ
アクセスクロックを生成しているが、この点については
後述する。
ロックを生成する発振器としてフェース ロックド ル
ープ（ＰＬＬ）９４が設けられている。このＰＬＬ９４
は、低速及び高速バス４０，４２のための低速、高速バ
スクロックを生成するものである。さらにＰＬＬ９４
は、外部メモリコントローラ７２にて用いられるメモリ
アクセスクロックを生成しているが、この点については
後述する。
【００４４】（外部メモリコントローラの説明）図３
は、外部メモリコントローラ７２のブロック図である。
図３において、この外部メモリコントローラ７２は、メ
モリアクセス制御部１００、レジスタ１０２及びレジス
タ内容更新回路１０４を有する。なお、レジスタ内容更
新回路１０４については後述する。メモリアクセス制御
部１００は、ＰＬＬ９４からのメモリアクセスクロック
に従って、低速バス４０または高速バス４２を介して入
力されたメモリアクセス要求に基づいて、第２の外部メ
モリ３４に対するデータリードまたはデータライトを制
御する。また、メモリアクセス制御部１００は、複数の
メモリアクセス要求が競合する場合には、レジスタ１０
２に予め記憶された優先処理基準に従って、複数のメモ
リアクセス要求に順番に応答する。なお、レジスタ１０
２に記憶された優先処理基準は、過去のメモリアクセス
要求の実績などに基づいて、レジスタ内容更新回路１０
４によって更新可能である。
は、外部メモリコントローラ７２のブロック図である。
図３において、この外部メモリコントローラ７２は、メ
モリアクセス制御部１００、レジスタ１０２及びレジス
タ内容更新回路１０４を有する。なお、レジスタ内容更
新回路１０４については後述する。メモリアクセス制御
部１００は、ＰＬＬ９４からのメモリアクセスクロック
に従って、低速バス４０または高速バス４２を介して入
力されたメモリアクセス要求に基づいて、第２の外部メ
モリ３４に対するデータリードまたはデータライトを制
御する。また、メモリアクセス制御部１００は、複数の
メモリアクセス要求が競合する場合には、レジスタ１０
２に予め記憶された優先処理基準に従って、複数のメモ
リアクセス要求に順番に応答する。なお、レジスタ１０
２に記憶された優先処理基準は、過去のメモリアクセス
要求の実績などに基づいて、レジスタ内容更新回路１０
４によって更新可能である。
【００４５】（外部メモリコントローラの動作説明）図
４は、図２及び図３に示す外部メモリコントローラ７２
にて実施される動作を説明するためのフローチャートで
あり、複数のメモリアクセス要求が競合した場合でも優
先処理基準に従って応答する動作例を示している。
４は、図２及び図３に示す外部メモリコントローラ７２
にて実施される動作を説明するためのフローチャートで
あり、複数のメモリアクセス要求が競合した場合でも優
先処理基準に従って応答する動作例を示している。
【００４６】図４に示すフローチャートでは、図３に示
すレジスタ１０２に格納された優先処理基準の初期値と
して、低速バス４０経由の一つのメモリアクセス要求の
前に、高速バス４２経由の複数のメモリアクセス要求を
優先処理する基準（ＨＳ−Ｂｕｓ：ＬＳ−Ｂｕｓ＝２：
１）が格納された例を示している。なお、初期値の２：
１の比率は、例えば高速バスクロック周波数と低速バス
クロック周波数との比率などに基づいて初期設定でき
る。
すレジスタ１０２に格納された優先処理基準の初期値と
して、低速バス４０経由の一つのメモリアクセス要求の
前に、高速バス４２経由の複数のメモリアクセス要求を
優先処理する基準（ＨＳ−Ｂｕｓ：ＬＳ−Ｂｕｓ＝２：
１）が格納された例を示している。なお、初期値の２：
１の比率は、例えば高速バスクロック周波数と低速バス
クロック周波数との比率などに基づいて初期設定でき
る。
【００４７】図４のステップ１では、外部メモリコント
ローラ７２に対してメモリアクセス要求があったか否か
が判断され、さらにその要求が一つであるか複数である
かが判断される。メモリアクセス要求が一つであれば、
メモリアクセス要求の競合がないので、そのメモリアク
セス要求をステップ２にて実行すればよい。
ローラ７２に対してメモリアクセス要求があったか否か
が判断され、さらにその要求が一つであるか複数である
かが判断される。メモリアクセス要求が一つであれば、
メモリアクセス要求の競合がないので、そのメモリアク
セス要求をステップ２にて実行すればよい。
【００４８】図４のステップ１にて複数のメモリアクセ
ス要求があった場合には、図４のステップ３にて、その
複数のメモリアクセス要求の種類が判別される。まず、
複数のメモリアクセス要求の全てが低速バス４０経由で
あれば、図４のステップ４にて低速バス４０経由の複数
のメモリアクセス要求の一つを実行する。この後、次の
ステップ５では「残りの要求有り？」の判断が必ずＹＥ
Ｓとなるので、ステップ４に戻って残りのメモリアクセ
ス要求を実行する。以降は、ステップ５にて「残りの要
求有り？」の判断がＮＯとなるまでステップ４，５が繰
り返し実行される。
ス要求があった場合には、図４のステップ３にて、その
複数のメモリアクセス要求の種類が判別される。まず、
複数のメモリアクセス要求の全てが低速バス４０経由で
あれば、図４のステップ４にて低速バス４０経由の複数
のメモリアクセス要求の一つを実行する。この後、次の
ステップ５では「残りの要求有り？」の判断が必ずＹＥ
Ｓとなるので、ステップ４に戻って残りのメモリアクセ
ス要求を実行する。以降は、ステップ５にて「残りの要
求有り？」の判断がＮＯとなるまでステップ４，５が繰
り返し実行される。
【００４９】ここで、低速バス４０経由の複数のメモリ
アクセス要求のうち、いずれのメモリアクセス要求を優
先するかの基準については、例えば以下のものを挙げる
ことができる。その一つはデータのサイズであり、他の
一つはデータのリアルタイム処理度である。
アクセス要求のうち、いずれのメモリアクセス要求を優
先するかの基準については、例えば以下のものを挙げる
ことができる。その一つはデータのサイズであり、他の
一つはデータのリアルタイム処理度である。
【００５０】データサイズが、例えば８ビット、１６ビ
ット、３２ビット、６４ビット、１２８ビット、２５６
ビットの６種類とした場合、そのデータサイズを３ビッ
トで符号化してメモリアクセス要求の先頭ビット側に設
けておくことができる。また、データのリアルタイム処
理度を例えば４段階に設定し、それを２ビットで符号化
して、データサイズと同様にメモリアクセス要求の先頭
ビット側に設けておくことができる。例えば、音声と画
像の各データが競合した場合、音声データを優先処理し
た方が好ましいので、音声データには画像データよりも
リアルタイム処理度を高く設定しておくことが好まし
い。
ット、３２ビット、６４ビット、１２８ビット、２５６
ビットの６種類とした場合、そのデータサイズを３ビッ
トで符号化してメモリアクセス要求の先頭ビット側に設
けておくことができる。また、データのリアルタイム処
理度を例えば４段階に設定し、それを２ビットで符号化
して、データサイズと同様にメモリアクセス要求の先頭
ビット側に設けておくことができる。例えば、音声と画
像の各データが競合した場合、音声データを優先処理し
た方が好ましいので、音声データには画像データよりも
リアルタイム処理度を高く設定しておくことが好まし
い。
【００５１】外部メモリアクセスコントローラ７２は、
メモリアクセス要求が上記の通り競合した場合、そのデ
ータサイズ及びリアルタイム処理度を符号化したビット
情報に基づいて、その優先処理の順位を決定することが
できる。
メモリアクセス要求が上記の通り競合した場合、そのデ
ータサイズ及びリアルタイム処理度を符号化したビット
情報に基づいて、その優先処理の順位を決定することが
できる。
【００５２】この優先処理順位としては、例えば、デー
タサイズが小さいものほど優先し、リアルタイム処理度
の高いものほど優先して処理することができる。この優
先処理基準についても、図３に示すレジスタ１０２に格
納しておくことができる。
タサイズが小さいものほど優先し、リアルタイム処理度
の高いものほど優先して処理することができる。この優
先処理基準についても、図３に示すレジスタ１０２に格
納しておくことができる。
【００５３】図４のステップ３にて、複数のメモリアク
セス要求の全てが高速バス４２経由である場合には、図
４のステップ６，７を用いて、上記と同様に複数のメモ
リアクセス要求を一つずつ実行する。そして、この処理
は、ステップ７にて「残りの要求有り？」の判断がＮＯ
となるまで繰り返される。なお、高速バス４２経由のメ
モリアクセス要求が競合した場合の優先処理順位につい
ても、上述した通り例えばデータサイズ、リアルタイム
処理度などに基づいて決定することができる。
セス要求の全てが高速バス４２経由である場合には、図
４のステップ６，７を用いて、上記と同様に複数のメモ
リアクセス要求を一つずつ実行する。そして、この処理
は、ステップ７にて「残りの要求有り？」の判断がＮＯ
となるまで繰り返される。なお、高速バス４２経由のメ
モリアクセス要求が競合した場合の優先処理順位につい
ても、上述した通り例えばデータサイズ、リアルタイム
処理度などに基づいて決定することができる。
【００５４】高速バス４０経由の複数のメモリアクセス
要求が競合した場合の優先処理基準の他の例として、複
数の第２のバスマスタ６０，６２，６４についてそれぞ
れ優先順位を予め設定しておいても良い。
要求が競合した場合の優先処理基準の他の例として、複
数の第２のバスマスタ６０，６２，６４についてそれぞ
れ優先順位を予め設定しておいても良い。
【００５５】図４のステップ３にて低速バス４０及び高
速バス４２経由のメモリアクセス要求が競合した場合に
ついて、図５も参照して説明する。図５は、メモリアク
セス要求Ａ〜Ｅ（ここで、Ａ〜Ｅはバスマスタの種別を
示す）がほぼ同時になされ、メモリアクセス要求Ａに続
いて同一のバスマスタから次のメモリアクセス要求Ａ２
が到達した競合状態を示している。図５において、メモ
リアクセス要求Ａ〜Ｃは、高速バス４２経由であり、そ
の優先処理順位はデータサイズ等に基づきＡ，Ｂ，Ｃの
順とする。メモリアクセス要求Ｄ，Ｅは低速バス４０経
由であり、その優先処理順位はデータサイズ等に基づき
Ｄ，Ｅの順とする。図３のレジスタ１０２に格納された
優先処理基準に従って、図４のステップ８にて先ず高速
バス４０経由のメモリアクセス要求が選択され、しかも
上述の通り第１優先順位のメモリアクセス要求Ａが優先
処理される。
速バス４２経由のメモリアクセス要求が競合した場合に
ついて、図５も参照して説明する。図５は、メモリアク
セス要求Ａ〜Ｅ（ここで、Ａ〜Ｅはバスマスタの種別を
示す）がほぼ同時になされ、メモリアクセス要求Ａに続
いて同一のバスマスタから次のメモリアクセス要求Ａ２
が到達した競合状態を示している。図５において、メモ
リアクセス要求Ａ〜Ｃは、高速バス４２経由であり、そ
の優先処理順位はデータサイズ等に基づきＡ，Ｂ，Ｃの
順とする。メモリアクセス要求Ｄ，Ｅは低速バス４０経
由であり、その優先処理順位はデータサイズ等に基づき
Ｄ，Ｅの順とする。図３のレジスタ１０２に格納された
優先処理基準に従って、図４のステップ８にて先ず高速
バス４０経由のメモリアクセス要求が選択され、しかも
上述の通り第１優先順位のメモリアクセス要求Ａが優先
処理される。
【００５６】次に、図４のステップ９では、低速バス４
０経由及び高速バス４２経由のメモリアクセス要求Ｂ〜
Ｅ，Ａ２が残っているので、「両方」と判断される。
０経由及び高速バス４２経由のメモリアクセス要求Ｂ〜
Ｅ，Ａ２が残っているので、「両方」と判断される。
【００５７】次に、図４のステップ１０では、「高速バ
ス４０経由のメモリアクセス要求を２回続けて実行済み
？」の判断がＮＯとなるため、ステップ８に戻って高速
バス４０経由のメモリアクセス要求Ｂが、第２優先順位
にて実行される。
ス４０経由のメモリアクセス要求を２回続けて実行済み
？」の判断がＮＯとなるため、ステップ８に戻って高速
バス４０経由のメモリアクセス要求Ｂが、第２優先順位
にて実行される。
【００５８】その後のステップ９でも、低速バス４０経
由及び高速バス４２経由のメモリアクセス要求Ｃ〜Ｅ，
Ａ２が残っているので、「両方」と判断される。
由及び高速バス４２経由のメモリアクセス要求Ｃ〜Ｅ，
Ａ２が残っているので、「両方」と判断される。
【００５９】次に、図４のステップ１０では、「高速バ
ス４０経由のメモリアクセス要求を２回続けて実行済み
？」の判断がＹＥＳとなるため、ステップ１１にて低速
バス４０経由のメモリアクセス要求Ｄが第３優先順位に
て実行される。
ス４０経由のメモリアクセス要求を２回続けて実行済み
？」の判断がＹＥＳとなるため、ステップ１１にて低速
バス４０経由のメモリアクセス要求Ｄが第３優先順位に
て実行される。
【００６０】その後のステップ９でも、低速バス４０経
由及び高速バス４２経由のメモリアクセス要求Ｃ，Ｅ，
Ａ２が残っているので、「両方」と判断される。
由及び高速バス４２経由のメモリアクセス要求Ｃ，Ｅ，
Ａ２が残っているので、「両方」と判断される。
【００６１】次に、図４のステップ１０では、「高速バ
ス４０経由のメモリアクセス要求を２回続けて実行済み
？」の判断がＮＯとなるため、ステップ８に戻って高速
バス４０経由のメモリアクセス要求Ｃが、第４優先順位
にて実行される。
ス４０経由のメモリアクセス要求を２回続けて実行済み
？」の判断がＮＯとなるため、ステップ８に戻って高速
バス４０経由のメモリアクセス要求Ｃが、第４優先順位
にて実行される。
【００６２】その後に、図４のステップ９でも、低速バ
ス４０経由及び高速バス４２経由のメモリアクセス要求
Ｅ，Ａ２が残っているので、「両方」と判断される。
ス４０経由及び高速バス４２経由のメモリアクセス要求
Ｅ，Ａ２が残っているので、「両方」と判断される。
【００６３】次に、図４のステップ１０では、「高速バ
ス４０経由のメモリアクセス要求を２回続けて実行済み
？」の判断がＮＯとなるため、ステップ８に戻って高速
バス４０経由のメモリアクセス要求Ａ２が、第５優先順
位にて実行される。その後のステップ９では、低速バス
４０経由のメモリアクセス要求Ｅしか残っていないの
で、ステップ１２にてメモリアクセス要求Ｅが第６優先
順位にて実行される。次のステップ１３では、残りのメ
モリアクセス要求がなしと判断されるので、ステップ１
に戻って次のメモリアクセス要求を待機することにな
る。このようにして、図５に示す実行手順Ａ，Ｂ，Ｄ，
Ｃ，Ａ２，Ｅが定められている。 （優先処理基準の更新）図５のフローチャートは、図３
のレジスタ１０２に格納された初期値の優先処理基準に
基づいて、競合した複数のメモリアクセス要求を実行す
るものであった。
ス４０経由のメモリアクセス要求を２回続けて実行済み
？」の判断がＮＯとなるため、ステップ８に戻って高速
バス４０経由のメモリアクセス要求Ａ２が、第５優先順
位にて実行される。その後のステップ９では、低速バス
４０経由のメモリアクセス要求Ｅしか残っていないの
で、ステップ１２にてメモリアクセス要求Ｅが第６優先
順位にて実行される。次のステップ１３では、残りのメ
モリアクセス要求がなしと判断されるので、ステップ１
に戻って次のメモリアクセス要求を待機することにな
る。このようにして、図５に示す実行手順Ａ，Ｂ，Ｄ，
Ｃ，Ａ２，Ｅが定められている。 （優先処理基準の更新）図５のフローチャートは、図３
のレジスタ１０２に格納された初期値の優先処理基準に
基づいて、競合した複数のメモリアクセス要求を実行す
るものであった。
【００６４】この優先処理基準は、例えばメモリアクセ
ス要求の実績に基づいて更新可能であり、そのための一
例が図３に示されている。
ス要求の実績に基づいて更新可能であり、そのための一
例が図３に示されている。
【００６５】図３に示すレジスト内容更新回路１０４
は、カウンタ１０６及び基準変更部１０８を有する。カ
ウンタ１０６は、基準時間Ｔ内に入力され高速バス４２
経由のメモリアクセス要求と前記低速バス４０経由のメ
モリアクセス要求とをそれぞれカウントするものであ
る。このカウンタ１０６は、高速バス及び低速バス経由
のアクセス要求の一方をカウントアップし、その他方を
カウントダウンするように構成でき、かつ基準時間Ｔ毎
にリセットされる。
は、カウンタ１０６及び基準変更部１０８を有する。カ
ウンタ１０６は、基準時間Ｔ内に入力され高速バス４２
経由のメモリアクセス要求と前記低速バス４０経由のメ
モリアクセス要求とをそれぞれカウントするものであ
る。このカウンタ１０６は、高速バス及び低速バス経由
のアクセス要求の一方をカウントアップし、その他方を
カウントダウンするように構成でき、かつ基準時間Ｔ毎
にリセットされる。
【００６６】本実施の形態では例えば、基準時間Ｔ内の
高速バス４２経由のメモリアクセス要求の度にカウント
アップ（＋１）し、低速バス４０経由のメモリアクセス
要求の度にカウントダウン（−１）するものとする。
高速バス４２経由のメモリアクセス要求の度にカウント
アップ（＋１）し、低速バス４０経由のメモリアクセス
要求の度にカウントダウン（−１）するものとする。
【００６７】この場合、基準更新部１０８は、カウンタ
１０６が基準時間Ｔ内に所定値（例えば＋５）までカウ
ントアップしてオーバーフローを生じたときには、レジ
スト１０２内の高速、低速バス経由のメモリアクセス要
求の実行比率を、初期値の２：１から３：１に変更す
る。また基準更新部１０８は、カウンタ１０６が基準時
間Ｔ内に所定値（例えば−５）までカウントダウンして
アンダーフローを生じた時には、その実行比率を初期値
の２：１から１：１に変更する。
１０６が基準時間Ｔ内に所定値（例えば＋５）までカウ
ントアップしてオーバーフローを生じたときには、レジ
スト１０２内の高速、低速バス経由のメモリアクセス要
求の実行比率を、初期値の２：１から３：１に変更す
る。また基準更新部１０８は、カウンタ１０６が基準時
間Ｔ内に所定値（例えば−５）までカウントダウンして
アンダーフローを生じた時には、その実行比率を初期値
の２：１から１：１に変更する。
【００６８】このように、基準時間Ｔ内での低速バス４
０または高速バス４２経由のメモリアクセス要求の回数
に応じて、優先処理基準を変更することができる。
０または高速バス４２経由のメモリアクセス要求の回数
に応じて、優先処理基準を変更することができる。
【００６９】このような優先処理基準の更新は、上述し
たハードウェアによる手法に限らず、ソフトウェアの手
法を採用しても良い。ソフトウェアの手法では、外部メ
モリコントローラ７２に設定される優先処理基準が、Ｃ
ＰＵ５０からのプログラムによって定義される。この一
例として、ＣＰＵ５０のメモリマップを用いることがで
きる。ＣＰＵ５０は実行するアプリケーションソフト毎
に用意された複数のメモリマップを予め有している。各
メモリマップにはそのアプリケーションソフトの実行時
に使用するメモリの割り当てが定義されているので、実
行するアプリケーションソフト毎にＣＰＵ５０が主メモ
リである第２の外部メモリ３４にアクセスする頻度を想
定することができる。ＣＰＵ５０がその想定されるメモ
リアクセス頻度に基づいて、優先処理基準を２：１，
３：１，４：１などとプログラム上で再定義すること
で、外部メモリコントローラ７２にて用いられる優先処
理基準をプログラム上にて変更することができる。
たハードウェアによる手法に限らず、ソフトウェアの手
法を採用しても良い。ソフトウェアの手法では、外部メ
モリコントローラ７２に設定される優先処理基準が、Ｃ
ＰＵ５０からのプログラムによって定義される。この一
例として、ＣＰＵ５０のメモリマップを用いることがで
きる。ＣＰＵ５０は実行するアプリケーションソフト毎
に用意された複数のメモリマップを予め有している。各
メモリマップにはそのアプリケーションソフトの実行時
に使用するメモリの割り当てが定義されているので、実
行するアプリケーションソフト毎にＣＰＵ５０が主メモ
リである第２の外部メモリ３４にアクセスする頻度を想
定することができる。ＣＰＵ５０がその想定されるメモ
リアクセス頻度に基づいて、優先処理基準を２：１，
３：１，４：１などとプログラム上で再定義すること
で、外部メモリコントローラ７２にて用いられる優先処
理基準をプログラム上にて変更することができる。
【００７０】このように、例えばＬＣＤ１６での表示期
間中には定期的にデータを扱うＬＣＤコントローラ６４
とは異なり、ネットワークに繋がるインサーネット用Ｍ
ＡＣ６０等は、一度に大量のデータを扱う期間もあれ
ば、全くデータを扱わない期間もある。このように、状
況に応じて優先処理基準を変更することにより、各状況
で最適な処理を実現することができる。
間中には定期的にデータを扱うＬＣＤコントローラ６４
とは異なり、ネットワークに繋がるインサーネット用Ｍ
ＡＣ６０等は、一度に大量のデータを扱う期間もあれ
ば、全くデータを扱わない期間もある。このように、状
況に応じて優先処理基準を変更することにより、各状況
で最適な処理を実現することができる。
【００７１】なお、本発明は上述した実施形態に限定さ
れるものではなく、本発明の要旨の範囲内で種々の変形
実施が可能となる。
れるものではなく、本発明の要旨の範囲内で種々の変形
実施が可能となる。
【００７２】例えば、第１のバスマスタ（例えばＣＰＵ
５０）が同時処理するビット数をＮとしたとき、外部メ
モリコントローラ７２はＮ／２nビット（ｎは自然数
で、Ｎ／２nは４の倍数）ずつ、Ｎ／２n個の端子を介し
て、第２の外部メモリ３４との間でデータを入出力する
ことができるように構成しても良い。具体的には、ＣＰ
Ｕ５０の同時処理ビット数Ｎを例えば３２ビットとす
る。このとき、８（ｎ＝２のとき３２／４＝８）個の端
子（図３に示す端子１１０）を介して、バースト転送な
どによって８ビットずつ４回繰り返して、計３２ビット
データを入出力することができる。あるいは、ｎ＝１の
場合には、１６（３２／２＝１６）個の端子を介して、
１６ビットずつ２回繰り返して計３２ビットのデータを
入出力することができる。こうして、例えば３２ビット
のデータ幅を８ビット、１６ビット等に狭めることで、
システムＬＳＩに設けられるデータ入出力端子数を削減
することができる。
５０）が同時処理するビット数をＮとしたとき、外部メ
モリコントローラ７２はＮ／２nビット（ｎは自然数
で、Ｎ／２nは４の倍数）ずつ、Ｎ／２n個の端子を介し
て、第２の外部メモリ３４との間でデータを入出力する
ことができるように構成しても良い。具体的には、ＣＰ
Ｕ５０の同時処理ビット数Ｎを例えば３２ビットとす
る。このとき、８（ｎ＝２のとき３２／４＝８）個の端
子（図３に示す端子１１０）を介して、バースト転送な
どによって８ビットずつ４回繰り返して、計３２ビット
データを入出力することができる。あるいは、ｎ＝１の
場合には、１６（３２／２＝１６）個の端子を介して、
１６ビットずつ２回繰り返して計３２ビットのデータを
入出力することができる。こうして、例えば３２ビット
のデータ幅を８ビット、１６ビット等に狭めることで、
システムＬＳＩに設けられるデータ入出力端子数を削減
することができる。
【００７３】また、上述した実施形態では第１，第２の
外部メモリを用いる構成を記載したが、これは、メモリ
交換を容易にするために適した構成である。これとは異
なり、これら第１，第２のメモリを共に半導体装置の内
部に配置する構成や、第１，第２のメモリの一方を半導
体装置の内部に、その他方を半導体装置の外部にそれぞ
れ設ける構成を採用することもできる。
外部メモリを用いる構成を記載したが、これは、メモリ
交換を容易にするために適した構成である。これとは異
なり、これら第１，第２のメモリを共に半導体装置の内
部に配置する構成や、第１，第２のメモリの一方を半導
体装置の内部に、その他方を半導体装置の外部にそれぞ
れ設ける構成を採用することもできる。
【図１】本発明の電子機器の一例であるＥメールホンの
概観図である。
概観図である。
【図２】図１の電子機器内に設けられるシステムＬＳＩ
のブロック図である。
のブロック図である。
【図３】図２中の外部メモリコントローラのブロック図
である。
である。
【図４】図２中の外部メモリコントローラの動作を説明
するフローチャートである。
するフローチャートである。
【図５】図２中の外部メモリコントローラにてデータが
競合した場合の優先処理手順の一例を説明する概略説明
図である。
競合した場合の優先処理手順の一例を説明する概略説明
図である。
１０ Ｅメールホン
１２ 電話機本体
１４ 操作部
１６ ＬＣＤ
１８ アンテナ
２０ ハンドセット
３０ システムＬＳＩ（半導体装置）
３２ 第１の外部メモリ（第１のメモリ：バススレー
ブ） ３４ 第２の外部メモリ（第２のメモリ：バススレー
ブ） ４０ 低速バス ４２ 高速バス ４４ 周辺バス ５０ ＣＰＵ（第１のバスマスタ） ５２ ダイレクト メモリ アクセス コントローラ
（ＤＭＡＣ：第１のバスマスタ） ５４ 周辺バスブリッジ ５６ ＤＳＰ ６０ 無線用ＭＡＣ（第２のバスマスタ） ６２ インサーネット用ＭＡＣ（第２のバスマスタ） ６４ ＬＣＤコントローラ（第２のバスマスタ） ７０ 外部バスコントローラ ７２ ＳＤＲＡＭコントローラ（外部メモリコントロー
ラ） ８０ 割り込みコントローラ（ＩＮＴ） ８２ タイマーコトンローラ（ＴＩＭ） ８４ アナログ／デジタルコンバータ（ＡＤＣ） ８６ ＰＣカードインターフェース ８８ メモリカードインターフェース ９０ ウォッチ・ドック・タイマー（ＷＤＴ） ９２ リアルタイムクロック（ＲＴＣ） ９４ フェース ロックド ループ（ＰＬＬ） １００ 外部メモリアクセス制御部 １０２ レジスタ １０４ レジスタ内容更新回路 １０６ カウンタ １０８ 基準変更部 １１０ 端子
ブ） ３４ 第２の外部メモリ（第２のメモリ：バススレー
ブ） ４０ 低速バス ４２ 高速バス ４４ 周辺バス ５０ ＣＰＵ（第１のバスマスタ） ５２ ダイレクト メモリ アクセス コントローラ
（ＤＭＡＣ：第１のバスマスタ） ５４ 周辺バスブリッジ ５６ ＤＳＰ ６０ 無線用ＭＡＣ（第２のバスマスタ） ６２ インサーネット用ＭＡＣ（第２のバスマスタ） ６４ ＬＣＤコントローラ（第２のバスマスタ） ７０ 外部バスコントローラ ７２ ＳＤＲＡＭコントローラ（外部メモリコントロー
ラ） ８０ 割り込みコントローラ（ＩＮＴ） ８２ タイマーコトンローラ（ＴＩＭ） ８４ アナログ／デジタルコンバータ（ＡＤＣ） ８６ ＰＣカードインターフェース ８８ メモリカードインターフェース ９０ ウォッチ・ドック・タイマー（ＷＤＴ） ９２ リアルタイムクロック（ＲＴＣ） ９４ フェース ロックド ループ（ＰＬＬ） １００ 外部メモリアクセス制御部 １０２ レジスタ １０４ レジスタ内容更新回路 １０６ カウンタ １０８ 基準変更部 １１０ 端子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年８月６日（２００２．８．６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】本発明の他の態様に係るメモリ共有型デュ
アルバスシステムは、メモリ共有型デュアルバスを有す
る半導体装置に第１の外部メモリと第２の外部メモリと
を接続することで構成できる。
アルバスシステムは、メモリ共有型デュアルバスを有す
る半導体装置に第１の外部メモリと第２の外部メモリと
を接続することで構成できる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】高速バス４２のバスマスタ（第２のバスマ
スタ）として、インサーネット用ＭＡＣ（メディア ア
クセス コントローラ）６０、無線用ＭＡＣ６２、ＬＣ
Ｄコントローラ６４が設けられている。この第２のバス
マスタ（インサーネット用ＭＡＣ６０、無線用ＭＡＣ６
２及びＬＣＤコントローラ６４）は、高速バス４２及び
外部メモリコントローラ７２を介して、高速バススレー
ブである第２の外部メモリ３４にアクセス可能である。
スタ）として、インサーネット用ＭＡＣ（メディア ア
クセス コントローラ）６０、無線用ＭＡＣ６２、ＬＣ
Ｄコントローラ６４が設けられている。この第２のバス
マスタ（インサーネット用ＭＡＣ６０、無線用ＭＡＣ６
２及びＬＣＤコントローラ６４）は、高速バス４２及び
外部メモリコントローラ７２を介して、高速バススレー
ブである第２の外部メモリ３４にアクセス可能である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】
１０ Ｅメールホン
１２ 電話機本体
１４ 操作部
１６ ＬＣＤ
１８ アンテナ
２０ ハンドセット
３０ システムＬＳＩ（半導体装置）
３２ 第１の外部メモリ（第１のメモリ：バススレー
ブ） ３４ 第２の外部メモリ（第２のメモリ：バススレー
ブ） ４０ 低速バス ４２ 高速バス ４４ 周辺バス ５０ ＣＰＵ（第１のバスマスタ） ５２ ダイレクト メモリ アクセス コントローラ
（ＤＭＡＣ：第１のバスマスタ） ５４ 周辺バスブリッジ ５６ ＤＳＰ ６０ インサーネット用ＭＡＣ（第２のバスマスタ） ６２ 無線用ＭＡＣ（第２のバスマスタ） ６４ ＬＣＤコントローラ（第２のバスマスタ） ７０ 外部バスコントローラ ７２ ＳＤＲＡＭコントローラ（外部メモリコントロー
ラ） ８０ 割り込みコントローラ（ＩＮＴ） ８２ タイマーコトンローラ（ＴＩＭ） ８４ アナログ／デジタルコンバータ（ＡＤＣ） ８６ ＰＣカードインターフェース ８８ メモリカードインターフェース ９０ ウォッチ・ドック・タイマー（ＷＤＴ） ９２ リアルタイムクロック（ＲＴＣ） ９４ フェース ロックド ループ（ＰＬＬ） １００ 外部メモリアクセス制御部 １０２ レジスタ １０４ レジスタ内容更新回路 １０６ カウンタ １０８ 基準変更部 １１０ 端子
ブ） ３４ 第２の外部メモリ（第２のメモリ：バススレー
ブ） ４０ 低速バス ４２ 高速バス ４４ 周辺バス ５０ ＣＰＵ（第１のバスマスタ） ５２ ダイレクト メモリ アクセス コントローラ
（ＤＭＡＣ：第１のバスマスタ） ５４ 周辺バスブリッジ ５６ ＤＳＰ ６０ インサーネット用ＭＡＣ（第２のバスマスタ） ６２ 無線用ＭＡＣ（第２のバスマスタ） ６４ ＬＣＤコントローラ（第２のバスマスタ） ７０ 外部バスコントローラ ７２ ＳＤＲＡＭコントローラ（外部メモリコントロー
ラ） ８０ 割り込みコントローラ（ＩＮＴ） ８２ タイマーコトンローラ（ＴＩＭ） ８４ アナログ／デジタルコンバータ（ＡＤＣ） ８６ ＰＣカードインターフェース ８８ メモリカードインターフェース ９０ ウォッチ・ドック・タイマー（ＷＤＴ） ９２ リアルタイムクロック（ＲＴＣ） ９４ フェース ロックド ループ（ＰＬＬ） １００ 外部メモリアクセス制御部 １０２ レジスタ １０４ レジスタ内容更新回路 １０６ カウンタ １０８ 基準変更部 １１０ 端子
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０６Ｆ 15/78 Ｇ０６Ｆ 15/78 ５１０Ｇ
Claims (20)
- 【請求項１】 バススレーブである第１のメモリへのア
クセスを可能とする低速バスと、他のバススレーブであ
る第２のメモリへのアクセスを可能とする高速バスと、
前記低速バスを介して、前記第１のメモリにアクセスす
る第１のバスマスタと、前記高速バスを介して、前記第
２のメモリにアクセスする少なくとも一つの第２のバス
マスタと、 を有することを特徴とする半導体装置。 - 【請求項２】 請求項１において、 低速バスクロック及び高速バスクロックをそれぞれ生成
する発振器をさらに有することを特徴とする半導体装
置。 - 【請求項３】 請求項１において、 前記低速及び高速バスの双方と接続され、かつ前記第２
のメモリに接続されて、メモリアクセスクロックに従っ
て前記第２のメモリへのアクセス制御を実施するメモリ
コントローラをさらに有し、前記メモリコントローラに
より、前記第２のメモリに対して前記第１及び第２のバ
スマスタの双方をアクセス可能としたことを特徴とする
半導体装置。 - 【請求項４】 請求項３において、 低速バスクロック、高速バスクロック及び前記メモリア
クセスクロックをそれぞれ生成する発振器をさらに有す
ることを特徴とする半導体装置。 - 【請求項５】 請求項３または４において、 前記メモリコントローラは、前記低速バス及び高速バス
を介して入力されるメモリアクセス要求が競合した場
合、前記高速バス経由のメモリアクセス要求を優先処理
することを特徴とする半導体装置。 - 【請求項６】 請求項５において、 前記メモリコントローラは、前記低速バス経由のメモリ
アクセス要求を処理する前に、前記高速バス経由の複数
のメモリアクセス要求を優先処理することを特徴とする
半導体装置。 - 【請求項７】 請求項５または６において、 前記メモリコントローラが複数のメモリアクセス要求い
ずれかを優先処理する優先処理基準が予め設定され、前
記優先処理基準を更新する更新手段をさらに有すること
を特徴とする半導体装置。 - 【請求項８】 請求項７において、 前記第１のバスマスタは複数のメモリマップを有し、 前記更新手段は、前記第１のバスマスタが使用する前記
複数のメモリマップの一つにより想定されるメモリアク
セス頻度に基づいて前記優先処理基準を定義し、使用さ
れるメモリマップが変更される度に、前記優先処理基準
を再定義することを特徴とする半導体装置。 - 【請求項９】 請求項７において、 前記メモリコントローラは前記優先処理基準を格納する
レジスタを有し、 前記更新手段は、前記メモリアクセス要求の実績に基づ
いて、前記レジスタ内の前記優先処理基準を更新するこ
とを特徴とする半導体装置。 - 【請求項１０】 請求項９において、 前記更新手段は、 基準時間内に入力された前記高速バス経由のメモリアク
セス要求と前記低速バス経由のメモリアクセス要求とを
それぞれカウントするカウンタと、 前記カウンタからの出力に基づいて前記優先処理基準を
変更する基準変更部と、 を有することを特徴とする半導体装置。 - 【請求項１１】 請求項１０において、 前記カウンタは、前記高速バス及び低速バス経由のメモ
リアクセス要求の一方をカウントアップし、その他方を
カウントダウンし、かつ前記基準時間毎にリセットさ
れ、 前記基準更新部は、前記カウンタが所定値をカウントア
ップまたはカウントダウンした時に、前記優先処理基準
を変更することを特徴とする半導体装置。 - 【請求項１２】 請求項３乃至１１のいずれかにおい
て、 前記低速及び高速バスを伝送されるデータには、該デー
タの属性を示すパラメータが付加され、前記メモリコン
トローラは、前記優先処理基準の他、前記パラメータに
基づいて、前記データの処理順位を決定することを特徴
とする半導体装置。 - 【請求項１３】 請求項１２において、 前記パラメータは前記データのサイズであり、 前記メモリコントローラは、前記データのサイズが小さ
いものを優先処理することを特徴とする半導体装置。 - 【請求項１４】 請求項１２において、 前記パラメータは、前記データのリアルタイム処理度で
あり、 前記メモリコントローラは、前記リアルタイム処理度が
高いものを優先処理することを特徴とする半導体装置。 - 【請求項１５】 請求項１乃至１４のいずれかにおい
て、 前記第１および第２のメモリのいずれか一方または双方
が、前記半導体装置の内部に配置されていることを特徴
とする半導体装置。 - 【請求項１６】 請求項３乃至１４のいずれかにおい
て、 前記第２のメモリが前記半導体装置の外部に設けられ、 前記第１のバスマスタが同時処理するビット数をＮとし
たとき、前記メモリコントローラはＮ／２nビット（ｎ
は自然数で、Ｎ／２nは４の倍数）ずつ、Ｎ／２ n個の端
子を介して、外部の前記第２のメモリとの間でデータを
入出力することを特徴とする半導体装置。 - 【請求項１７】 請求項１または２に記載の前記低速バ
ス及び前記高速バスを有する半導体装置と、 前記半導体装置の前記低速バスを介してアクセスされる
第１の外部メモリと、 前記半導体装置の前記高速バスを介してアクセスされる
第２の外部メモリと、 を有することをデュアルバスシステム。 - 【請求項１８】 請求項１７に記載のデュアルバスシス
テムを有することを特徴とする電子機器。 - 【請求項１９】 請求項３乃至１４のいずれかに記載の
前記低速バス、前記高速バス及びメモリコントローラを
有する半導体装置と、 前記半導体装置の前記低速バスを介してアクセスされる
第１の外部メモリと、 前記半導体装置の前記低速及び高速バスと前記メモリコ
ントローラを介してアクセスされる第２の外部メモリ
と、 を有することをメモリ共有デュアルバスシステム。 - 【請求項２０】 請求項１９に記載のメモリ共有デュア
ルバスシステムを有することを特徴とする電子機器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001274707A JP2003085127A (ja) | 2001-09-11 | 2001-09-11 | デュアルバスを有する半導体装置、デュアルバスシステム及びメモリ共有デュアルバスシステム並びにそれを用いた電子機器 |
| US10/237,095 US20030048677A1 (en) | 2001-09-11 | 2002-09-09 | Semiconductor device having a dual bus, dual bus system, shared memory dual bus system, and electronic instrument using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001274707A JP2003085127A (ja) | 2001-09-11 | 2001-09-11 | デュアルバスを有する半導体装置、デュアルバスシステム及びメモリ共有デュアルバスシステム並びにそれを用いた電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003085127A true JP2003085127A (ja) | 2003-03-20 |
Family
ID=19099694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001274707A Pending JP2003085127A (ja) | 2001-09-11 | 2001-09-11 | デュアルバスを有する半導体装置、デュアルバスシステム及びメモリ共有デュアルバスシステム並びにそれを用いた電子機器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20030048677A1 (ja) |
| JP (1) | JP2003085127A (ja) |
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-
2002
- 2002-09-09 US US10/237,095 patent/US20030048677A1/en not_active Abandoned
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050318 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050525 |
|
| A02 | Decision of refusal |
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