JP2020047005A - 情報処理装置および半導体装置 - Google Patents

Abstract

【課題】取得されるデータの種類に関わらず、揮発性記憶手段へのデータの送信に用いられる通信路が切り替わらない場合に比べて、共用の通信路が占有される時間を短縮する。【解決手段】データを記憶する揮発性記憶手段と、機器の動作を制御する制御手段と、機器から入力されるデータを一時的に保持するインタフェース部と、揮発性記憶手段へのデータの書き込みを制御する書き込み手段と、インタフェース部と書き込み手段とを接続し、インタフェース部が取得したデータの揮発性記憶手段への送信、および揮発性記憶手段に書き込まれたデータの転送に用いられる第１の通信路と、インタフェース部と書き込み手段とを接続し、第１の通信路を経由しない第２の通信路と、インタフェース部が機器から画像データを取得した場合に、インタフェース部から揮発性記憶手段へのデータの送信に用いられる通信路を、第１の通信路から第２の通信路に切り替える切替手段と、を有する、情報処理装置。【選択図】図４

Description

本発明は、情報処理装置および半導体装置に関する。

特許文献１には、表示装置制御回路は内部バスと画像専用バスの二つのバスに接続されており、セレクト回路はこれらのうちのどちらのバスからのデータを使用するかを切り替えるための回路であり、セレクト回路がどちらのバスを選択するかは、それぞれのセレクタの内部にあるレジスタの値によって決定されることが記載されている。

特開２００４−１７０４７５号公報

情報処理装置が機器からデータを取得する場合、データは、データを記憶する揮発性記憶手段に書き込まれる。データが揮発性記憶手段に書き込まれている間は、データの揮発性記憶手段への送信や揮発性記憶手段に書き込まれたデータの転送等に共用される通信路が占有される。
ここで、揮発性記憶手段に書き込まれるデータが画像データ等の大容量の連続データである場合、揮発性記憶手段へのデータの書き込みに要する時間が長くなり、この場合、共用の通信路が占有される時間も長くなる。
本発明は、取得されるデータの種類に関わらず、揮発性記憶手段へのデータの送信に用いられる通信路が切り替わらない場合に比べて、共用の通信路が占有される時間を短縮することを目的とする。

請求項１に記載の発明は、データを記憶する揮発性記憶手段と、機器の動作を制御する制御手段と、前記機器から入力されるデータを一時的に保持するインタフェース部と、前記揮発性記憶手段へのデータの書き込みを制御する書き込み手段と、前記インタフェース部と前記書き込み手段とを接続し、当該インタフェース部が取得したデータの前記揮発性記憶手段への送信、および当該揮発性記憶手段に書き込まれたデータの転送に用いられる第１の通信路と、前記インタフェース部と前記書き込み手段とを接続し、前記第１の通信路を経由しない第２の通信路と、前記インタフェース部が前記機器から画像データを取得した場合に、当該インタフェース部から前記揮発性記憶手段へのデータの送信に用いられる通信路を、前記第１の通信路から前記第２の通信路に切り替える切替手段と、を有する、情報処理装置である。
請求項２に記載の発明は、前記機器からの前記画像データの取得を前記制御手段から指示されると、当該画像データの送信に用いられる通信路の前記第１の通信路から前記第２の通信路への切り替えを前記切替手段に指示する指示手段と、を有することを特徴とする請求項１記載の情報処理装置である。
請求項３に記載の発明は、前記制御手段は、前記書き込み手段による前記画像データの前記揮発性記憶手段への書き込みが完了すると、書き込みが完了したことに関する完了情報を前記指示手段に送信し、前記指示手段は、前記完了情報を取得すると、前記揮発性記憶手段へのデータの送信に用いられる通信路を前記第２の通信路から前記第１の通信路に切り替えることを前記切替手段に指示することを特徴とする請求項２記載の情報処理装置である。
請求項４に記載の発明は、前記揮発性記憶手段よりも記憶容量が小さい一方で読み書き速度が速い第２の揮発性記憶手段と、前記機器からの前記画像データの取得を前記制御手段から指示されると、前記第２の揮発性記憶手段に格納されているデータのうち当該画像データに対応する格納先に該当するデータを無効化する無効化手段と、をさらに有することを特徴とする請求項１記載の情報処理装置である。
請求項５に記載の発明は、前記制御手段は、前記無効化手段に対して前記指示を行う前に、前記画像データに予め対応付けられている前記格納先を当該無効化手段に送信し、前記無効化手段は、前記指示を受けると、前記制御手段から取得した前記格納先に該当する前記第２の揮発性記憶手段の前記データを無効化することを特徴とする請求項４記載の情報処理装置である。
請求項６に記載の発明は、前記第２の揮発性記憶手段のデータに対応する格納先を仮想の格納先空間で管理する基本ソフトウェアに基づいて、当該第２の揮発性記憶手段のデータを処理する処理手段をさらに有することを特徴とする請求項４記載の情報処理装置である。
請求項７に記載の発明は、前記揮発性記憶手段には、格納するデータに対応する格納先として物理的な格納先が割り当てられており、前記無効化手段は、前記第２の揮発性記憶手段のデータに対応する格納先を物理的な格納先空間で管理することを特徴とする請求項６記載の情報処理装置である。
請求項８に記載の発明は、機器の動作を制御する制御手段と、前記機器から入力されるデータを一時的に保持するインタフェース部と、データを記憶する揮発性記憶手段へのデータの書き込みを制御する書き込み手段と、前記インタフェース部と前記書き込み手段とを接続し、当該インタフェース部が取得したデータの前記揮発性記憶手段への送信、および当該揮発性記憶手段に書き込まれたデータの転送に用いられる第１の通信路と、前記インタフェース部と前記書き込み手段とを接続し、前記第１の通信路を経由しない第２の通信路と、前記インタフェース部が前記機器から画像データを取得した場合に、当該インタフェース部から前記揮発性記憶手段へのデータの送信に用いられる通信路を、前記第１の通信路から前記第２の通信路に切り替える切替手段と、を有する、半導体装置である。
請求項９に記載の発明は、前記機器からの前記画像データの取得を前記制御手段から指示されると、当該画像データの送信に用いられる通信路の前記第１の通信路から前記第２の通信路への切り替えを前記切替手段に指示する指示手段と、を有することを特徴とする請求項８記載の半導体装置である。
請求項１０に記載の発明は、前記制御手段は、前記書き込み手段による前記画像データの前記揮発性記憶手段への書き込みが完了すると、書き込みが完了したことに関する完了情報を前記指示手段に送信し、前記指示手段は、前記完了情報を取得すると、前記揮発性記憶手段へのデータの送信に用いられる通信路を前記第２の通信路から前記第１の通信路に切り替えることを前記切替手段に指示することを特徴とする請求項９記載の半導体装置である。

請求項１の発明によれば、取得されるデータの種類に関わらず、揮発性記憶手段へのデータの送信に用いられる通信路が切り替わらない場合に比べて、共用の通信路が占有される時間を短縮することができる。
請求項２の発明によれば、切替手段がデータの種類に応じた通信路の切り替え制御を行う必要がなくなる。
請求項３の発明によれば、画像データの揮発性記憶手段への書き込みが完了すると、揮発性記憶手段へのデータの送信に共用の通信路を用いることができる。
請求項４の発明によれば、第２の揮発性記憶手段に格納されているデータのうち画像データに対応する格納先に該当するデータと揮発性記憶手段のデータとを整合させることができる。
請求項５の発明によれば、画像データの揮発性記憶手段への書き込みの際に無効化手段が無効化を指示されなくても、第２の揮発性記憶手段に格納されているデータのうち画像データに対応する格納先に該当するデータを無効化することができる。
請求項６の発明によれば、第２の揮発性記憶手段のデータに対応する格納先が仮想の格納先空間で管理される場合であっても、第２の揮発性記憶手段に格納されているデータのうち画像データに対応する格納先に該当するデータと揮発性記憶手段のデータとを整合させることができる。
請求項７の発明によれば、第２の揮発性記憶手段のデータに対応する格納先を仮想の格納先空間で管理する基本ソフトウェアを編集することなく、第２の揮発性記憶手段に格納されているデータのうち画像データに対応する格納先に該当するデータと揮発性記憶手段のデータとを整合させることができる。
請求項８の発明によれば、取得されるデータの種類に関わらず、揮発性記憶手段へのデータの送信に用いられる通信路が切り替わらない場合に比べて、共用の通信路が占有される時間を短縮することができる。
請求項９の発明によれば、切替手段がデータの種類に応じた通信路の切り替え制御を行う必要がなくなる。
請求項１０の発明によれば、画像データの揮発性記憶手段への書き込みが完了すると、揮発性記憶手段へのデータの送信に共用の通信路を用いることができる。

本実施形態に係る画像形成装置の外観図である。 本実施形態に係る画像形成装置の内部構造を示す図である。 画像形成装置を構成する制御装置等の機能モジュール間の接続構成の例を説明する図である。 画像読取装置と制御装置の内部構成の一例を説明する図である。 画像読取装置からＤＲＡＭへ画像データを読み込む場合に実行される処理動作を説明する図である。

以下、添付図面を参照して、本発明の実施形態について詳細に説明する。
ここでは、画像形成装置を例に説明する。本実施形態で説明する画像形成装置は、用紙に画像を形成する装置であり、コピー機能、スキャナ機能、ファックス送受信機能、印刷機能を備えている。
もっとも、これら全ての機能を有する画像形成装置である必要はなく、いずれか１つの機能に特化した装置、例えば複写機、スキャナ（３次元スキャナを含む。）、ファックス送受信機、プリンタ（３次元プリンタを含む。）でもよい。

＜画像形成装置の概略構成＞
図１は、本実施形態に係る画像形成装置１の外観図である。図２は、本実施形態に係る画像形成装置１の内部構造を示す図である。
画像形成装置１は、原稿の画像を読み取る画像読取装置１００と、用紙上に画像を記録する画像記録装置２００と、を備えている。
また、画像形成装置１は、ユーザによる操作の受付やユーザに対する各種の情報の提示に使用するユーザインタフェース（ＵＩ）３００を備えている。
さらに、画像形成装置１は、画像形成装置１の全体動作を制御する制御装置５００を備えている。
ここでの画像形成装置１は情報処理装置の一例である。なお、制御装置５００は情報処理装置の一例でもある。

画像読取装置１００は、画像記録装置２００の上に取り付けられている。画像読取装置１００は、原稿の画像を光学的に読み取る。
画像記録装置２００は、画像の形成に使用するエンジンや用紙の搬送に使用する機構で構成され、その内部には制御装置５００が配置されている。
ユーザインタフェース３００は、その操作面が画像形成装置１を操作するユーザと対面するように、画像読取装置１００の手前側に配置されている。

このうち、画像読取装置１００は、原稿の画像を読み取る画像読取部１１０と、この画像読取部１１０に原稿を搬送する原稿搬送部１２０と、を備えている。原稿搬送部１２０は、画像読取装置１００の上部に配置され、画像読取部１１０は、画像読取装置１００の下部に配置されている。
原稿搬送部１２０は、原稿を収容する原稿収容部１２１と、原稿収容部１２１から引き出された原稿が排出される原稿排出部１２２とを有し、不図示の搬送機構を使用して原稿収容部１２１から原稿排出部１２２に原稿を搬送する。
原稿搬送部１２０は、原稿自動送り装置（ＡＤＦ：Auto Document Feeder）とも呼ばれる。
なお、原稿に対して読取光学系を相対的に移動させ、原稿の画像を読み取ることもできる。

画像記録装置２００は、用紙トレイから引き出された用紙Ｐに画像を形成する画像形成部２０と、画像形成部２０に対して用紙Ｐを供給する用紙供給部６０と、画像形成部２０にて画像が形成された用紙Ｐを排出する用紙排出部７０と、画像形成部２０から出力される用紙Ｐの表裏を反転させ、画像形成部２０に向けて再度搬送する反転搬送部８０と、を備えている。
これらの構成はいずれも既知であるので、詳細な説明は省略する。なお、画像形成部２０には、用紙Ｐの搬送経路に沿ってブラック（Ｋ）、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）の各色に対応する記録ユニットが配置されている。色の種類及び色の組み合わせは一例である。

ユーザインタフェース３００は、ユーザからの指示を受け付ける受付装置とユーザに対して情報を提供する出力装置とで構成され、具体的には操作受付部と表示部とを有している。
ここで、操作受付部は、ハードウェアキーに対する操作を検知する機能とソフトウェアキーに対する操作を検知する機能などを提供する。一方、表示部は、情報を提供する画面やソフトウェアキー等を表示する。

＜機能モジュール間の接続構成＞
図３は、画像形成装置１を構成する制御装置５００等の機能モジュール間の接続構成の例を説明する図である。
画像読取装置１００、画像記録装置２００、ユーザインタフェース３００は、制御装置５００に対して接続されている。画像読取装置１００、画像記録装置２００、ユーザインタフェース３００、制御装置５００には、いずれも機能モジュール化された半導体チップが内蔵されている。

本実施形態では、必要とされる機能だけを選択的に１つの半導体基板（Substrate）上に集約した半導体チップ、すなわちＭｏｃｈｉ（Modular Chip）チップを使用する。因みに、Ｍｏｃｈｉは商標である。
例えば制御装置５００は、他のＭｏｃｈｉチップとの相互接続に特化した通信インタフェース部、ＣＰＵコア部、メモリコントローラ、関連ロジック回路などを１つの半導体基板（Substrate）上に集約したＭｏｃｈｉチップを使用する。ここでのＭｏｃｈｉチップは、ＳＯＣ（System On a Chip）である。
Ｍｏｃｈｉチップ間の相互接続方式には、パラレル接続方式とシリアル接続方式があるが、本実施形態では、シリアル接続方式を採用する。すなわち、本実施形態では、Ｍｏｃｈｉチップ間のデータをシリアル伝送方式により転送する。

＜制御装置の内部構成＞
図４は、画像読取装置１００と制御装置５００の内部構成の一例を説明する図である。
画像読取装置１００は、原稿のイメージを撮像するイメージセンサ１０１と、イメージセンサ１０１の出力信号を処理するアナログフロントエンド（ＡＦＥ）１０２と、ＤＲＡＭ（Dynamic Random Access Memory）５７０へデータを転送するＤＭＡ（Direct Memory Access）１０３と、Ｍｏｃｈｉインタフェースモジュール１０４とを有している。
このうち、Ｍｏｃｈｉインタフェースモジュール１０４が、Ｍｏｃｈｉチップである。

本実施形態の場合、イメージセンサ１０１には、ＣＣＤ（Charge Coupled Device）イメージセンサを使用する。もっとも、イメージセンサ１０１にはＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを使用してもよい。
イメージセンサ１０１は、各原稿のイメージに対応する出力信号として、例えばレッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）に対応する色信号を出力する。
アナログフロントエンド（ＡＦＥ）１０２は、例えばレッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）に対応する色信号を、イエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、ブラック（Ｋ）に対応する色信号に変換する処理を実行する。

ＤＭＡ１０３は、ＣＰＵ（ここでは第１のＣＰＵコア５４１Ａ、第２のＣＰＵコア５４１Ｂ）を介さないデータの読み書きを制御するための回路である。本実施形態におけるＤＭＡ１０３は、原稿から読み取った画像データをＤＲＡＭ５７０へ転送する。ＤＭＡ１０３が転送するデータには、画像データの他に、読み込み先を指定するアドレス情報が含まれている。なお、アドレス情報は、読み込み開始アドレスと宛先アドレスとで構成される。本実施形態では、アドレス情報を、データの格納先として捉えられる。また、アドレス情報は、ＤＲＡＭ５７０の物理アドレスである。

本実施形態におけるＭｏｃｈｉインタフェースモジュール１０４は、画像データをパケット化されていない連続したデータ形式（非パケット形式）で転送する。換言すると、Ｍｏｃｈｉインタフェースモジュール１０４は、原稿の画像データを一括転送する。

画像読取装置１００と外部バスで接続された制御装置５００は、１つのチップ上に複数の処理コアなどを集積化したＳＯＣ（System On a Chip）５１０と、主記憶装置としてのＤＲＡＭ５７０と、シリアルパラレル変換回路（SerDes）５８０と、周辺（Peripheral）インタフェース５９０とで構成されている。図４では、ＳＯＣ５１０を１チップＳＯＣとも記す。
ここで、ＳＯＣ５１０は半導体装置の一例であり、ＤＲＡＭ５７０は揮発性記憶手段の一例である。

ＳＯＣ５１０は、外部バスから読み込みデータを受信する通信インタフェース部５２０と、予め定めたサイズ（例えば６４バイト）のパケットデータを転送する内部バス５３０とを有する。また、ＳＯＣ５１０は、通信インタフェース部５２０とメモリコントローラ５６０とを直接接続する第１データバス５３１と、通信インタフェース部５２０と割込みコントローラ５５５とを接続する第２データバス５３２と、パケットデータを処理する処理コア部５４０とを有する。また、ＳＯＣ５１０は、処理コア部５４０のキャッシュメモリを管理するメモリ管理ユニット（Memory Management Unit）５５０と、データの読み込み処理中における割り込み制御を行う割込みコントローラ５５５と、ＤＲＡＭ５７０に対するデータの読み書きを制御するメモリコントローラ５６０とを有する。

通信インタフェース部５２０は、Ｍｏｃｈｉインタフェースモジュール５２１と、先入れ先出し（ＦＩＦＯ）メモリ５２２と、切替部５２３とを有する。
Ｍｏｃｈｉインタフェースモジュール５２１は、外部バスを通じて、画像読取装置１００側のＭｏｃｈｉインタフェースモジュール１０４とシリアル相互接続され、アドレス情報（0×0〜0×FFFF）と各アドレスに該当する読み込みデータを連続データ（非パケットデータ）の形式で受信する。シリアル伝送形式の場合、アドレス情報は、読み込みデータよりも前に転送される。また、Ｍｏｃｈｉインタフェースモジュール５２１は、画像データの転送の完了が通知されると、この完了通知を、第２データバス５３２を介して割込みコントローラ５５５に転送する。Ｍｏｃｈｉインタフェースモジュール５２１が取得したデータを割込みコントローラ５５５に転送するか否かは、取得したデータに含まれるヘッダ情報に基づいて判定される。

先入れ先出しメモリ５２２は、外部バスを通じて受信したデータを一時的に保持するバッファメモリである。
切替手段の一例としての切替部５２３は、先入れ先出しメモリ５２２から出力されたデータを、内部バス５３０を介してメモリコントローラ５６０に転送する。また、切替部５２３は、メモリコントローラ５６０にデータを転送するために用いる通信路を、内部バス５３０から第１データバス５３１に切り替え可能に設けられている。すなわち、切替部５２３は、第１データバス５３１を介してメモリコントローラ５６０にデータを転送することも可能になっている。

内部バス５３０は、通信インタフェース部５２０と、メモリ管理ユニット５５０と、メモリコントローラ５６０等を相互に接続し、パケットデータの受け渡しに用いられる。
内部バス５３０は、第１の通信路の一例である。いずれかのデバイスが内部バス５３０を用いてパケットデータを転送している間、内部バス５３０は占有されるため、他のデバイスは内部バス５３０を用いてデータを転送することができない。

第１のデータバス５３１は、画像読取装置１００から受信されたデータをメモリコントローラ５６０に直接転送するために用いられるシリアルバス又はパラレルバスである。第１のデータバス５３１は、第２の通信路の一例である。
第１のデータバス５３１は、内部バス５３０から物理的に独立した経路である。したがって、第１のデータバス５３１と内部バス５３０は重複する経路を有しない。

本実施形態における処理コア部５４０は、画像形成装置１全体の動作を制御する第１のＣＰＵ（Central Processing Unit）コア５４１Ａと、画像読取装置１００の動作を制御する第２のＣＰＵコア５４１Ｂと、画像を処理するＧＰＵ（Graphics Processing Unit）コア５４１Ｃとで構成される。すなわち、処理コア部５４０はマルチコア構成である。
第１のＣＰＵコア５４１Ａ、第２のＣＰＵコア５４１Ｂ、およびＧＰＵコア５４１Ｃは、いずれも処理手段の一例である。広義には、処理コア部５４０も処理手段の一例である。また、第１のＣＰＵコア５４１Ａ、第２のＣＰＵコア５４１Ｂは、機器の動作を制御する制御手段の一例である。広義には、処理コア部５４０も制御手段の一例である。

第２のＣＰＵコア５４１Ｂは、メモリ管理ユニット５５０に対して、予め定められたデータに対応付けられている物理アドレスを送信する。
本実施形態では、画像形成装置１が起動すると、第２のＣＰＵコア５４１Ｂが、画像読取装置１００からＤＲＡＭ５７０へ読み込まれる画像データに対応付けられた物理アドレス（例えば、１〜５０００番地）を、メモリ管理ユニット５５０に送信する。

本実施形態における第１のＣＰＵコア５４１Ａ、第２のＣＰＵコア５４１Ｂは、基本ソフトウェアとしてのＬｉｎｕｘ（登録商標）カーネルやＬｉｎｕｘオペレーティングシステムに基づいて動作している。
Ｌｉｎｕｘは、仮想アドレス空間上でアドレスを管理するため、物理アドレス空間でアドレスを管理するＷｉｎｄｏｗｓ（登録商標）とは異なり、キャッシュデータの有無を選択するスイッチ処理を採用することができない。
もっとも、オペレーティングシステムとしてＷｉｎｄｏｗｓや他のオペレーションシステムを採用することも可能である。例えばＷｉｎｄｏｗｓ ＣＥ（登録商標）を採用してもよい。

本実施形態の場合、第１のＣＰＵコア５４１Ａ、第２のＣＰＵコア５４１Ｂは、一次キャッシュメモリ５４２Ａ、５４２Ｂと、二次キャッシュメモリ５４３Ａとを有している。
一方、ＧＰＵコア５４１Ｃは、一次キャッシュメモリ５４２Ｃを有している。
ここでの一次キャッシュメモリ５４２Ａ、５４２Ｂ、５４２Ｃと、二次キャッシュメモリ５４３Ａは、いずれもＤＲＡＭ５７０よりも記憶容量が小さい一方でＤＲＡＭ５７０よりも読み書き速度が速い揮発性の記憶手段である。
従って、一次キャッシュメモリ５４２Ａ、５４２Ｂ、５４２Ｃと、二次キャッシュメモリ５４３Ａは、第２の揮発性記憶手段の一例である。

なお、一次キャッシュメモリ５４２Ａ、５４２Ｂは、二次キャッシュメモリ５４３Ａよりも容量が小さい一方で二次キャッシュメモリ５４３Ａよりも読み書き速度が速い揮発性記憶手段でもある。

指示手段の一例としてのメモリ管理ユニット５５０は、画像データのＤＲＡＭ５７０への読み込みの開始が第２のＣＰＵコア５４１Ｂから通知されると、切替部５２３に対して、ＤＲＡＭ５７０へのデータの転送に用いる通信路を、内部バス５３０から第１データバス５３１に切り替えることを指示する。ここで、画像データの読み込み開始の通知は、画像データの取得の指示として捉えられる。
また、メモリ管理ユニット５５０は、画像データのＤＲＡＭ５７０への書き込みの完了が第２のＣＰＵコア５４１Ｂから通知されると、切替部５２３に対して、ＤＲＡＭ５７０へのデータの転送に用いる通信路を、第１データバス５３１から内部バス５３０に切り替えることを指示する。

また、メモリ管理ユニット５５０は、一次キャッシュメモリ５４２Ａ、５４２Ｂと、二次キャッシュメモリ５４３Ａとに格納されるデータに対応するアドレス情報を、物理アドレスで管理する。
メモリ管理ユニット５５０は、画像データの読み込みの開始が通知されると、画像形成装置１が起動した際に第２のＣＰＵコア５４１Ｂから取得した物理アドレス（１〜５０００番地）を参照する。そして、一次キャッシュメモリ５４２Ａの格納領域および二次キャッシュメモリ５４３Ａに対して、参照した物理アドレスに該当するキャッシュデータ（１〜５０００番地に対応する画像データ）の無効化を指示する。キャッシュデータの無効化の指示において、内部バス５３０は用いられない。ここで、メモリ管理ユニット５５０は、キャッシュデータを無効化する無効化手段として捉えられる。

本実施形態では、画像データの読み込みの開始がメモリ管理ユニット５５０に通知されると、メモリ管理ユニット５５０に設けられているフラグレジスタがオンになり、上述のキャッシュデータの無効化の指示が行われる。
一方で、例えば、画像データとは異なるデータとして連続性を有しないデータの読み込みの開始がメモリ管理ユニット５５０に通知された場合には、メモリ管理ユニット５５０のフラグレジスタがオンにならず、メモリ管理ユニット５５０は、キャッシュデータの無効化の指示を行わない。また、この場合、切替部５２３が用いる通信路を第１データバス５３１に切り替えることの指示も行わない。

本実施形態の場合、無効化の指示は、参照した物理アドレスに該当するキャッシュデータの更新を管理する情報を更新済み（Dirty bit）に変更することを意味する。因みに、管理情報には、その他に有効（Valid）と共有（Shared）がある。

割込みコントローラ５５５は、Ｍｏｃｈｉインタフェースモジュール５２１から画像データの転送の完了通知を受けると、この完了通知を、第２のＣＰＵコア５４１Ｂに対して行う。

メモリコントローラ５６０は、ＤＲＡＭ５７０に対するデータの書き込み、ＤＲＡＭ５７０からのデータの読み出し、ＤＲＡＭ５７０のリフレッシュなどを制御する回路である。
メモリコントローラ５６０は、内部バス５３０に接続されており、内部バス５３０に接続された他のデバイスとの間でパケットデータを受け渡しする。
例えば、メモリコントローラ５６０は、第１のＣＰＵコア５４１Ａ、第２のＣＰＵコア５４１Ｂ、およびＧＰＵコア５４１Ｃからの要求に従ってデータの読み書きを実行する。
また、メモリコントローラ５６０は、ＤＭＡ１０３から転送されたデータのＤＲＡＭ５７０への書き込みを実行する。
ここでのメモリコントローラ５６０は、書き込み手段の一例である。

本実施形態のＤＲＡＭ５７０は、Ａ３サイズの原稿４ページ分の画像データを格納するための格納領域を有し、この格納領域には予め物理アドレス（例えば１〜１００００番地）が割り当てられている。この格納領域のうちの半分の格納領域、すなわち、原稿２ページ分の画像データの格納領域は、画像読取装置１００によって読み取られた原稿における表面の画像データ（例えば１〜２５００番地に対応する生データ）と裏面の画像データ（例えば２５０１〜５０００番地に対応する生データ）との格納領域である。残りの半分の格納領域は、これらの生データについて第１のＣＰＵコア５４１Ａによる処理が施された表面の画像データ（例えば５００１〜７５００番地に対応する処理後データ）と裏面の画像データ（例えば７５０１〜１００００番地に対応する処理後データ）との格納領域である。第１のＣＰＵコア５４１Ａによる処理としては、例えば、生データの回転処理、反転処理、拡大または縮小処理などが挙げられる。
なお、ＤＲＡＭ５７０には、上記の４ページ分の画像データ以外のデータの格納領域がさらに設けられてもよい。

＜画像形成装置の基本動作＞
画像形成装置１は、以下のような動作を実行する。
例えば、画像形成装置１は、画像読取装置１００と画像記録装置２００を使用してコピー処理を実行することができる。すなわち、画像形成装置１は、画像読取装置１００によって読み取られた原稿の画像データを画像記録装置２００に与え、原稿の画像を用紙Ｐに形成することができる。

ここでのコピー処理には、ダイレクトコピーとイメージ蓄積コピーの２種類がある。
ダイレクトコピーでは、画像読取装置１００で読み込まれた画像データ（読み込みデータ）を揮発性の記憶手段であるＤＲＡＭ５７０に書き込んだ後、ＤＲＡＭ５７０から読み出して画像記録装置２００に与え、用紙Ｐに画像を形成する。
一方、イメージ蓄積コピーでは、画像読取装置１００で読み込まれた画像データ（読み込みデータ）を揮発性の記憶手段であるＤＲＡＭ５７０に書き込んだ後に処理コア部５４０に読み出して圧縮処理を加え、圧縮後の画像データを不揮発性の記憶手段である不図示のハードディスク装置（補助記憶装置）に書き込み、その後、ハードディスク装置から読み出した画像データを画像記録装置２００に与えて伸長し、伸長された画像データに対応する画像を用紙Ｐに形成する。
なお、ハードディスク装置の代わりに、不揮発性の記憶手段である半導体メモリ、すなわちＳＳＤ（Solid State Drive）を用いてもよい。

また、画像形成装置１は、不図示のパーソナルコンピュータ（ＰＣ）等から印刷ジョブを受信し、受信した印刷ジョブに対応する画像を用紙Ｐに形成することができる。すなわち、画像形成装置１は、通信手段を用いて受信した印刷ジョブに対応する画像データを画像記録装置２００に与え、画像を用紙Ｐ上に形成することができる。この場合も、受信した画像データをＤＲＡＭ５７０に書き込んだ後、ＤＲＡＭ５７０から画像記録装置２００に画像データを与える方式と、ＤＲＡＭ５７０から読み出した画像データをハードディスク装置に書き込んだ後に画像記録装置２００に与える方式がある。

また、画像形成装置１は、ファクシミリの送受信を行なうことができる。すなわち、画像形成装置１は、画像読取装置１００によって読み取られた原稿の画像データを、通信回線を介して送信することができる。この場合も、画像データをＤＲＡＭ５７０に書き込んだ後、ＤＲＡＭ５７０から不図示の通信インタフェースに与える方式と、ＤＲＡＭ５７０からハードディスク装置に書き込んだ後に不図示の通信インタフェースに与える方式がある。
さらに、画像形成装置１は、原稿の画像データをハードディスク装置などの補助記憶装置に保存することができる。すなわち、画像形成装置１は、通信回線を介して接続されたＰＣ側の補助記憶装置に原稿の画像データを保存することもできる。

＜画像読取装置からＤＲＡＭへの画像データの読み込み＞
図５は、画像読取装置１００からＤＲＡＭ５７０へ画像データを読み込む場合に実行される処理動作を説明する図である。ここでは、Ａ３サイズの原稿１ページ分の画像データ（１〜２５００番地に対応するデータ）を読み込む例について説明する。
まず、第１のＣＰＵコア５４１Ａは、第２のＣＰＵコア５４１Ｂに対して、画像データのＤＲＡＭ５７０への読み込みの開始を指示する（ステップ１）。
第２のＣＰＵコア５４１Ｂは、メモリ管理ユニット５５０に対して、画像データのＤＲＡＭ５７０への読み込みが開始されることを通知する（ステップ２）。また、第２のＣＰＵコア５４１Ｂは、画像読取装置１００に対して、画像データのＤＲＡＭ５７０への読み込みの開始を指示する（ステップ３）。

メモリ管理ユニット５５０は、第２のＣＰＵコア５４１Ｂから通知を受けると、第２のＣＰＵコア５４１Ｂから予め取得していた物理アドレス（１〜５０００番地）を参照する。そして、一次キャッシュメモリ５４２Ａおよび二次キャッシュメモリ５４３Ａに対して、参照した物理アドレスに該当するキャッシュデータ（画像データ）の無効化を指示する（ステップ４）。この無効化の指示は、パケット化されていない画像データについて一括で行われる。
一次キャッシュメモリ５４２Ａおよび二次キャッシュメモリ５４３Ａは、該当するデータがあれば、その管理情報を更新済みに変更する。具体的には、ダーティビットを立てる処理を実行する。

さらに、メモリ管理ユニット５５０は、通信インタフェース部５２０の切替部５２３に対して、データの転送に用いる通信路を、第１データバス５３１から内部バス５３０に切り替えることを指示する（ステップ５）。この指示は、内部バス５３０を介して行われる。

画像読取装置１００は、通信インタフェース部５２０に対して、画像データを転送する（ステップ６）。
通信インタフェース部５２０の切替部５２３は、第１データバス５３１を介して、画像データをメモリコントローラ５６０に転送する（ステップ７）。
メモリコントローラ５６０は、切替部５２３から転送される画像データをこの画像データに対応するＤＲＡＭ５７０の物理アドレスに書き込む（ステップ８）。

画像読取装置１００は、画像データの制御装置５００への転送が完了すると、通信インタフェース部５２０のＭｏｃｈｉインタフェースモジュール５２１に対して、画像データの転送が完了したことを通知する（ステップ９）。
通信インタフェース部５２０のＭｏｃｈｉインタフェースモジュール５２１は、画像データの転送の完了通知を、第２データバス５３２を介して、割込みコントローラ５５５に対して行う（ステップ１０）。
割込みコントローラ５５５は、画像データの転送の完了通知を、第２のＣＰＵコア５４１Ｂに対して行う（ステップ１１）。

第２のＣＰＵコア５４１Ｂは、メモリ管理ユニット５５０に対して、画像データのＤＲＡＭ５７０への書き込みが完了したことを通知する（ステップ１２）。具体的には、第２のＣＰＵコア５４１Ｂは、メモリ管理ユニット５５０に対して、画像データのＤＲＡＭ５７０への書き込みが完了したことを示す完了情報を送信する。
メモリ管理ユニット５５０は、完了情報を受信すると、通信インタフェース部５２０の切替部５２３に対して、データの転送に用いる通信路を、第１データバス５３１から内部バス５３０に切り替えることを指示する（ステップ１３）。

第２のＣＰＵコア５４１Ｂは、第１のＣＰＵコア５４１Ａに対して、画像データのＤＲＡＭ５７０への書き込みが完了したことを通知する（ステップ１４）。
第１のＣＰＵコア５４１Ａは、ＤＲＡＭ５７０に書き込まれた画像データ（１〜２５００番地に対応する生データ）の読み出しの指示を、内部バス５３０介して、ＤＲＡＭ５７０に対して行う。
メモリ管理ユニット５５０は、内部バス５３０を介してＤＲＡＭ５７０から画像データを取得し、この画像データを、一次キャッシュメモリ５４２Ａおよび二次キャッシュメモリ５４３Ａに格納する。
第１のＣＰＵコア５４１Ａは、一次キャッシュメモリ５４２Ａおよび二次キャッシュメモリ５４３Ａに格納された画像データ（生データ）に対して必要な処理を施し（ステップ１５）、処置後の画像データ（５００１〜７５００番地に対応するデータ）を、内部バス５３０を介してメモリコントローラ５６０に転送する（ステップ１６）。
メモリコントローラ５６０は、処理後の画像データをＤＲＡＭ５７０に書き込む（ステップ１７）。

このように、本実施形態では、通信インタフェース部５２０が画像読取装置１００から画像データを取得した場合に、通信インタフェース部５２０からＤＲＡＭ５７０への画像データの送信に用いられる通信路を、内部バス５３０から第１データバス５３１に切り替える。

画像読取装置１００等の機器からＤＲＡＭ５７０へデータが読み込まれる場合に、内部バス５３０を介してデータが読み込まれることがある。データがＤＲＡＭ５７０に書き込まれている間は、データが通る内部バス５３０が占有されるため、他のデバイスが内部バス５３０を用いてデータを転送することが制限される。
さらに、読み込まれるデータが、画像データなどの連続データである場合、データの容量が大きいためにＤＲＡＭ５７０へのデータの書き込みに要する時間が長くなる。この結果、他のデバイスの内部バスを用いたデータの転送が制限される時間も長くなる。

特に、本実施形態では、処理コア部５４０がマルチコア構成であるため、シングルコア構成の場合に比べて内部バス５３０の使用率が高くなる。また、１チップＳＯＣにおいてデータの通信路として共用の通信路が内部バス５３０のみであるため、この内部バス５３０が占有されやすい。そのため、他のデバイスの内部バス５３０を用いたデータの転送が制限されやすくなっている。

これに対し、本実施形態のように、読み込まれるデータが画像データである場合に、この画像データのＤＲＡＭ５７０への送信に用いられる通信路を、内部バス５３０から第１データバス５３１に切り替えると、データのＤＲＡＭ５７０への書き込みのために内部バス５３０が占有される時間が短縮される。

また、本実施形態では、メモリ管理ユニット５５０は、画像読取装置１００等の機器からの画像データの取得を第２のＣＰＵコア５４１Ｂから指示されると、画像データの送信に用いられる通信路の内部バス５３０から第１データバス５３１への切り替えを切替部５２３に指示する。
また、本実施形態では、メモリ管理ユニット５５０は、画像データのＤＲＡＭ５７０への書き込みが完了したことに関する完了情報を取得すると、ＤＲＡＭ５７０へのデータの送信に用いられる通信路を第１データバス５３１から内部バス５３０に切り替えることを切替部５２３に指示する。

また、本実施形態では、メモリ管理ユニット５５０は、画像読取装置１００等の機器からの画像データの取得を第２のＣＰＵコア５４１Ｂから指示されると、一次キャッシュメモリ５４２Ａおよび二次キャッシュメモリ５４３Ａに格納されているデータのうち画像データに対応するアドレス情報に該当するデータを無効化する。

また、本実施形態では、第２のＣＰＵコア５４１Ｂは、メモリ管理ユニット５５０に対して画像データの取得の指示を行う前に、画像データに対応するアドレス情報をメモリ管理ユニット５５０に送信する。そして、メモリ管理ユニット５５０は、第２のＣＰＵコア５４１Ｂから指示を受けると、第２のＣＰＵコア５４１Ｂから取得したアドレス情報に該当する一次キャッシュメモリ５４２Ａおよび二次キャッシュメモリ５４３Ａのデータを無効化する。

また、本実施形態では、第１のＣＰＵコア５４１Ａ、第２のＣＰＵコア５４１Ｂは、一次キャッシュメモリ５４２Ａ、５４２Ｂおよび二次キャッシュメモリ５４３Ａのキャッシュデータに対応するアドレス情報を仮想アドレス空間上で管理する基本ソフトウェアに基づいて、キャッシュデータを処理する。
また、本実施形態では、ＤＲＡＭ５７０には、格納するデータに対応するアドレス情報として物理アドレスが割り当てられている。一方で、メモリ管理ユニット５５０は、一次キャッシュメモリ５４２Ａ、５４２Ｂおよび二次キャッシュメモリ５４３Ａのキャッシュデータに対応するアドレス情報を物理アドレス空間上で管理しており、この物理アドレスは、ＤＲＡＭ５７０の格納領域に割り当てられているアドレス情報である。

以上、本発明の実施形態について説明したが、本発明の技術的範囲は上記の実施形態に記載の範囲には限定されない。上記の実施形態に、種々の変更又は改良を加えたものも、本発明の技術的範囲に含まれることは、特許請求の範囲の記載から明らかである。

例えば、本実施形態に示す画像形成装置１（図１参照）では、画像読取装置１００と画像記録装置２００（制御装置５００を含む）が一体化されているが、画像読取装置１００と画像記録装置２００（図１参照）はそれぞれ独立した筐体に格納されていてもよい。
また、本実施形態における画像形成装置１では、オフィスなどで使用される装置構成を想定しているが、商業用（プロダクション用）の画像形成装置でもよい。

また、本実施形態の場合には、通信インタフェース部５２０（図４参照）を、画像記録装置２００（図１参照）を備える画像形成装置１（図１参照）における画像データの転送に用いているが、画像の読み取り機能に特化した画像処理装置における画像データの転送に用いてもよい。
なお、通信インタフェース部５２０は、画像読取装置１００以外の外部機器からＤＲＡＭ５７０（図４参照）へのデータの読み込みに使用してもよい。

本実施形態では、画像データに対応する物理アドレスに該当するキャッシュデータの管理情報を無効化しているが、キャッシュデータそのものを削除する等により無効化してもよい。

本実施形態では、ＳＯＣ５１０内のキャッシュメモリの階層構造が１階層の場合（ＧＰＵコア５４１Ｃ）と２階層の場合（第１のＣＰＵコア５４１Ａ、第２のＣＰＵコア５４１Ｂ）について説明したが、いずれの場合もキャッシュメモリの階層構造は例示の場合に限らない。例えばキャッシュメモリの階層構造は３階層以上でもよい。

本実施形態では、個々の機能モジュールで動作しない機能ブロックを含まない半導体チップ、換言すると動作に必要な機能ブロックだけを選択的に組み合わせたＭｏｃｈｉチップで構成する場合について説明したが、他の構成の半導体チップでもよい。例えば１つの半導体基板上にシステムとしての動作に必要となる機能ブロックの一式を配置した半導体チップを用いてもよい。
また、機能モジュール間の接続は、Ｍｏｃｈｉインタフェースモジュール以外の接続方式を採用してもよい。

本実施形態では、画像形成装置１が起動すると第２のＣＰＵコア５４１Ｂが画像データに対応付けられた物理アドレスをメモリ管理ユニット５５０に送信している。ここで、物理アドレスをメモリ管理ユニット５５０に送信するタイミングは、画像読取装置１００からＤＲＡＭ５７０への画像データの読み込みに関する通知がメモリ管理ユニット５５０に対して行われる前であればよい。

本実施形態では、メモリ管理ユニット５５０は、キャッシュデータの無効化を指示し、その後、データの転送に用いる通信路の切り替えを指示しているが、まず、データの転送に用いる通信路の切り替えを指示し、その後、キャッシュデータの無効化を指示してもよい。また、キャッシュデータの無効化の指示と、データの転送に用いる通信路の切り替えの指示とを並行して行ってもよい。

本実施形態では、通信インタフェース部５２０に切替部５２３が設けられているが、通信インタフェース部５２０とは別個に切替部５２３が設けられてもよい。

本実施形態では、１チップＳＯＣにおけるデータの通信路として共用の通信路が内部バス５３０のみであるが、共用の通信路として内部バス５３０とは別に他の通信路が設けられてもよい。

本実施形態では、メモリ管理ユニット５５０が、第１のＣＰＵコア５４１Ａ、第２のＣＰＵコア５４１Ｂのキャッシュメモリを管理しているが、これに加えて、ＧＰＵコア５４１Ｃのキャッシュメモリを管理してもよい。すなわち、メモリ管理ユニット５５０は、一次キャッシュメモリ５４２Ｃのキャッシュデータを無効化する指示を行ってもよい。また、一次キャッシュメモリ５４２Ａ、５４２Ｂ、二次キャッシュメモリ５４３Ａを管理するメモリ管理ユニット５５０とは別にメモリ管理ユニットを設け、このメモリ管理ユニットが、一次キャッシュメモリ５４２Ｃのキャッシュデータを無効化する指示を行ってもよい。

１…画像形成装置、５００…制御装置、５１０…ＳОＣ、５７０…ＤＲＡＭ、５２０…通信インタフェース部、５３０…内部バス、５３１…第１データバス、５４０…処理コア部、５５０…メモリ管理ユニット、５５５…割込みコントローラ、５６０…メモリコントローラ、５２１…Ｍоｃｈｉインタフェースモジュール、５２２…先入れ先出しメモリ、５２３…切替部、５４１Ａ…第１のＣＰＵコア、５４１Ｂ…第２のＣＰＵコア、５４２Ａ,５４２Ｂ…一次キャッシュメモリ、５４３Ａ…二次キャッシュメモリ

Claims (10)

1. データを記憶する揮発性記憶手段と、
   機器の動作を制御する制御手段と、
   前記機器から入力されるデータを一時的に保持するインタフェース部と、
   前記揮発性記憶手段へのデータの書き込みを制御する書き込み手段と、
   前記インタフェース部と前記書き込み手段とを接続し、当該インタフェース部が取得したデータの前記揮発性記憶手段への送信、および当該揮発性記憶手段に書き込まれたデータの転送に用いられる第１の通信路と、
   前記インタフェース部と前記書き込み手段とを接続し、前記第１の通信路を経由しない第２の通信路と、
   前記インタフェース部が前記機器から画像データを取得した場合に、当該インタフェース部から前記揮発性記憶手段へのデータの送信に用いられる通信路を、前記第１の通信路から前記第２の通信路に切り替える切替手段と、
   を有する、情報処理装置。
2. 前記機器からの前記画像データの取得を前記制御手段から指示されると、当該画像データの送信に用いられる通信路の前記第１の通信路から前記第２の通信路への切り替えを前記切替手段に指示する指示手段と、
   を有することを特徴とする請求項１記載の情報処理装置。
3. 前記制御手段は、前記書き込み手段による前記画像データの前記揮発性記憶手段への書き込みが完了すると、書き込みが完了したことに関する完了情報を前記指示手段に送信し、
   前記指示手段は、前記完了情報を取得すると、前記揮発性記憶手段へのデータの送信に用いられる通信路を前記第２の通信路から前記第１の通信路に切り替えることを前記切替手段に指示することを特徴とする請求項２記載の情報処理装置。
4. 前記揮発性記憶手段よりも記憶容量が小さい一方で読み書き速度が速い第２の揮発性記憶手段と、
   前記機器からの前記画像データの取得を前記制御手段から指示されると、前記第２の揮発性記憶手段に格納されているデータのうち当該画像データに対応する格納先に該当するデータを無効化する無効化手段と、
   をさらに有することを特徴とする請求項１記載の情報処理装置。
5. 前記制御手段は、前記無効化手段に対して前記指示を行う前に、前記画像データに予め対応付けられている前記格納先を当該無効化手段に送信し、
   前記無効化手段は、前記指示を受けると、前記制御手段から取得した前記格納先に該当する前記第２の揮発性記憶手段の前記データを無効化することを特徴とする請求項４記載の情報処理装置。
6. 前記第２の揮発性記憶手段のデータに対応する格納先を仮想の格納先空間で管理する基本ソフトウェアに基づいて、当該第２の揮発性記憶手段のデータを処理する処理手段をさらに有することを特徴とする請求項４記載の情報処理装置。
7. 前記揮発性記憶手段には、格納するデータに対応する格納先として物理的な格納先が割り当てられており、
   前記無効化手段は、前記第２の揮発性記憶手段のデータに対応する格納先を物理的な格納先空間で管理することを特徴とする請求項６記載の情報処理装置。
8. 機器の動作を制御する制御手段と、
   前記機器から入力されるデータを一時的に保持するインタフェース部と、
   データを記憶する揮発性記憶手段へのデータの書き込みを制御する書き込み手段と、
   前記インタフェース部と前記書き込み手段とを接続し、当該インタフェース部が取得したデータの前記揮発性記憶手段への送信、および当該揮発性記憶手段に書き込まれたデータの転送に用いられる第１の通信路と、
   前記インタフェース部と前記書き込み手段とを接続し、前記第１の通信路を経由しない第２の通信路と、
   前記インタフェース部が前記機器から画像データを取得した場合に、当該インタフェース部から前記揮発性記憶手段へのデータの送信に用いられる通信路を、前記第１の通信路から前記第２の通信路に切り替える切替手段と、
   を有する、半導体装置。
9. 前記機器からの前記画像データの取得を前記制御手段から指示されると、当該画像データの送信に用いられる通信路の前記第１の通信路から前記第２の通信路への切り替えを前記切替手段に指示する指示手段と、
   を有することを特徴とする請求項８記載の半導体装置。
10. 前記制御手段は、前記書き込み手段による前記画像データの前記揮発性記憶手段への書き込みが完了すると、書き込みが完了したことに関する完了情報を前記指示手段に送信し、
    前記指示手段は、前記完了情報を取得すると、前記揮発性記憶手段へのデータの送信に用いられる通信路を前記第２の通信路から前記第１の通信路に切り替えることを前記切替手段に指示することを特徴とする請求項９記載の半導体装置。