JP7000748B2 - 画像処理装置、半導体装置及びプログラム - Google Patents
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ここで、外部から第2の揮発性記憶手段にデータを書き込む第1の経路と、第2の揮発性記憶手段から第1の揮発性記憶手段にデータを書き込む第2の経路は、いずれも共通の通信路(例えば内部バス)を使用する。各経路による書き込みの期間中、共通の通信路は占有されるため、外部から第1の揮発性記憶手段にデータが書き込まれるまでの時間は、第1の経路を用いる時間と第2の経路を用いる時間の和として与えられる。
請求項2に記載の発明は、前記第1の通信路を通じた前記書き込み制御部への書き込み速度は、前記第2の通信路を通じた当該書き込み制御部への書き込み速度より速い、請求項1に記載の画像処理装置である。
請求項3に記載の発明は、前記第2の揮発性記憶手段に記憶されているデータを処理する処理手段は、仮想アドレス空間上でアドレスを管理する基本ソフトウェアを実行する、請求項1に記載の画像処理装置である。
請求項4に記載の発明は、前記基本ソフトウェアは、組み込みシステム用のオペレーションシステムである、請求項3に記載の画像処理装置である。
請求項5に記載の発明は、前記読取手段が出力するデータは、パケット化されていない連続したデータである、請求項1に記載の画像処理装置である。
請求項6に記載の発明は、前記転送手段は、前記読取手段が出力するデータをシリアル伝送方式で受信する、請求項5に記載の画像処理装置である。
請求項7に記載の発明は、前記第2の通信路には複数の処理手段が接続されている、請求項1に記載の画像処理装置である。
請求項8に記載の発明は、複数の前記処理手段は、画像を処理する第1の処理手段と、命令を出力する第2の処理手段とを含む、請求項7に記載の画像処理装置である。
請求項9に記載の発明は、第1の揮発性記憶手段よりも記憶容量が小さい一方で読み書き速度が速い第2の揮発性記憶手段と、外部から入力されるデータを前記第1の揮発性記憶手段に書き込む処理と、前記第2の揮発性記憶手段のデータの整合を図る処理とを並行して実行する転送手段とを有し、前記転送手段は、原稿の画像を光学的に読み取る読取手段が出力するデータを一時的に保持すると共に、前記書き込む処理と前記データの整合を図る処理とを制御するインタフェース部と、前記第1の揮発性記憶手段へのデータの書き込みを制御する書き込み制御部と、前記インタフェース部と前記書き込み制御部を接続し、前記読取手段が出力するデータの前記第1の揮発性記憶手段への書き込みに使用する第1の通信路と、前記インタフェース部と前記第2の揮発性記憶手段と前記書き込み制御部とを相互に接続し、データの書き込みアドレスを当該第2の揮発性記憶手段に与えて、前記第1の揮発性記憶手段のデータとの整合を図る、前記第1の通信路とは異なる第2の通信路と、を有する、半導体装置である。
請求項10に記載の発明は、外部から入力されるデータは、パケット化されていない連続したデータである、請求項9に記載の半導体装置である。
請求項11に記載の発明は、第1の揮発性記憶手段へのデータの書き込みを制御する書き込み制御部と第1の通信路を通じて接続され、当該第1の揮発性記憶手段よりも記憶容量が小さい一方で読み書き速度が速い第2の揮発性記憶手段と第2の通信路を通じて接続されるコンピュータに、前記第1の通信路を通じた前記第1の揮発性記憶手段へのデータの書き込みと並行して、前記第2の揮発性記憶手段のデータの整合を図る機能を実現させるためのプログラムであり、前記データの整合を図る機能として、前記第1の通信路とは異なる前記第2の通信路を通じ、原稿の画像を光学的に読み取った前記データの書き込みアドレスを前記第2の揮発性記憶手段に与えて、前記第1の揮発性記憶手段のデータとの整合を図る、ことを特徴とするプログラムである。
請求項2記載の発明によれば、データの書き込みに要する時間を短縮できる。
請求項3記載の発明によれば、仮想アドレス空間上でアドレスを管理する場合にも使用できる。
請求項4記載の発明によれば、組み込みシステムにおけるデータの書き込みにも使用できる。
請求項5記載の発明によれば、パケット化されていない連続したデータの書き込みにも使用できる。
請求項6記載の発明によれば、装置外部の転送速度が速い場合でも使用できる。
請求項7記載の発明によれば、複数の処理手段の間でデータの整合性を担保できる。
請求項8記載の発明によれば、複数の処理手段の間でデータの整合性を担保できる。
請求項9記載の発明によれば、第1の揮発性記憶手段よりも記憶容量が少ないが第1の揮発性記憶手段よりも読み書き速度が速い第2の揮発性記憶手段への外部からのデータの書き込みと、第2の揮発性記憶手段から第1の揮発性記憶手段へのデータの書き込みとを時間順次に実行する場合に比して、データの整合性を確保しつつも第1の揮発性記憶手段へのデータの書き込みに要する時間を短縮できる。
請求項10記載の発明によれば、パケット化されていない連続したデータの高速書き込みを実現できる。
請求項11記載の発明によれば、第1の揮発性記憶手段よりも記憶容量が少ないが第1の揮発性記憶手段よりも読み書き速度が速い第2の揮発性記憶手段への外部からのデータの書き込みと、第2の揮発性記憶手段から第1の揮発性記憶手段へのデータの書き込みとを時間順次に実行する場合に比して、データの整合性を確保しつつも第1の揮発性記憶手段へのデータの書き込みに要する時間を短縮できる。
ここでは、画像形成装置を例に説明する。実施の形態1で説明する画像形成装置は、記録材(以下「用紙」と記す場合もある。)に画像を形成する装置であり、コピー機能、スキャナ機能、ファックス送受信機能、印刷機能を備えている。
もっとも、これら全ての機能を有する画像処理装置である必要はなく、いずれか1つの機能に特化した装置、例えば複写機、スキャナ(3次元スキャナを含む。)、ファックス送受信機、プリンタ(3次元プリンタを含む。)でもよい。
図1は、実施の形態1に係る画像形成装置1の外観図である。図2は、実施の形態1に係る画像形成装置1の内部構造を示す図である。
画像形成装置1は、原稿の画像を読み取る画像読取装置100と、用紙上に画像を記録する画像記録装置200と、を備えている。
また、画像形成装置1は、ユーザによる操作の受付やユーザに対する各種の情報の提示に使用するユーザインタフェース(UI)300を備えている。
さらに、画像形成装置1は、画像形成装置1の全体動作を制御する制御装置500を備えている。
ここでの画像形成装置1は画像処理装置の一例である。なお、制御装置500は画像処理装置の一例でもある。
画像記録装置200は、画像の形成に使用するエンジンや用紙の搬送に使用する機構で構成され、その内部には制御装置500が配置されている。
ユーザインタフェース300は、その操作面が画像形成装置1を操作するユーザと対面するように、画像読取装置100の手前側に配置されている。
原稿搬送部120は、原稿を収容する原稿収容部121と、原稿収容部121から引き出された原稿が排出される原稿排出部122とを有し、不図示の搬送機構を使用して原稿収容部121から原稿排出部122に原稿を搬送する。
原稿搬送部120は、原稿自動送り装置(ADF:Auto Document Feeder)とも呼ばれる。
なお、原稿に対して読取光学系を相対的に移動させ、原稿の画像を読み取ることもできる。
これらの構成はいずれも既知であるので、詳細な説明は省略する。なお、画像形成部20には、用紙Pの搬送経路に沿ってブラック(K)、シアン(C)、マゼンタ(M)、イエロー(Y)の各色に対応する記録ユニットが配置されている。色の種類及び色の組み合わせは一例である。
ここで、操作受付部は、ハードウェアキーに対する操作を検知する機能とソフトウェアキーに対する操作を検知する機能などを提供する。一方、表示部は、情報を提供する画面やソフトウェアキー等を表示する。
図3は、画像形成装置1を構成する制御装置500等の機能モジュール間の接続構成の例を説明する図である。
画像読取装置100、画像記録装置200、ユーザインタフェース300は、制御装置500に対して接続されている。画像読取装置100、画像記録装置200、ユーザインタフェース300、制御装置500には、いずれも機能モジュール化された半導体チップが内蔵されている。
例えば制御装置500は、他のMochiチップとの相互接続に特化した通信インタフェース部、CPUコア部、メモリコントローラ、関連ロジック回路などを1つの半導体基板(Substrate)上に集約したMochiチップを使用する。ここでのMochiチップは、SOC(System On a Chip)である。
Mochiチップ間の相互接続方式には、パラレル接続方式とシリアル接続方式があるが、本実施の形態では、シリアル接続方式を採用する。すなわち、本実施の形態では、Mochiチップ間のデータをシリアル伝送方式により転送する。
図4は、画像読取装置100と制御装置500の内部構成の一例を説明する図である。
画像読取装置100は、原稿のイメージを撮像するイメージセンサ101と、イメージセンサ101の出力信号を処理するアナログフロントエンド(AFE)102と、DRAM(Dynamic Random Access Memory)560へのデータの書き込みを要求するDMA(Direct Memory Access)103と、Mochiインタフェースモジュール104とを有している。
このうち、Mochiインタフェースモジュール104が、Mochiチップである。
イメージセンサ101は、各原稿のイメージに対応する出力信号として、例えばレッド(R)、グリーン(G)、ブルー(B)に対応する色信号を出力する。
アナログフロントエンド(AFE)102は、例えばレッド(R)、グリーン(G)、ブルー(B)に対応する色信号を、イエロー(Y)、マゼンタ(M)、シアン(C)、ブラック(K)に対応する色信号に変換する処理を実行する。
この指示を、書き込み要求という。書き込み要求は、書き込みデータと書き込み先を指定するアドレス情報とで構成される。なお、アドレス情報は、書き込み開始アドレスと宛先アドレスとで構成される。アドレス情報は、DRAM560の物理アドレスである。
この転送を、図4では、経路Aとして示す。
ここで、SOC510は半導体装置の一例であり、DRAM560は第1の揮発性記憶手段の一例である。
Mochiインタフェースモジュール521は、外部バスを通じて、画像読取装置100側のMochiインタフェースモジュール104とシリアル相互接続され、アドレス情報(0×0~0×FFFF)と各アドレスに該当する書き込みデータを連続データ(非パケットデータ)の形式で受信する。シリアル伝送形式の場合、アドレス情報は、書き込みデータよりも前に転送される。
なお、メモリコントローラ550への書き込み要求の転送は、連続データ形式で実行される。図4では、この転送経路を使用するDRAM560への書き込みを経路Cで示す。
ここで、データバス535は、内部バス530とは異なる通信路である。本実施の形態の場合、「異なる」を、データバス535が内部バス530の一部又は全部と重複しないという意味で使用する。
なお、書き込み要求のうちのアドレス情報だけが整合処理部523に対して選択的に出力される場合には、アドレス情報を抽出する処理は不要である。
実施の形態における整合処理部523は、これらの処理をハードウェア処理によって実現する。
ここで、通信インタフェース部520は、広義には、インタフェース部の一例にあたる。先入れ先出しメモリ522と整合処理部523は、狭義には、インタフェース部の一例にあたる。
ここで、整合処理部523と内部バス530との間のデータの受け渡しは、パケット単位で実行される。
先入れ先出しメモリ522からメモリコントローラ550への書き込み要求の転送(DRAM560へのデータの書き込み)と、整合処理部523から内部バス530へのキャッシュデータの管理情報の整合の指示とは経路が異なるため、2つの処理を並行に実行することができる。
内部バス530は、第2の通信路の一例である。いずれかのデバイスが内部バス530を用いてパケットデータを転送している間、内部バス530は占有されるため、他のデバイスは内部バス530を用いてデータを転送することができない。
データバス535は、第1の通信路の一例である。
データバス535は、内部バス530から物理的に独立した経路である。従って、データバス535と内部バス530は重複する経路を有しない。
CPUコア541A、541BとGPUコア541Cは、いずれも処理手段の一例である。
なお、命令を出力するCPUコア541A、541Bは第2の処理手段の一例であり、画像を処理するGPUコア541Cは第1の処理手段の一例である。広義には、処理コア部540も処理手段の一例である。
Linuxは、仮想アドレス空間上でアドレスを管理するため、物理アドレス空間でアドレスを管理するWindows(登録商標)とは異なり、キャッシュデータの有無を選択するスイッチ処理を採用することができない。
もっとも、オペレーティングシステムとしてWindowsや他のオペレーションシステムを採用することも可能である。例えばWindows CE(登録商標)を採用してもよい。
一方、GPUコア541Cは、1次キャッシュ542Cを有している。
ここでの一次キャッシュ542A、542B、542Cと、二次キャッシュ543Aは、いずれもDRAM560よりも記憶容量が小さい一方でDRAM560よりも読み書き速度が速い揮発性の記憶手段である。
従って、一次キャッシュ542A、542B、542Cと、二次キャッシュ543Aは、第2の揮発性記憶手段の一例である。
前述した整合処理部523は、一次キャッシュ542A、542B、542Cと二次キャッシュ543Aに記憶されているキャッシュデータのうち、書き込みアドレスに該当するキャッシュデータの管理情報の整合を指示する。
メモリコントローラ550は、内部バス530に接続されており、内部バス530に接続された他のデバイスとの間でパケットデータを受け渡しする。
例えば、メモリコントローラ550は、CPUコア541A、541BやGPU541Cからの要求に従ってデータの読み書きを実行する。
また、メモリコントローラ550は、先入れ先出しメモリ522からデータバス535を通じて受信した書き込み要求に基づいて、DRAM560に対する書き込みデータの書き込みを実行する。
ここでのメモリコントローラ550は、書き込み制御部の一例である。
画像形成装置1は、以下のような動作を実行する。
例えば、画像形成装置1は、画像読取装置100と画像記録装置200を使用してコピー処理を実行することができる。すなわち、画像形成装置1は、画像読取装置100によって読み取られた原稿の画像データを画像記録装置200に与え、原稿の画像を用紙Pに形成することができる。
ダイレクトコピーでは、画像読取装置100で読み込まれた画像データ(書き込みデータ)を揮発性の記憶手段であるDRAM560に書き込んだ後、DRAM560から読み出して画像記録装置200に与え、用紙Pに画像を形成する。
一方、イメージ蓄積コピーでは、画像読取装置100で読み込まれた画像データ(書き込みデータ)を揮発性の記憶手段であるDRAM560に書き込んだ後に処理コア部540に読み出して圧縮処理を加え、圧縮後の画像データを不揮発性の記憶手段である不図示のハードディスク装置(補助記憶装置)に書き込み、その後、ハードディスク装置から読み出した画像データを画像記録装置200に与えて伸長し、伸長された画像データに対応する画像を用紙Pに形成する。
なお、ハードディスク装置の代わりに、不揮発性の記憶手段である半導体メモリ、すなわちSSD(Solid State Drive)を用いてもよい。
さらに、画像形成装置1は、原稿の画像データをハードディスク装置などの補助記憶装置に保存することができる。すなわち、画像形成装置1は、通信回線を介して接続されたPC側の補助記憶装置に原稿の画像データを保存することもできる。
図5は、画像読取装置100からDRAM560にデータを書き込む場合に実行される処理動作を説明する図である。
まず、DRAM560に対する書き込み要求がDMA103から制御装置500に送信される(ステップ1)。
ここでの書き込み要求は、アドレス情報(例えば1000~5000番地)と書き込みデータで構成される。
書き込み要求は、Mochiインタフェースモジュール104(画像読取装置100側)とMochiインタフェースモジュール521(制御装置500側)との間を接続する外部バス(シリアルバス)を通じて転送される(経路A)。
また、データバス535を通じて書き込み要求をメモリコントローラ550に転送するのに要する時間は、内部バス530を通じてパケット化された書き込み要求をメモリコントローラ550に転送するのに要する時間よりも短くなっている。
メモリコントローラ550は、書き込み要求で指定されたDRAM560の物理アドレス(アドレス情報)に対し、先入れ先出しメモリ522から順次受信される書き込みデータを書き込んでいく(ステップ3)。
この書き込みは、先入れ先出しメモリ522から書き込みデータが受信されている間継続する。
書き込みデータの書き込みが終了すると、メモリコントローラ550からデータバス535を通じて書き込み完了通知がDMA103(図4参照)に送信される(ステップ11)。
整合処理部523は、パケットデータによって指定可能な範囲毎にキャッシュデータ(例えば1000~1100番地に対応するキャッシュデータ)の管理情報の整合処理を内部バス530に指示する(ステップ5)。
この指示により、内部バス530に接続されている1次キャッシュメモリ542A、542B、542C、2次キャッシュメモリ543Aに対応する書き込みデータの有無が検索される。
この後、内部バス530から整合処理部523には、処理完了通知がパケット単位で通知される(ステップ7)。
この後、残りのアドレスに対して順番に、キャッシュデータの管理情報の整合処理と処理完了通知の通知とが実行される(ステップ8~10)。
前述したように、本実施の形態に係る画像形成装置1においては、制御装置500内におけるキャッシュデータの整合処理とDRAM560に対する書き込みデータの書き込み処理とが並行して実行される。
このため、内部バス530を時間順次に使用して整合処理と書き込み処理とを実行する場合に比して、処理時間の短縮化を実現できる。
また、画像読取装置100から通知された書き込み要求のために内部バス530が占有されることがなくなるため、内部バス530に接続されている処理コア部540における処理や他のデバイス間の通信への影響も小さくなる。
また、本実施の形態では、画像読取装置100で発生した書き込みデータを途切れることなく制御装置500に送信し、最終的にDRAM560に欠落なく書き込むことが可能になる。
また、本実施の形態に係るSOC510を採用すれば、単に専用のデータバスを用意して書き込みデータをメモリコントローラ550に与える場合とは異なり、キャッシュデーとDRAM560側のデータとが整合しない状況の発生を回避できる。
また、DRAM560の同じアドレスから読み出されたデータが複数の処理コアでそれぞれ異なる処理を受けた場合でも、各処理コアに対応する複数のキャッシュメモリとDRAM560との間におけるデータの整合性を確保できる。
また、一般に処理コア部540を構成するコア数が多いほどキャッシュコヒーレンスの必要性が増えてデータの整合性に要する処理時間も長くなりやすいが、本実施の形態に係るSOC510を採用すれば、処理コア部540を構成するコア数が多くても、SOC510内におけるデータ転送に要する時間を短縮して外部バス(シリアルバス)の通信帯域を性能通りの速度で使用できる。
以上、本発明の実施の形態について説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、種々の変更又は改良を加えたものも、本発明の技術的範囲に含まれることは、特許請求の範囲の記載から明らかである。
また、実施の形態1における画像形成装置1では、オフィスなどで使用される装置構成を想定しているが、商業用(プロダクション用)の画像形成装置でもよい。
なお、通信インタフェース部520は、画像読取装置100以外の外部装置からDRAM560(図4参照)に対する書き込み要求の受信に使用してもよい。
前述の実施の形態1では、処理コア部540(図4参照)がマルチコア構成の場合について説明したがシングルコア構成でもよい。
また、機能モジュール間の接続は、Mochiインタフェースモジュール以外の接続方式を採用してもよい。
Claims (11)
- 原稿の画像を光学的に読み取る読取手段と、
データを記憶する第1の揮発性記憶手段と、
前記第1の揮発性記憶手段よりも記憶容量が小さい一方で読み書き速度が速い第2の揮発性記憶手段と、
前記読取手段が出力するデータを前記第1の揮発性記憶手段に書き込む処理と、前記第2の揮発性記憶手段のデータの整合を図る処理とを並行して実行する転送手段と
を有し、
前記転送手段は、
前記読取手段が出力するデータを一時的に保持すると共に、前記書き込む処理と前記データの整合を図る処理とを制御するインタフェース部と、
前記第1の揮発性記憶手段へのデータの書き込みを制御する書き込み制御部と、
前記インタフェース部と前記書き込み制御部を接続し、前記読取手段が出力するデータの前記第1の揮発性記憶手段への書き込みに使用する第1の通信路と、
前記インタフェース部と前記第2の揮発性記憶手段と前記書き込み制御部とを相互に接続し、データの書き込みアドレスを当該第2の揮発性記憶手段に与えて、前記第1の揮発性記憶手段のデータとの整合を図る、前記第1の通信路とは異なる第2の通信路と、
を有する、画像処理装置。 - 前記第1の通信路を通じた前記書き込み制御部への書き込み速度は、前記第2の通信路を通じた当該書き込み制御部への書き込み速度より速い、請求項1に記載の画像処理装置。
- 前記第2の揮発性記憶手段に記憶されているデータを処理する処理手段は、仮想アドレス空間上でアドレスを管理する基本ソフトウェアを実行する、請求項1に記載の画像処理装置。
- 前記基本ソフトウェアは、組み込みシステム用のオペレーションシステムである、請求項3に記載の画像処理装置。
- 前記読取手段が出力するデータは、パケット化されていない連続したデータである、請求項1に記載の画像処理装置。
- 前記転送手段は、前記読取手段が出力するデータをシリアル伝送方式で受信する、請求項5に記載の画像処理装置。
- 前記第2の通信路には複数の処理手段が接続されている、請求項1に記載の画像処理装置。
- 複数の前記処理手段は、画像を処理する第1の処理手段と、命令を出力する第2の処理手段とを含む、請求項7に記載の画像処理装置。
- 第1の揮発性記憶手段よりも記憶容量が小さい一方で読み書き速度が速い第2の揮発性記憶手段と、
外部から入力されるデータを前記第1の揮発性記憶手段に書き込む処理と、前記第2の揮発性記憶手段のデータの整合を図る処理とを並行して実行する転送手段と
を有し、
前記転送手段は、
原稿の画像を光学的に読み取る読取手段が出力するデータを一時的に保持すると共に、前記書き込む処理と前記データの整合を図る処理とを制御するインタフェース部と、
前記第1の揮発性記憶手段へのデータの書き込みを制御する書き込み制御部と、
前記インタフェース部と前記書き込み制御部を接続し、前記読取手段が出力するデータの前記第1の揮発性記憶手段への書き込みに使用する第1の通信路と、
前記インタフェース部と前記第2の揮発性記憶手段と前記書き込み制御部とを相互に接続し、データの書き込みアドレスを当該第2の揮発性記憶手段に与えて、前記第1の揮発性記憶手段のデータとの整合を図る、前記第1の通信路とは異なる第2の通信路と、
を有する、半導体装置。 - 外部から入力されるデータは、パケット化されていない連続したデータである、請求項9に記載の半導体装置。
- 第1の揮発性記憶手段へのデータの書き込みを制御する書き込み制御部と第1の通信路を通じて接続され、当該第1の揮発性記憶手段よりも記憶容量が小さい一方で読み書き速度が速い第2の揮発性記憶手段と第2の通信路を通じて接続されるコンピュータに、
前記第1の通信路を通じた前記第1の揮発性記憶手段へのデータの書き込みと並行して、前記第2の揮発性記憶手段のデータの整合を図る機能
を実現させるためのプログラムであり、
前記データの整合を図る機能として、
前記第1の通信路とは異なる前記第2の通信路を通じ、原稿の画像を光学的に読み取った前記データの書き込みアドレスを前記第2の揮発性記憶手段に与えて、前記第1の揮発性記憶手段のデータとの整合を図る、
ことを特徴とするプログラム。
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