CN112181319A - 信息处理装置和半导体装置 - Google Patents

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Abstract

提供信息处理装置和半导体装置。信息处理装置具有：第1集成电路，其具有对从设备取得的数据进行处理并对该设备的动作进行控制的第1控制单元；以及第2集成电路，其具有数据的处理速度比所述第1控制单元快的第2控制单元，所述第2控制单元在第1处理的开始后且完成前优先于该第1处理而执行第2处理的情况下，根据关于该第1处理的对象的数据而确定的条件，决定是否使所述第1控制单元再次开始该第1处理。

Description

信息处理装置和半导体装置
技术领域
本公开涉及信息处理装置和半导体装置。
背景技术
有时在信息处理装置中设置有：第1集成电路，其具有对数据进行处理并对设备的动作进行控制的第1控制单元；以及第2集成电路，其具有数据的处理速度比第1控制单元快的第2控制单元。第1控制单元和第2控制单元例如按照每个处理而区分使用。
这里，例如，第2控制单元在第1处理的开始后且完成前被指示执行第2处理时，有时中断第1处理，优先于第1处理而执行第2处理。
作为现有技术文献，例如举出日本特开2018-148455号公报、日本特许第4756599号公报。
发明内容
在第2控制单元在第1处理的开始后且完成前优先于第1处理而执行第2处理的情况下，与第1处理的对象的数据无关，当在第2处理完成之前不再次开始第1处理时，第1处理中断后到再次开始为止产生等待时间。
本公开的目的在于，在第2控制单元在第1处理的开始后且完成前优先于第1处理而执行第2处理的情况下，与在第2处理完成之前不再次开始第1处理的情况相比，减少第1处理中断后的等待时间。
根据本公开的第1方案，提供一种信息处理装置，其具有：第1集成电路，其具有第1控制单元，该第1控制单元对从设备取得的数据进行处理并对该设备的动作进行控制；以及第2集成电路，其具有第2控制单元，该第2控制单元的数据的处理速度比所述第1控制单元的数据的处理速度快，所述第2控制单元在第1处理的开始后且完成前优先于该第1处理而执行第2处理的情况下，根据关于该第1处理的对象的数据而确定的条件，决定是否使所述第1控制单元再次开始该第1处理。
根据本公开的第2方案，所述条件是关于对所述第1处理的对象的所述数据执行该第1处理的优先级而确定的条件。
根据本公开的第3方案，所述优先级是根据对所述第1处理的对象的一部分数据执行该第1处理与对该第1处理的对象的所述数据中的接着该一部分数据之后的另一部分数据执行该第1处理之间的时间的制约而确定的。
根据本公开的第4方案，所述第1处理的对象的所述数据是被分组的多个数据。
根据本公开的第5方案，所述信息处理装置还具有保持单元，该保持单元将与所述决定有关的决定信息和与数据的内容有关的内容信息关联起来进行保持，所述第2控制单元取得与所述第1处理的对象的所述数据相关的所述内容信息，根据与所取得的该内容信息相关联地保持在所述保持单元中的所述决定信息，决定是否使所述第1控制单元再次开始该第1处理。
根据本公开的第6方案，信息处理装置还具有：存储单元，其存储数据；以及发送单元，其按照被分组的每个数据向所述第2集成电路发送所述第1处理的对象的所述数据，所述第2集成电路还具有：存储控制单元，其控制将从所述发送单元发送的数据存储于所述存储单元；以及第1通信路，其连接所述第2控制单元和所述存储控制单元，所述第1控制单元在要执行所述第1处理的情况下，取得所述存储单元中存储的该第1处理的对象的所述数据，对所取得的该数据执行该第1处理，所述第2控制单元经由所述第1通信路取得所述存储单元中存储的数据，对所取得的该数据执行所述第2处理，在所述第2控制单元正在执行所述第2处理时，供从所述发送单元向所述存储控制单元发送的数据通过的通信路和供从所述存储单元向所述第1控制单元发送的数据通过的通信路均是与所述第1通信路不同的通信路。
根据本公开的第7方案，所述信息处理装置还具有：第1连接单元，其能够与设备连接；以及第3集成电路，其具有所述发送单元，所述发送单元在所述第1连接单元连接有所述设备的情况下，在所述第2控制单元正在执行所述第2处理的情况下，将从该设备发送的数据的处理的请求发送到所述第1控制单元。
根据本公开的第8方案，所述第2集成电路还具有能够与所述第1集成电路连接的第2连接单元，所述第2控制单元在使所述第1控制单元再次开始所述第1处理的情况下，向该第1控制单元发送与该第1处理已经完成的数据有关的信息。
根据本公开的第9方案，所述第2控制单元在使所述第1控制单元再次开始所述第1处理的情况下，在所述第2处理完成但该第1处理未完成的情况下，接管并再次开始由该第1控制单元执行的该第1处理。
根据本公开的第10方案，提供一种半导体装置，其具有：第1集成电路，其具有第1控制单元，该第1控制单元对从设备取得的数据进行处理并对该设备的动作进行控制；以及第2集成电路，其具有第2控制单元，该第2控制单元的数据的处理速度比所述第1控制单元的数据的处理速度快，所述第2控制单元在第1处理的开始后且完成前优先于该第1处理而执行第2处理的情况下，根据关于该第1处理的对象的数据而确定的条件，决定是否使所述第1控制单元再次开始该第1处理。
根据本公开的第11方案，所述条件是关于对所述第1处理的对象的所述数据执行该第1处理的优先级而确定的条件。
根据本公开的第12方案，所述优先级是根据对所述第1处理的对象的一部分数据执行该第1处理与对该第1处理的对象的所述数据中的接着该一部分数据之后的另一部分数据执行该第1处理之间的时间的制约而确定的。
(效果)
根据所述第1方案，在第2控制单元在第1处理的开始后且完成前优先于第1处理而执行第2处理的情况下，与在第2处理完成之前不再次开始第1处理的情况相比，能够减少第1处理中断后的等待时间。
根据所述第2方案，与在第2处理完成之前不再次开始第1处理的情况相比，能够根据执行第1处理的优先级来减少第1处理中断后的等待时间。
根据所述第3方案，与在第2处理完成之前不再次开始第1处理的情况相比，能够根据对一部分数据执行第1处理与对另一部分数据执行第1处理之间的时间的制约，来减少第1处理中断后的等待时间。
根据所述第4方案，针对被分组的多个数据中的已经完成了第2控制单元的第1处理的一部分数据，第1控制单元不需要再次进行第1处理。
根据所述第5方案，在第2控制单元取得了与第1处理的对象的数据相关的内容信息的情况下，不会进行跟基于与该内容信息相关联地保持在保持单元中的决定信息的决定不同的决定。
根据所述第6方案，相比于供从发送单元向存储控制单元发送的数据通过的通信路和供从存储单元向第1控制单元发送的数据通过的通信路中的至少一方是第1通信路的情况，能够抑制妨碍第2控制单元执行第2处理。
根据所述第7方案，相比于与第2控制单元是否正在执行第2处理无关地向第2控制单元发送从设备发送的数据的处理的请求的情况，能够抑制妨碍第2控制单元执行第2处理。
根据所述第8方案，第1控制单元能够从第1处理未完成的数据起再次开始第1处理。
根据所述第9方案，与第1控制单元在第2处理的完成后也继续进行第1处理的情况相比，能够减少执行第1处理的时间。
根据所述第10方案，在第2控制单元在第1处理的开始后且完成前优先于第1处理而执行第2处理的情况下，与在第2处理完成之前不再次开始第1处理的情况相比，能够减少第1处理中断后的等待时间。
根据所述第11方案，与在第2处理完成之前不再次开始第1处理的情况相比，能够根据执行第1处理的优先级来减少第1处理中断后的等待时间。
根据所述第12方案，与在第2处理完成之前不再次开始第1处理的情况相比，能够根据对一部分数据执行第1处理与对另一部分数据执行第1处理之间的时间的制约，来减少第1处理中断后的等待时间。
附图说明
图1是示出本实施方式的图像形成装置的外观图。
图2是示出本实施方式的图像形成装置的内部构造的图。
图3是说明构成图像形成装置的控制装置等功能模块之间的连接结构的例子的图。
图4是说明图像读取装置、图像记录装置和控制装置的内部结构的一例的图。
图5是示出移交管理表的结构例的图。
图6是说明在主CPU正在进行I/O数据处理时接受到UI描绘处理的请求的情况下执行的处理动作的图。
图7是示出收回处理的流程的流程图。
具体实施方式
下面，参照附图对本公开的实施方式进行详细说明。
这里，以图像形成装置为例进行说明。本实施方式中说明的图像形成装置是在纸张上形成图像的装置，具有复印功能、扫描功能、传真发送接收功能、打印功能。
但是，不需要是具有这些全部功能的图像形成装置，也可以是专于任意一个功能的装置、例如复印机、扫描仪(包含三维扫描仪。)、传真发送接收机、打印机(包含三维打印机。)。
<图像形成装置的概略结构>
图1是本实施方式的图像形成装置1的外观图。图2是示出本实施方式的图像形成装置1的内部构造的图。
图像形成装置1具有读取原稿的图像的图像读取装置100、以及在纸张上记录图像的图像记录装置200。
此外，图像形成装置1具有用于受理用户的操作或对用户提示各种信息的用户接口(UI)300。
进而，图像形成装置1具有对图像形成装置1的整体动作进行控制的控制装置500。
这里的图像形成装置1是信息处理装置的一例。另外，控制装置500也是信息处理装置的一例。
图像读取装置100安装于图像记录装置200的上方。图像读取装置100以光学方式读取原稿的图像。
图像记录装置200由用于形成图像的引擎、用于搬送纸张的机构构成，在其内部配置有控制装置500。
用户接口300以其操作面与对图像形成装置1进行操作的用户相面对的方式，配置于图像读取装置100的近前侧。
其中，图像读取装置100具有读取原稿的图像的图像读取部110、以及向该图像读取部110搬送原稿的原稿搬送部120。原稿搬送部120配置于图像读取装置100的上部，图像读取部110配置于图像读取装置100的下部。
原稿搬送部120具有收容原稿的原稿收容部121、以及排出从原稿收容部121拉出的原稿的原稿排出部122，使用未图示的搬送机构从原稿收容部121向原稿排出部122搬送原稿。
原稿搬送部120也被称为原稿自动进给装置(ADF：Auto Document Feeder)。
另外，还能够使读取光学系统相对于原稿相对移动，读取原稿的图像。
图像记录装置200具有在从纸张托盘拉出的纸张P上形成图像的图像形成部20、对图像形成部20供给纸张P的纸张供给部60、排出由图像形成部20形成了图像的纸张P的纸张排出部70、以及使从图像形成部20输出的纸张P的正面背面反转而朝向图像形成部20再次搬送的反转搬送部80。
这些结构均是已知的，因此省略详细说明。另外，在图像形成部20中沿着纸张P的搬送路径配置有与黑色(K)、青色(C)、品红(M)、黄色(Y)的各颜色对应的记录单元。颜色的种类和颜色的组合是一例。
用户接口300由受理来自用户的指示的受理装置和对用户提供信息的输出装置构成，具体而言具有操作受理部和显示部。
这里，操作受理部提供检测针对硬体键(hardware key)的操作的功能和检测针对软体键(software key)的操作的功能等。另一方面，显示部显示提供信息的画面和软体键等。
<功能模块之间的连接结构>
图3是说明构成图像形成装置1的控制装置500等功能模块之间的连接结构的例子的图。
图像读取装置100、图像记录装置200和用户接口300与控制装置500连接。在图像读取装置100、图像记录装置200、用户接口300和控制装置500中均内置有功能模块化的半导体芯片。
在本实施方式中，使用集成了多个Mochi(Modular Chip)芯片的半导体基板(Substrate)。Mochi芯片是仅选择性地集成所需要的功能的半导体芯片。另外，Mochi是商标。
关于Mochi芯片之间的相互连接方式，存在并行连接方式和串行连接方式，但是，在本实施方式中，采用串行连接方式。即，在本实施方式中，通过串行传输方式转送Mochi芯片之间的数据。
<控制装置的内部结构>
图4是说明图像读取装置100、图像记录装置200和控制装置500的内部结构的一例的图。
在图像读取装置100设置有Mochi接口模块101。Mochi接口模块101对控制装置500转送原稿的图像数据。
在图像记录装置200设置有Mochi接口模块201。Mochi接口模块201接收从控制装置500转送的图像数据。
控制装置500通过外部总线而与图像读取装置100、图像记录装置200和用户接口300连接。本实施方式的控制装置500具有集成了多个Mochi芯片的Mochi芯片单元510、SSD(Solid StateDrive)580和DRAM(Dynamic Random Access Memory)590。这里，Mochi芯片单元510被理解为半导体装置的一例。
Mochi芯片单元510具有作为第1集成电路的一例的MFP(MultiFunctionPeripheral)模块芯片520、作为第2集成电路的一例的主CPU模块芯片540和作为第3集成电路的一例的I/O(Input/Output)模块芯片570。
MFP模块芯片520具有对图像读取装置100和图像记录装置200的动作进行控制的功能。通过图像读取装置100、图像记录装置200、用户接口300和MFP模块芯片520满足图像形成装置1的复印机、扫描仪、传真发送接收机、打印机等的功能。即，在控制装置500设置有MFP模块芯片520的情况下，即使不设置主CPU模块芯片540，也满足作为图像形成装置1的功能。
MFP模块芯片520具有MFPCPU 527、第1Mochi接口模块521、第2Mochi接口模块522、第3Mochi接口模块523、第4Mochi接口模块524和第5Mochi接口模块525。此外，MFP模块芯片520具有第1内部总线526、存储器管理单元(Memory Management Unit)528、第1存储器控制器529和防入侵系统(Intrusion Prevention System)530。
作为第1控制单元的一例的MFPCPU 527对图像形成装置1的动作进行控制。MFPCPU527接受图像数据的读入指示后，读入从图像读取装置100转送的图像数据并将其存储在SSD580中。此外，MFPCPU 527接受图像的形成指示后，向图像记录装置200转送图像数据，针对纸张形成图像。
此外，MFPCPU 527进行数据的处理。作为数据的处理，例如举出确定数据的种类的处理。作为确定数据的种类的处理，例如举出确定数据是图像数据还是与指示有关的数据的处理等。
作为MFPCPU 527，例如使用动作频率为0.66MHz的MFPCPU。
第1Mochi接口模块521接收从图像读取装置100转送的数据。
第2Mochi接口模块522向图像记录装置200转送数据。
第3Mochi接口模块523向用户接口300转送数据。从第3Mochi接口模块523转送的数据显示在用户接口300的显示部中。另外，在从主CPU模块芯片540转送的数据显示在用户接口300的显示部中的期间内，不从第3Mochi接口模块523向用户接口300转送数据。
第4Mochi接口模块524针对主CPU模块芯片540进行数据的发送接收。
第5Mochi接口模块525接收从I/O模块芯片570转送的数据。
第1内部总线526转送预先决定的大小(例如64字节)的分组数据(packet data)。第1内部总线526使第1Mochi接口模块521、第2Mochi接口模块522、第3Mochi接口模块523、第4Mochi接口模块524、第5Mochi接口模块525、存储器管理单元528、第1存储器控制器529和防入侵系统530相互连接，用于分组数据的交接。
另外，在本实施方式中，按照每个分组数据进行Mochi芯片单元510内的数据的转送。
存储器管理单元528管理与MFPCPU 527中存储的数据对应的地址信息。
第1存储器控制器529是对针对SSD580的数据存储、来自SSD580的数据取出、SSD580的刷新等进行控制的电路。第1存储器控制器529与第1内部总线526连接，在与连接于第1内部总线526的其他器件之间交接分组数据。
防入侵系统530对通过第1内部总线526的数据进行监视，预先防止针对MFP模块芯片520内的不正当访问。
主CPU模块芯片540具有主CPU 550、第6Mochi接口模块541、第7Mochi接口模块542、第8Mochi接口模块543、第2内部总线544、第1数据总线545、第2数据总线546和第2存储器控制器560。
主CPU 550进行数据的处理。该处理是与由MFPCPU 527进行的数据的处理相同的处理。主CPU 550例如进行从I/O模块芯片570转送的数据的处理。下面，将从I/O模块芯片570转送的数据的处理称为I/O数据处理。
主CPU 550的数据的处理速度比MFPCPU 527快。作为主CPU 550，例如使用动作频率为1.6GHz的主CPU。
此外，主CPU 550进行分解(decompose)处理。分解处理是将图像数据转换为纸张输出形式的图像数据的处理。作为纸张输出形式的图像数据，例如举出位图(bitmap)数据。
此外，主CPU 550进行UI描绘处理。UI描绘处理是使用户接口300的显示部显示与由用户接口300的操作受理部受理的操作对应的图像的处理。
另外，在本实施方式中，不使用MFPCPU 527进行分解处理或UI描绘处理，而使用主CPU 550进行分解处理或UI描绘处理。
此外，本实施方式的主CPU 550在正在进行I/O数据处理等与分解处理或UI描绘处理不同的其他处理时，如果接受到分解处理或UI描绘处理的请求，则优先于其他处理而进行分解处理或UI描绘处理。
此外，主CPU 550在正在进行I/O数据处理时接受到分解处理或UI描绘处理的请求的情况下，将正在进行的I/O数据处理移交到MFPCPU 527。更具体而言，主CPU 550根据I/O数据处理的对象的数据，决定是否将该I/O数据处理移交到MFPCPU527。然后，在将I/O数据处理移交到MFPCPU 527的情况下，对MFPCPU 527进行I/O数据处理的移交，使MFPCPU 527进行未由主CPU 550进行的那部分的I/O数据处理。
此外，主CPU 550在进行分解处理或UI描绘处理时，向I/O模块芯片570的DMAC572(后述)通知进行分解处理或UI描绘处理。然后，当分解处理或UI描绘处理完成时，向DMAC572通知这些处理完成。
主CPU 550由对图像形成装置1整体的动作进行控制的第1CPU(CentralProcessing Unit)内核551A、对图像读取装置100的动作进行控制的第2CPU内核551B、以及对图像进行处理的GPU(Graphics Processing Unit)内核551C构成。即，主CPU 550是多内核结构。
第1CPU内核551A和第2CPU内核551B均是第2控制单元的一例。广义地讲，主CPU550也是第2控制单元的一例。
在本实施方式中，第1CPU内核551A和第2CPU内核551B具有一级缓存552A、552B和二级缓存553A。
另一方面，GPU内核551C具有一级缓存552C。
作为第2连接单元的一例的第6Mochi接口模块541针对第4Mochi接口模块524和第2存储器控制器560进行数据的发送接收。
第7Mochi接口模块542接收从第2内部总线544转送的数据，将接收到的数据转送到用户接口300。从第7Mochi接口模块542转送的数据显示在用户接口300的显示部中。
第8Mochi接口模块543接收从I/O模块芯片570转送的数据，将接收到的数据转送到第2内部总线544或第2存储器控制器560。
作为第1通信路的一例的第2内部总线544用于分组数据的交接。第2内部总线544使主CPU 550、第6Mochi接口模块541、第7Mochi接口模块542、第8Mochi接口模块543和第2存储器控制器560相互连接。
第1数据总线545是直接连接第6Mochi接口模块541和第2存储器控制器560的通信路。
第2数据总线546是直接连接第8Mochi接口模块543和第2存储器控制器560的通信路。
作为存储控制单元的一例的第2存储器控制器560是对针对DRAM590的数据存储、来自DRAM590的数据取出、DRAM590的刷新等进行控制的电路。第2存储器控制器560与第2内部总线544、第1数据总线545和第2数据总线546连接，在与连接于第2内部总线544、第1数据总线545和第2数据总线546的其他器件之间交接分组数据。
I/O模块芯片570用于从与图像形成装置1连接的外部设备接收数据。
I/O模块芯片570具有外部设备接口部571、DMAC(Direct Memory AccessController)572、第9Mochi接口模块573和第10Mochi接口模块574。
作为第1连接单元的一例的外部设备接口部571与外部设备连接。作为外部设备，例如举出PC(Personal Computer)等终端装置、USB存储器、服务器装置等通信目的地等。外部设备接口部571从所连接的外部设备取得数据。
作为发送单元的一例的DMAC572将从外部设备转送到外部设备接口部571的数据转送到DRAM590，将转送的数据存储在DRAM590中。该转送是不经由主CPU 550的DMA(DirectMemoryAccess)转送。
此外，在主CPU 550进行分解处理或UI描绘处理时，DMAC572设立标志。更具体而言，当DMAC572从主CPU 550接受到主CPU 550进行分解处理或UI描绘处理的通知时，打开设置于DMAC572的标志寄存器。此外，当从主CPU 550接受到分解处理或UI描绘处理完成的通知时，关闭标志寄存器。
此外，DMAC572在将从外部设备转送到外部设备接口部571的数据存储在DRAM590中后，进行该数据的处理的中断请求。DMAC572参照设置于DMAC572的标志寄存器。然后，在标志寄存器为关闭(OFF)的情况下，对主CPU 550进行中断请求。另一方面，在标志寄存器为打开(ON)的情况下，对MFPCPU 527进行中断请求。
第9Mochi接口模块573接收从外部设备接口部571转送的数据，将接收到的数据转送到第5Mochi接口模块525。
第10Mochi接口模块574接收从外部设备接口部571转送的数据，将接收到的数据转送到第8Mochi接口模块543。
SSD580例如是非易失性半导体存储器。另外，也可以代替SSD580，例如使用eMMC(embedded Multi Media Card)。
作为存储单元的一例的DRAM590例如是易失性半导体存储器。
<移交管理表的说明>
接着，对移交管理表进行说明。
图5是示出移交管理表的结构例的图。移交管理表是用于管理主CPU 550是否将I/O数据处理移交到MFPCPU 527的表。移交管理表存储在主CPU 550的一级缓存552A中。
在图5所示的移交管理表中，在“请求”中示出主CPU 550正在进行I/O数据处理时被请求的处理的内容。这里，“UI描绘”意味着UI描绘处理。此外，“分解”意味着分解处理。此外，“其他”意味着不符合UI描绘处理和分解处理中的任意一方的其他处理。此外，“NOP”意味着不进行操作(No Operation)。
此外，在移交管理表中，在“头信息”中示出I/O数据处理的对象的数据中包含的头信息。与“UI描绘”和“分解”相关联地示出的“A”、“B”、“C”均意味着头信息。此外，与“UI描绘”和“分解”相关联地示出的“A～C以外”意味着不符合“A”、“B”、“C”中的任意一方的头信息。
包含“A”、“B”和“C”中的任意一方的头信息的数据与包含“A～C以外”的头信息的数据相比，执行I/O数据处理的优先级较高。更具体地说明时，首先，以I/O数据处理的对象的数据是连续的多个分组数据的情况为前提。在该情况下，针对包含“A”、“B”和“C”中的任意一方的数据的I/O数据处理与针对包含“A～C以外”的数据的I/O数据处理相比，针对多个分组数据要求处理的实时性。实时性是指，设置对一个分组数据执行I/O数据处理与对跟这一个分组数据连续的另一个分组数据执行I/O数据处理之间的时间的制约的性质。
“A”、“B”和“C”分别例如是要求QoS(Quality of Service)的处理的对象的数据中包含的头信息。此外，“A～C以外”例如是不要求QoS的处理的对象的数据中包含的头信息。QoS是网络上提供的服务的品质。在服务的品质中包含与处理的实时性有关的品质。
此外，在“移交”中示出主CPU 550是否将I/O数据处理移交到MFPCPU 527的信息。这里，“进行”意味着主CPU 550将I/O数据处理移交到MFPCPU 527。此外，“不进行”意味着主CPU 550不将I/O数据处理移交到MFPCPU 527。
在图示的例子中，与“UI描绘”和“分解”的“A、B、C”关联有“进行”作为“移交”。此外，与“UI描绘”和“分解”的“A～C以外”关联有“不进行”作为“移交”。即，主CPU 550根据执行I/O数据处理的优先级，决定是否将I/O数据处理移交到MFPCPU 527。此外，在“其他”和“NOP”中，与“头信息”无关地关联有“不进行”作为“移交”。
主CPU 550在正在进行I/O数据处理时如果接受到与该I/O数据处理不同的其他处理的请求，则参照移交管理表。然后，根据“请求”和“头信息”决定是否进行“移交”。
在本实施方式中，如上所述，主CPU 550在正在进行I/O数据处理时如果接受到分解处理或UI描绘处理的请求，则优先于I/O数据处理而进行分解处理或UI描绘处理。该情况下，主CPU 550将要求实时性的I/O数据处理移交到MFPCPU 527。
即，在本实施方式中，主CPU 550在第1处理的开始后且完成前优先于第1处理而执行第2处理的情况下，根据针对第1处理的对象的数据确定的条件，决定是否使MFPCPU 527再次开始第1处理。特别地，在本实施方式中，针对第1处理的对象的数据确定的条件是关于对该数据执行第1处理的优先级而确定的条件。进而，该优先级是根据对第1处理的对象的一部分数据执行第1处理与对第1处理的对象的数据中的接着一部分数据之后的另一部分数据执行第1处理之间的时间的制约而确定的。此外，第1处理的对象的数据是被分组的多个数据。
这里，作为第1处理，例如举出I/O数据处理等。此外，作为第2处理，例如举出分解处理或UI描绘处理等。
另外，主CPU 550在正在进行I/O数据处理时接受到“其他”或“NOP”的处理的请求的情况下，与I/O数据处理的对象的数据无关，不进行I/O数据处理的移交。该情况下，主CPU550在完成“其他”或“NOP”后，再次开始I/O数据处理。
此外，图5的移交管理表所示的“头信息”只不过是一例，也可以将与图5所示的“头信息”不同的“头信息”与“请求”和“移交”相关联地示出。
此外，一级缓存552A被理解为保持单元，该保持单元将与是否使MFPCPU 527再次开始I/O数据处理的决定有关的决定信息和与数据的内容有关的内容信息关联起来进行保持。这里，作为决定信息，例如举出移交管理表的“移交”中所示的信息。此外，作为内容信息，例如举出移交管理表的“头信息”中所示的信息。
<在I/O数据处理中接受到UI描绘处理的请求时的处理动作>
图6是说明在主CPU 550正在进行I/O数据处理时接受到UI描绘处理的请求的情况下执行的处理动作的图。另外，下面，设主CPU 550正在进行的I/O数据处理的对象的数据中包含的头信息是“A”(参照图5)。
首先，在I/O模块芯片570的外部设备接口部571连接有外部设备，从外部设备向外部设备接口部571转送数据。I/O模块芯片570的DMAC572将转送到外部设备接口部571的数据存储在DRAM590中(步骤1)。该数据经由第10Mochi接口模块574、第8Mochi接口模块543和第2内部总线544转送到第2存储器控制器560。然后，被转送的数据通过第2存储器控制器560存储在DRAM590中。此外，从外部设备转送的数据是由多个分组数据构成的图像数据。即，在本实施方式中，按照每个分组数据从外部设备转送图像数据。
DMAC572针对主CPU 550进行DRAM590中存储的分组数据的处理的中断请求、即I/O数据处理的中断请求(步骤2)。
主CPU 550接受I/O数据处理的中断请求后，取出DRAM590中存储的I/O数据处理的对象的分组数据。然后，进行所取出的分组数据的处理、即I/O数据处理(步骤3)。该I/O数据处理的对象的分组数据是从外部设备转送的图像数据、即多个分组数据中的最初的分组数据。
然后，主CPU 550针对未进行I/O数据处理的其余的分组数据，依次进行分组数据的取出和针对所取出的分组数据的I/O数据处理。
主CPU 550接受UI描绘处理的请求(步骤4)。
主CPU 550参照移交管理表(参照图5)，根据对I/O数据处理的对象的分组数据执行I/O数据处理的优先级，决定是否移交到MFPCPU 527。在该例子中，主CPU550正在进行I/O数据处理时接受的处理的“请求”是“UI描绘”(参照图5)，如上所述，在I/O数据处理的对象的分组数据中包含“A”。因此，主CPU 550决定将I/O数据处理移交到MFPCPU 527(步骤5)。
主CPU 550对DMAC572指示中断请求的中断(步骤6)。
另外，步骤1～步骤6是与主CPU 550是否将I/O数据处理移交到MFPCPU 527无关地进行的处理。此外，在主CPU 550不将I/O数据处理移交到MFPCPU 527的情况下，主CPU 550在步骤5的处理完成后，中断I/O数据处理，进行UI描绘处理。然后，主CPU 550在UI描绘处理完成后，再次开始所中断的I/O数据处理。
另一方面，在主CPU 550将I/O数据处理移交到MFPCPU 527的情况下，在步骤5完成后，主CPU 550将正在执行I/O数据处理的对象的分组数据存储在DRAM590中(步骤7)。即，主CPU 550使为了进行I/O数据处理而从DRAM590取出的分组数据返回的DRAM590。该分组数据经由第2内部总线544转送到第2存储器控制器560。然后，被转送的分组数据通过第2存储器控制器560存储在DRAM590中。
主CPU 550针对MFPCPU 527进行I/O数据处理的移交的请求(步骤8)。在该移交的请求中，主CPU 550向MFPCPU 527发送与I/O数据处理已经完成的分组数据对应的DRAM590的地址信息。
主CPU 550向DMAC572通知进行UI描绘处理，使DMAC572设立标志(步骤9)。即，主CPU 550向DMAC572通知进行UI描绘处理，打开设置于DMAC572的标志寄存器。
主CPU 550进行UI描绘处理(步骤10)。
这里，在标志寄存器打开时，有时在外部设备接口部571新连接外部设备，从所连接的外部设备转送数据。该情况下，DMAC572将从新连接的外部设备转送到外部设备接口部571的数据经由第10Mochi接口模块574、第8Mochi接口模块543和第2数据总线546转送到第2存储器控制器560。即，被转送的数据不通过第2内部总线544。此外，被转送的数据通过第2存储器控制器560存储在DRAM590中。此外，DMAC572也可以将从新连接的外部设备转送到外部设备接口部571的数据经由第9Mochi接口模块573、第5Mochi接口模块525、第1内部总线526、第4Mochi接口模块524、第6Mochi接口模块541和第1数据总线545转送到第2存储器控制器560。该情况下，被转送的数据也通过第2存储器控制器560存储在DRAM590中。
此外，DMAC572根据标志寄存器为打开，针对MFPCPU 527进行从新连接的外部设备转送的数据的处理的中断请求。
MFPCPU 527从主CPU 550接受I/O数据处理的移交的请求后，取得DRAM590中存储的分组数据(步骤11)。该分组数据是I/O数据处理的对象的多个分组数据中的、未进行I/O数据处理的分组数据。即，MFPCPU 527在I/O数据处理的移交请求中，从主CPU 550取得如下地址信息，该地址信息表示I/O数据处理完成的分组数据存储在DRAM590的哪个区域。然后，从DRAM590取得接着I/O数据处理完成的分组数据之后的I/O数据处理未完成的分组数据。此外，通过第2存储器控制器560从DRAM590取出该分组数据后，该分组数据经由第1数据总线545、第6Mochi接口模块541、第4Mochi接口模块524和第1内部总线526转送到MFPCPU527。即，从DRAM590转送到MFPCPU 527的分组数据不通过第2内部总线544。
MFPCPU 527对所取得的分组数据进行I/O数据处理(步骤12)。即，MFPCPU527再次开始由主CPU 550进行的I/O数据处理。
MFPCPU 527将I/O数据处理完成的分组数据存储在DRAM590中(步骤13)。该分组数据经由第1内部总线526、第4Mochi接口模块524、第6Mochi接口模块541和第1数据总线545转送到第2存储器控制器560。然后，被转送的分组数据通过第2存储器控制器560存储在DRAM590中。
然后，针对未进行I/O数据处理的其余的分组数据依次进行步骤11～步骤13的处理。
MFPCPU 527针对未进行I/O数据处理的全部分组数据进行I/O数据处理后，针对主CPU 550进行表示I/O数据处理完成的完成通知(步骤14)。
另外，在图6所示的例子中，对主CPU 550正在进行I/O数据处理时接受到UI描绘处理的请求的情况下执行的处理动作进行了说明。这里，在主CPU 550正在进行I/O数据处理时接受到请求的处理是分解处理的情况下，也进行与上述处理相同的处理。
如上所述，在本实施方式中，主CPU 550取得I/O数据处理的对象的数据的头信息，根据与所取得的头信息相关联地保持在一级缓存552A的移交管理表中的“移交”的信息，决定是否使MFPCPU 527再次开始I/O数据处理。
此外，在本实施方式中，主CPU 550经由第2内部总线544取得DRAM590中存储的数据，对所取得的数据实施UI描绘处理或分解处理。然后，在主CPU 550正在执行UI描绘处理或分解处理时，供从DMAC572向第2存储器控制器560发送的数据通过的通信路和供从DRAM590向MFPCPU 527发送的数据通过的通信路均是与第2内部总线544不同的通信路。
此外，在本实施方式中，DMAC572在外部设备接口部571连接有设备的情况下，在主CPU 550正在执行UI描绘处理或分解处理的情况下，向MFPCPU 527发送从设备发送的数据的处理的请求。
此外，在本实施方式中，主CPU 550在使MFPCPU 527再次开始I/O数据处理的情况下，向MFPCPU 527发送与I/O数据处理完成的那部分数据有关的信息。
<收回处理>
接着，对收回处理的流程进行说明。收回处理是在主CPU 550将I/O数据处理移交到MFPCPU 527的情况下、主CPU 550再次进行该I/O数据处理的处理。例如在主CPU 550将I/O数据处理移交到MFPCPU 527而开始进行分解处理或UI描绘处理时，进行该收回处理。
图7是示出收回处理的流程的流程图。
主CPU 550判断是否从MFPCPU 527取得了表示I/O数据处理完成的完成通知(S101)。在取得了完成通知的情况下(S101：是)，收回处理结束。
另一方面，在主CPU 550未取得完成通知的情况下(S101：否)，主CPU 550判定UI描绘处理或分解处理等、优先于I/O数据处理进行的处理是否完成(S102)。在得到否定结果的情况下(S102：否)，再次进行步骤101的处理。
在优先于I/O数据处理进行的处理完成的情况下(S102：是)，主CPU 550判定MFPCPU 527是否完成了I/O数据处理(S103)。更具体而言，主CPU 550通过确认MFPCPU 527的通信状况，判定MFPCPU 527是否完成了I/O数据处理。
在MFPCPU 527完成了I/O数据处理的情况下(S103：是)，收回处理结束。
另一方面，在MFPCPU 527未完成I/O数据处理的情况下(S103：否)，主CPU550针对MFPCPU 527进行收回通知(S104)。收回通知是使进行I/O数据处理的主体从MFPCPU 527返回到主CPU 550的通知。
MFPCPU 527接受到收回通知后，对DMAC572指示中断请求的中断。此外，MFPCPU527将正在执行I/O数据处理的对象的分组数据存储在DRAM590中。进而，MFPCPU 527向主CPU 550发送与I/O数据处理完成的分组数据对应的DRAM590的地址信息。
主CPU 550从DRAM590取得未进行I/O数据处理的分组数据，对所取得的分组数据进行I/O数据处理(S105)。
如上所述，在本实施方式中，主CPU 550在使MFPCPU 527再次开始了I/O数据处理的情况下，在UI描绘处理或分解处理完成、但I/O数据处理未完成的情况下，接管并再次开始由MFPCPU 527执行的I/O数据处理。
以上说明了本公开的实施方式，但是，本公开的技术范围不限于上述实施方式所记载的范围。根据权利要求书的记载可知，对上述实施方式施加各种变更或改良而得到的方式也包含在本公开的技术范围内。
例如，在本实施方式所示的图像形成装置1(参照图1)中，图像读取装置100和图像记录装置200(包含控制装置500)一体化，但是，图像读取装置100和图像记录装置200(参照图1)也可以分别存储在独立的框体内。
此外，在本实施方式的图像形成装置1中，假设在办公室等使用的装置结构，但是，也可以是商业用(产品用)的图像形成装置。
在本实施方式中，构成为在Mochi芯片单元510设置有MFP模块芯片520、主CPU模块芯片540和I/O模块芯片570，但是，也可以还将其他集成电路设置于Mochi芯片单元510。
在本实施方式中，说明了主CPU 550内的高速缓存的层级结构是1层的情况(GPU内核551C)和层级结构是2层的情况(第1CPU内核551A、第2CPU内核551B)，但是，无论哪种情况下，高速缓存的层级构造都不限于例示的情况。例如缓存的层级结构也可以是3层以上。
在本实施方式中，说明了由在各个功能模块中不包含不进行动作的功能块的半导体芯片、换言之仅选择性地组合了动作所需要的功能块的Mochi芯片构成的情况，但是，也可以是其他结构的半导体芯片。例如也可以使用在1个半导体基板上配置了作为系统的动作所需要的全套功能块的半导体芯片。
此外，功能模块之间的连接也可以采用Mochi接口模块以外的连接方式。
在本实施方式中，MFP模块芯片520中的作为数据的通信路的共用的通信路仅为第1内部总线526，但是，作为共用的通信路，也可以独立于第1内部总线526而设置其他通信路。此外，主CPU模块芯片540中的作为数据的通信路的共用的通信路仅为第2内部总线544，但是，作为共用的通信路，也可以独立于第2内部总线544而设置其他通信路。

Claims (12)

1.一种信息处理装置，其具有：
第1集成电路，其具有第1控制单元，该第1控制单元对从设备取得的数据进行处理并对该设备的动作进行控制；以及
第2集成电路，其具有第2控制单元，该第2控制单元的数据的处理速度比所述第1控制单元的数据的处理速度快，
所述第2控制单元在第1处理的开始后且完成前优先于该第1处理而执行第2处理的情况下，根据关于该第1处理的对象的数据而确定的条件，决定是否使所述第1控制单元再次开始该第1处理。
2.根据权利要求1所述的信息处理装置，其中，
所述条件是关于对所述第1处理的对象的所述数据执行该第1处理的优先级而确定的条件。
3.根据权利要求2所述的信息处理装置，其中，
所述优先级是根据对所述第1处理的对象的一部分数据执行该第1处理与对该第1处理的对象的所述数据中的接着该一部分数据之后的另一部分数据执行该第1处理之间的时间的制约而确定的。
4.根据权利要求1所述的信息处理装置，其中，
所述第1处理的对象的所述数据是被分组的多个数据。
5.根据权利要求1所述的信息处理装置，其中，
所述信息处理装置还具有保持单元，该保持单元将与所述决定有关的决定信息和与数据的内容有关的内容信息关联起来进行保持，
所述第2控制单元取得与所述第1处理的对象的所述数据相关的所述内容信息，根据与所取得的该内容信息相关联地保持在所述保持单元中的所述决定信息，决定是否使所述第1控制单元再次开始该第1处理。
6.根据权利要求1所述的信息处理装置，其中，
该信息处理装置还具有：
存储单元，其存储数据；以及
发送单元，其按照被分组的每个数据向所述第2集成电路发送所述第1处理的对象的所述数据，
所述第2集成电路还具有：
存储控制单元，其控制将从所述发送单元发送的数据存储于所述存储单元；以及
第1通信路，其连接所述第2控制单元和所述存储控制单元，
所述第1控制单元在要执行所述第1处理的情况下，取得所述存储单元中存储的该第1处理的对象的所述数据，对所取得的该数据执行该第1处理，
所述第2控制单元经由所述第1通信路取得所述存储单元中存储的数据，对所取得的该数据执行所述第2处理，
在所述第2控制单元正在执行所述第2处理时，供从所述发送单元向所述存储控制单元发送的数据通过的通信路、和供从所述存储单元向所述第1控制单元发送的数据通过的通信路均是与所述第1通信路不同的通信路。
7.根据权利要求6所述的信息处理装置，其中，
所述信息处理装置还具有：
第1连接单元，其能够与设备连接；以及
第3集成电路，其具有所述发送单元，
所述发送单元在所述第1连接单元连接有所述设备的情况下，在所述第2控制单元正在执行所述第2处理的情况下，将从该设备发送的数据的处理的请求发送到所述第1控制单元。
8.根据权利要求1所述的信息处理装置，其中，
所述第2集成电路还具有能够与所述第1集成电路连接的第2连接单元，
所述第2控制单元在使所述第1控制单元再次开始所述第1处理的情况下，向该第1控制单元发送与该第1处理已经完成的数据有关的信息。
9.根据权利要求1所述的信息处理装置，其中，
所述第2控制单元在使所述第1控制单元再次开始所述第1处理的情况下，在所述第2处理完成但该第1处理未完成的情况下，接管并再次开始由该第1控制单元执行的该第1处理。
10.一种半导体装置，其具有：
第1集成电路，其具有第1控制单元，该第1控制单元对从设备取得的数据进行处理并对该设备的动作进行控制；以及
第2集成电路，其具有第2控制单元，该第2控制单元的数据的处理速度比所述第1控制单元的数据的处理速度快，
所述第2控制单元在第1处理的开始后且完成前优先于该第1处理而执行第2处理的情况下，根据关于该第1处理的对象的数据而确定的条件，决定是否使所述第1控制单元再次开始该第1处理。
11.根据权利要求10所述的半导体装置，其中，
所述条件是关于对所述第1处理的对象的所述数据执行该第1处理的优先级而确定的条件。
12.根据权利要求11所述的半导体装置，其中，
所述优先级是根据对所述第1处理的对象的一部分数据执行该第1处理与对该第1处理的对象的所述数据中的接着该一部分数据之后的另一部分数据执行该第1处理之间的时间的制约而确定的。
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