JP2006048226A - 半導体集積回路及び撮像装置 - Google Patents

Abstract

【課題】 消費電力を抑制することができると共に低コスト化することのできる半導体集積回路及び撮像装置を得る。
【解決手段】 ＬＳＩ３０に、２つの内部バス３２Ａ、３２Ｂと、各々予め定められた機能を実現する複数の機能ブロック（デジタル信号処理回路３０Ａ、ＣＰＵ３０Ｂ、圧縮・伸張処理回路３０Ｃ、・・・）とを備え、前記複数の機能ブロックを各々前記２つ内部バス３２Ａ、３２Ｂに電気的に接続すると共に、内部バス３２Ｂのビット幅を内部バス３２Ａより小さなものとする。
【選択図】 図１

Description

本発明は、半導体集積回路及び撮像装置に係り、特に、複数の内部バスと、各々予め定められた機能を実現する複数の機能ブロックとを備えた半導体集積回路及び当該半導体集積回路を用いた撮像装置に関する。

近年、ＣＣＤ（Charge Coupled Device）エリアセンサ、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージ・センサ等の撮像素子の高解像度化に伴い、デジタルカメラの需要が急増している。

ところで、この種のデジタルカメラでは、例えばリアルタイムの動画像を液晶ディスプレイ等の表示手段によって表示する場合、ＣＣＤエリアセンサからバスを介して転送された画像データはＤＭＡ（Direct Memory Access）で処理され（当該画像データを「ＤＭＡ処理データ」という。）、バスを介して表示手段に出力される。その一方で、レリーズスイッチ（所謂シャッター）の操作に応答して静止画像データを記録媒体に記録する場合、レリーズスイッチが押圧操作された時点の静止画像データはＣＰＵ（中央処理装置）によって処理され（当該静止画像データを「ＣＰＵ処理データ」という。）、バスを介して記録媒体に出力される。このとき、ＤＭＡ処理データ及びＣＰＵ処理データは何れも共通のバスを介して転送されていた。

しかしながら、高速のＤＭＡ処理データと低速のＣＰＵ処理データの転送に共通のバスを用いると、一方が他方に悪影響を与えてしまい、効率が低下する、という問題があった。すなわち、ＤＭＡ処理データのバス占有率が高いためにＣＰＵの処理が遅れたり、ＣＰＵの処理速度が遅いためにＤＭＡ処理データの転送が妨げられる場合があった。

そこで、この問題を解決するために、従来、撮影手段から出力された画像データに基づく画像を表示手段によって表示すると共に、記録指示が与えられたときに圧縮手段によって生成された圧縮画像データをＣＰＵによって記録媒体に記録するデジタルカメラにおいて、撮影手段、表示手段及び圧縮手段を互いに接続する第１バス、第１バスと接続され画像データ及び圧縮画像データの書き込み／読み出しのためにメインメモリにＤＭＡ方式でアクセスするアクセス手段、ＣＰＵと接続される第２バス、及び記録指示が与えられたとき第１バス及び第２バスを接続し、圧縮画像データを第１バス側から第２バス側に与えるバスブリッジを備える技術があった（例えば、特許文献１参照。）。

この技術によれば、ＤＭＡ処理データを第１バスを通して転送し、ＣＰＵ処理データを第２バスを通して転送するようにしたため、データを効率的に処理することができる。
特許第３２９６７８０号公報

ところで、以上のようなデジタルカメラや、ＰＤＡ（Personal Digital Assistant、携帯情報端末）、パーソナル・コンピュータ、携帯電話機等の情報処理装置では、装置の小型化、低コスト化、処理の高速化、高信頼性化等を目的として、当該装置で実行される処理の一部又は全部をＬＳＩ（Large Scale Integrated Circuit）、ＡＳＩＣ（Application Specific Integrated Circuit）等の半導体集積回路で構成する場合が多い。

そこで、上述した第１バス及び第２バスとバスブリッジとを有する従来の技術を半導体集積回路として実現することも考えられる。この半導体集積回路を適用することにより、当該従来の技術におけるデジタルカメラの小型化、低コスト化、処理の高速化、高信頼性化等が実現できる。

しかしながら、上記従来の技術を半導体集積回路として実現した場合、第１バス及び第２バスの双方を用いないとデジタルカメラとして機能しないため、消費電力が大きい、という問題点が生じる。

また、この場合、半導体集積回路の汎用性が低く、各装置毎に製作する必要が生じるため、この結果として当該半導体集積回路が高コストとなってしまう、という問題点が生じる。すなわち、半導体集積回路は開発コストが高いため、１つの半導体集積回路をロー・エンドの機種からハイ・エンドの機種まで、できるだけ多くの機種で共通に用いたい。しかしながら、上記の半導体集積回路では、第１バス及び第２バスの双方を用いないと動作しないため、単一機種のみに特化した半導体集積回路とせざるを得ず、量産効果が余り期待できないため、高コストとなってしまうのである。

従って、このような半導体集積回路をデジタルカメラ、ＰＤＡ、携帯電話機等の撮影機能を備えた撮像装置に搭載した場合、当該撮像装置も消費電力が大きく、かつ高コストとなってしまう。

本発明は上記問題点を解消するためになされたものであり、消費電力を抑制することができると共に低コスト化することのできる半導体集積回路及び撮像装置を提供することを目的とする。

上記目的を達成するために、請求項１記載の半導体集積回路は、複数の内部バスと、各々予め定められた機能を実現する複数の機能ブロックとを備えた半導体集積回路であって、前記複数の機能ブロックを各々前記複数の内部バスに電気的に接続すると共に、前記複数の内部バスの一部のビット幅を他の内部バスより小さなものとしたことを特徴とするものである。

請求項１に記載の半導体集積回路は、複数の内部バスと、各々予め定められた機能を実現する複数の機能ブロックとが備えられたものとして構成される。なお、上記内部バスには、ＰＣＩバス（Peripheral Component Interconnect Bus）、ＰＣＩ−Ｘバス、ＩＳＡバス（Industry Standard Architecture Bus）、ＥＩＳＡバス（Extended Industry Standard Architecture Bus）等のあらゆるバスが含まれる。

ここで、本発明に係る半導体集積回路は、前記複数の機能ブロックが各々前記複数の内部バスに電気的に接続されると共に、前記複数の内部バスの一部のビット幅が他の内部バスより小さなものとされる。

すなわち、本発明では、複数の機能ブロックを各々前記複数の内部バスに電気的に接続することによって、適用される装置の価格や仕様等に応じて内部バスの使用数を加減することで並列して実行することのできる処理の数を加減することができ、これによって複数の機種に対応することができるようにしており、この結果として半導体集積回路を低コスト化することができるようにしている。

また、本発明では、前記複数の内部バスの一部のビット幅を他の内部バスより小さなものとすることによって、当該複数の内部バスの一部のみを用いる場合における消費電力を、当該複数の内部バスの一部のビット幅を他の内部バスのビット幅以上とする場合に比較して、低減することができるようにしている。

このように、請求項１に記載の半導体集積回路によれば、複数の内部バスと、各々予め定められた機能を実現する複数の機能ブロックとを備え、前記複数の機能ブロックを各々前記複数の内部バスに電気的に接続すると共に、前記複数の内部バスの一部のビット幅を他の内部バスより小さなものとしたので、当該複数の内部バスの一部のみを用いた場合の消費電力を抑制することができると共に、低コスト化することができる。

なお、本発明は、請求項２に記載の発明のように、前記複数の機能ブロックに、ＤＭＡコントローラと、当該ＤＭＡコントローラによるＤＭＡ転送に対応するためのインタフェース回路を有するＤＭＡ対応機能ブロックと、を含めたものとしてもよい。これによって、ＤＭＡ転送に対応することができ、高速処理が可能となる。

また、請求項２に記載の発明は、請求項３に記載の発明のように、各々前記複数の内部バスの少なくとも２つに外部メモリを電気的に接続するための少なくとも２つの外部バスと、前記少なくとも２つの外部バスの各々に外部メモリが接続された場合に、各外部メモリの記憶領域におけるアドレスを１つの連続したものとして当該各外部メモリを制御するメモリコントローラと、を更に備えるものとしてもよい。これによって、複数の内部バスに外部バスを介して接続された外部メモリを１つのメモリとして用いることができ、利便性を向上させることができる。

また、請求項２又は請求項３に記載の発明は、請求項４に記載の発明のように、前記ＤＭＡ対応機能ブロックにおける前記インタフェース回路を、当該ＤＭＡ対応機能ブロックを電気的に接続する内部バスと同数で、かつ各々接続する内部バスのビット幅と同一のデータ転送ビット幅のものとしてもよい。これによって、複数の内部バスに対して各々独立してデータ転送することができるので、処理を高速化することができる。

また、請求項２又は請求項３に記載の発明は、請求項５に記載の発明のように、前記ＤＭＡ対応機能ブロックに対して、当該ＤＭＡ対応機能ブロックが電気的に接続される複数の内部バスのビット幅を共通のビット幅とするように変換するビット幅変換回路を設けるものとしてもよい。これによって、ＤＭＡ転送に対応するためのインタフェース回路を１つのみ設ければよくなり、回路規模を小さくすることができる。

また、本発明は、請求項６に記載の発明のように、前記複数の機能ブロックに、データ入力のみを行うデータ入力機能ブロックとデータ出力のみを行うデータ出力機能ブロックとを含め、前記データ入力機能ブロック及び前記データ出力機能ブロックを、前記複数の内部バスの何れか１つのみに電気的に接続するものとしてもよい。これによって、データ入力機能ブロックとデータ出力機能ブロックから内部バスへの接続数を削減することができ、回路規模を小さくすることができる。

更に、本発明は、請求項７に記載の発明のように、前記複数の機能ブロックに、互いにデータ転送ビット幅が異なる複数のデータ転送部を有するデータ転送機能ブロックを含め、前記データ転送機能ブロックにおける複数のデータ転送部を、各々自身のデータ転送ビット幅以上で、かつ最小のビット幅の内部バスのみに電気的に接続するものとしてもよい。これによって、データ転送機能ブロックから内部バスへの接続数を削減することができ、回路規模を小さくすることができる。

一方、上記目的を達成するために、請求項８記載の撮像装置は、請求項１乃至請求項７の何れか１項記載の半導体集積回路と、撮像によって被写体像を示す画像データを取得する撮像手段と、を備えた撮像装置であって、前記半導体集積回路を、前記撮像手段によって取得された画像データに対して所定の処理を行うものとしたものである。

従って、請求項８に記載の撮像装置によれば、本発明の半導体集積回路が撮像手段によって取得された画像データに対して所定の処理を行うものとして用いられているので、請求項１記載の発明と同様に、半導体集積回路に設けられた複数の内部バスの一部のみを用いた場合の消費電力を抑制することができると共に、低コスト化することができる。なお、上記撮像手段には、ＣＣＤエリアセンサ、ＣＭＯＳイメージ・センサ等の固体撮像素子が含まれる。

本発明に係る半導体集積回路によれば、複数の内部バスと、各々予め定められた機能を実現する複数の機能ブロックとを備え、前記複数の機能ブロックを各々前記複数の内部バスに電気的に接続すると共に、前記複数の内部バスの一部のビット幅を他の内部バスより小さなものとしたので、当該複数の内部バスの一部のみを用いた場合の消費電力を抑制することができると共に、低コスト化することができる、という効果が得られる。

また、本発明に係る撮像装置によれば、本発明の半導体集積回路が撮像手段によって取得された画像データに対して所定の処理を行うものとして用いられているので、半導体集積回路に設けられた複数の内部バスの一部のみを用いた場合の消費電力を抑制することができると共に、低コスト化することができる、という効果が得られる。

以下、図面を参照して、本発明の実施の形態について詳細に説明する。なお、ここでは、本発明に係る半導体集積回路及び撮像装置を静止画像の撮影を行う機能を有するデジタルカメラに適用した場合について説明する。

図１には、本発明の半導体集積回路としてのＬＳＩ３０が搭載されたデジタルカメラ１０の電気系の主要構成が示されている。

同図に示されるように、本実施の形態に係るデジタルカメラ１０には、被写体像を結像させるためのレンズ２１と、レンズ２１の光軸後方に配設された電荷結合素子（以下、「ＣＣＤ」という。）２４と、入力されたアナログ信号に対して各種のアナログ信号処理を行うアナログ信号処理回路２６と、入力されたアナログ信号をデジタルデータに変換するアナログ／デジタル変換器（以下、「ＡＤＣ」という。）２８と、が備えられている。

ＣＣＤ２４の出力端はアナログ信号処理回路２６の入力端に、アナログ信号処理回路２６の出力端はＡＤＣ２８の入力端に、各々接続されている。従って、ＣＣＤ２４から出力された被写体像を示すアナログ信号はアナログ信号処理回路２６によって所定のアナログ信号処理が施され、ＡＤＣ２８によってデジタル画像データに変換される。

具体的には、ＣＣＤ２４は、レンズ２１を介した撮像を行い、被写体像を示すＲ（赤）、Ｇ（緑）、Ｂ（青）毎のアナログ信号をアナログ信号処理回路２６に順次出力する。アナログ信号処理回路２６は、ＣＣＤ２４から入力されたアナログ信号に対して相関二重サンプリング処理等のアナログ信号処理を施した後にＡＤＣ２８に順次出力する。ＡＤＣ２８は、アナログ信号処理回路２６から入力されたＲ、Ｇ、Ｂ毎のアナログ信号を各々１２ビットのＲ、Ｇ、Ｂの信号（デジタル画像データ）に変換する。

一方、本実施の形態に係るＬＳＩ３０は、入力されたデジタルデータに対して各種のデジタル信号処理を行うデジタル信号処理回路３０Ａと、デジタルカメラ１０全体の動作を司るＣＰＵ３０Ｂと、入力されたデジタル画像データに対する所定の圧縮形式（本実施の形態では、ＪＰＥＧ（Joint Photographic Experts Group）形式）による圧縮処理及び当該圧縮形式に応じた伸張処理を行う圧縮・伸張処理回路３０Ｃと、ＣＰＵ３０Ｂによるプログラムの実行時におけるワークエリア等として機能する内蔵ＲＡＭ（Random Access Memory）３０Ｄと、デジタルデータのＤＭＡ転送の制御を行うＤＭＡコントローラ３０Ｅと、を機能ブロックとして備えている。

なお、本実施の形態に係るデジタル信号処理回路３０Ａは、入力されたデジタル画像データに対して所定の物理量に応じたデジタルゲインをかけることでホワイトバランス調整を行う機能、ガンマ処理及びシャープネス処理を行って８ビットのデジタル画像データを生成する機能、生成した８ビットのデジタル画像データに対してＹＣ信号処理を施して輝度信号Ｙとクロマ信号Ｃｒ、Ｃｂ（所謂ＹＣ信号）を生成する機能等を有している。

また、本実施の形態に係るＬＳＩ３０は、外部からアナログ信号として入力されたビデオ信号をデジタルデータに変換するＡＤＣ３０Ｆと、可搬型のメモリカード（例えば、スマートメディア（登録商標）、ｘＤピクチャカード等）をアクセス可能とするための外部メモリインタフェース３０Ｇと、パーソナル・コンピュータ、プリンタ等の外部装置との間の所定の通信規格（例えば、ＵＳＢ（Universal Serial Bus）、ＩＥＥＥ１３９４等）による通信を司る外部機器接続インタフェース３０Ｈと、を機能ブロックとして備えている。

また、本実施の形態に係るＬＳＩ３０は、外部に接続されたテレビジョン・モニタ（ＴＶモニタ）に表示させる画像を示す映像信号（本実施の形態では、ＮＴＳＣ信号）を生成するビデオエンコーダ３０Ｉと、ビデオエンコーダ３０Ｉによって生成される映像信号に対して各種のキャラクタを重畳させてＯＳＤ（On Screen Display）機能を実現するＯＳＤコントローラ３０Ｊと、デジタルカメラ１０に設けられている液晶ディスプレイ（ＬＣＤ）に表示させる画像を示す信号を生成するＬＣＤコントローラ３０Ｋと、を機能ブロックとして備えている。

更に、本実施の形態に係るＬＳＩ３０は、外部に接続された各種メモリに対するアクセスを制御する２つのメモリコントローラ３０Ｌ、３０Ｍを機能ブロックとして備えると共に、２つの内部バス３２Ａ、３２Ｂを備えている。なお、本実施の形態に係る内部バス３２Ｂはビット幅が内部３２Ａに比較して小さなものが適用されている。本実施の形態では、内部バス３２Ａとしてビット幅が３２ビットのものが適用されており、内部バス３２Ｂとしてビット幅が１６ビットのものが適用されている。

以上のメモリコントローラ３０Ｌ及び３０Ｍを除く全ての機能ブロックは、各々内部バス３２Ａ及び内部バス３２Ｂに電気的に接続されている。

また、内部バス３２Ａにはメモリコントローラ３０Ｌが電気的に接続されると共に、内部バス３２Ｂにはメモリコントローラ３０Ｍが電気的に接続されている。そして、メモリコントローラ３０Ｌには外部のメモリを接続するための外部バス３４Ａが電気的に接続されており、メモリコントローラ３０Ｍには外部のメモリを接続するための外部バス３４Ｂが電気的に接続されている。

なお、本実施の形態に係るデジタルカメラ１０では、外部バス３４ＡにＳＤＲＡＭ（Synchronous Dynamic RAM）４０及びＲＯＭ（Read Only Memory）４２の２つの外部メモリが電気的に接続されており、外部バス３４ＢにＳＤＲＡＭ４４が電気的に接続されている。

本実施の形態に係るデジタルカメラ１０で用いられているＳＤＲＡＭ４０及びＳＤＲＡＭ４４は同一の記憶容量とされたものであり、一例として図２に示すように、メモリコントローラ３０Ｌ、３０Ｍは、各ＳＤＲＡＭ４０、４４の記憶領域のアドレスを１つの連続したものとして各ＳＤＲＡＭ４０、４４を制御することができる。

一方、本実施の形態に係るＬＳＩ３０では、上述したように、機能ブロックとしてＤＭＡコントローラ３０Ｅを備えており、一部の機能ブロックはＤＭＡコントローラ３０ＥによるＤＭＡ転送に対応している。このため、これらのＤＭＡ対応機能ブロックには、ＤＭＡ転送に対応するためのインタフェース回路（以下、「ＤＭＡＣＩ／Ｆ」という。）が備えられており、ＤＭＡ対応機能ブロックはＤＭＡＣＩ／Ｆを介して内部バス３２Ａ、３２Ｂに電気的に接続されている。なお、本実施の形態に係るＬＳＩ３０では、デジタル信号処理回路３０Ａ、ＣＰＵ３０Ｂ、圧縮・伸張処理回路３０Ｃ、内蔵ＲＡＭ３０Ｄ、外部メモリインタフェース３０Ｇ、外部機器接続インタフェース３０Ｈ、ビデオエンコーダ３０Ｉ、ＯＳＤコントローラ３０Ｊ、ＬＣＤコントローラ３０ＫがＤＭＡ対応機能ブロックとされている。

図３には、ＤＭＡ対応機能ブロックの一例として、デジタル信号処理回路３０Ａの概略構成が示されている。

同図に示すように、本実施の形態に係るＤＭＡ対応機能ブロックには、当該ＤＭＡ対応機能ブロックを電気的に接続する内部バスと同数（本実施の形態では２個）で、かつ各々接続する内部バスのビット幅と同一のデータ転送ビット幅（本実施の形態では３２ビット幅と１６ビット幅）のものとされたＤＭＡＣＩ／Ｆ３６Ａ及びＤＭＡＣＩ／Ｆ３６Ｂが設けられている。そして、各ＤＭＡ対応機能ブロックは、ＤＭＡＣＩ／Ｆ３６Ａを介して内部バス３２Ａに電気的に接続されると共に、ＤＭＡＣＩ／Ｆ３６Ｂを介して内部バス３２Ｂに電気的に接続されている。

次に、本実施の形態に係るデジタルカメラ１０の作用の説明として、外部メモリとしてＳＤＲＡＭ４０及びＲＯＭ４２のみが外部バス３４Ａに接続されており、内部バス３２Ａのみを用いて撮影に関する処理を行う際の作用を、図４を参照しつつ説明する。なお、図４は、この際にＣＰＵ３０Ｂによって実行される撮影処理プログラムの処理の流れを示すフローチャートであり、当該プログラムはＲＯＭ４２の所定領域に予め記憶されている。

同図のステップ１００では、ＡＤＣ２８から入力されるデジタル画像データのＳＤＲＡＭ４０へのＤＭＡ転送を開始するように関係各部を設定する。これによって、レンズ２１、ＣＣＤ２４、アナログ信号処理回路２６及びＡＤＣ２８からリアルタイムで入力されるデジタル画像データのＳＤＲＡＭ４０へのＤＭＡ転送が開始される。

次のステップ１０２では、ＳＤＲＡＭ４０に転送されたデジタル画像データのビデオエンコーダ３０Ｉ及びＬＣＤコントローラ３０ＫへのＤＭＡ転送を開始するように関係各部を設定する。これによって、デジタルカメラ１０にＴＶモニタが接続されている場合の当該ＴＶモニタによる撮影画像の表示が開始されると共に、ＬＣＤに撮影画像を表示する設定とされている場合の当該ＬＣＤによる撮影画像の表示が開始される。

次のステップ１０４では、ユーザによる不図示のレリーズスイッチの押圧操作待ちを行い、ユーザによってレリーズスイッチが押圧操作されるとステップ１０６に移行する。

ステップ１０６では、ＳＤＲＡＭ４０からデジタル画像データを所定量だけ読み出し、次のステップ１０８にて、読み出したデジタル画像データを圧縮・伸張処理回路３０Ｃによって圧縮させ、更に次のステップ１１０にて、圧縮されたデジタル画像データをＳＤＲＡＭ４０に記憶する。

次のステップ１１２では、上記ステップ１０６〜ステップ１１０の処理が１画像分終了したか否かを判定し、否定判定となった場合は上記ステップ１０６に戻り、肯定判定となった時点でステップ１１４に移行する。なお、上記ステップ１０６〜ステップ１１２の処理を繰り返し実行する際に、上記ステップ１０６では、それまでに読み出さなかった同一画像のデジタル画像データを読み出すようにする。

ステップ１１４では、以上の処理によってＳＤＲＡＭ４０に記憶された圧縮後のデジタル画像データを外部メモリインタフェース３０Ｇに転送すると共に当該デジタル画像データをメモリカードに記録するように関係各部を設定し、その後に本撮影処理プログラムを終了する。上記ステップ１１４の処理により、レリーズスイッチが押圧操作された時点の撮像画像が圧縮された状態でメモリカードに記録されることになる。

以上が外部メモリとしてＳＤＲＡＭ４０及びＲＯＭ４２のみが外部バス３４Ａに接続されており、内部バス３２Ａのみを用いて撮影に関する処理を行う際の作用であるが、これに対して、外部メモリとしてＳＤＲＡＭ４０及びＲＯＭ４２が外部バス３４Ａに、ＳＤＲＡＭ４４が外部バス３４Ｂに各々接続されており、内部バス３２Ａ及び内部バス３２Ｂの双方を用いて撮影に関する処理を行う際には、図４に示される撮影処理プログラムのステップ１１０の処理が、圧縮されたデジタル画像データをＳＤＲＡＭ４０ではなく、ＳＤＲＡＭ４４に記憶するものとされると共に、ステップ１０６〜ステップ１１２の処理と並行してステップ１１４の処理を行う、といったものとなる。従って、この場合は、一方の内部バスを用いる場合に比較して、処理の高速化が可能となる。

以上詳細に説明したように、本実施の形態に係るＬＳＩ３０では、複数（ここでは、２つ）の内部バスと、各々予め定められた機能を実現する複数の機能ブロックとを備え、前記複数の機能ブロックを各々前記複数の内部バスに電気的に接続すると共に、前記複数の内部バスの一部（ここでは、内部バス３２Ｂ）のビット幅を他の内部バス（ここでは、内部バス３２Ａ）より小さなものとしたので、当該複数の内部バスの一部のみを用いた場合の消費電力を抑制することができると共に、低コスト化することができる。

また、本実施の形態に係るＬＳＩ３０では、前記複数の機能ブロックに、ＤＭＡコントローラと、当該ＤＭＡコントローラによるＤＭＡ転送に対応するためのインタフェース回路（ＤＭＡＣＩ／Ｆ）を有するＤＭＡ対応機能ブロックと、を含めたものとしたので、ＤＭＡ転送に対応することができ、高速処理が可能となる。

また、本実施の形態に係るＬＳＩ３０では、各々前記複数の内部バスの少なくとも２つ（ここでは、２つ）に外部メモリを電気的に接続するための少なくとも２つの外部バス（ここでは、外部バス３４Ａ、３４Ｂ）を備えると共に、前記少なくとも２つの外部バスの各々に外部メモリ（ここでは、ＳＤＲＡＭ４０、ＳＤＲＡＭ４４）が接続された場合に、メモリコントローラ３０Ｌ、３０Ｍによって上記外部メモリの記憶領域におけるアドレスを１つの連続したものとして当該各外部メモリを制御するものとしたので、複数の内部バスに外部バスを介して接続された外部メモリを１つのメモリとして用いることができ、利便性を向上させることができる。

更に、本実施の形態に係るＬＳＩ３０では、ＤＭＡ対応機能ブロックにおける前記インタフェース回路を、当該ＤＭＡ対応機能ブロックを電気的に接続する内部バスと同数で、かつ各々接続する内部バスのビット幅と同一のデータ転送ビット幅のものとしたので、複数の内部バスに対して各々独立してデータ転送することができ、処理を高速化することができる。

一方、本実施の形態に係るデジタルカメラ１０では、以上のようなＬＳＩ３０を用いると共に、当該ＬＳＩ３０がＣＣＤ２４によって取得された画像データに対して所定の処理を行うものとして用いられているので、ＬＳＩ３０に設けられた複数の内部バスの一部のみを用いた場合の消費電力を抑制することができると共に、低コスト化することができる。

なお、本実施の形態では、ＬＳＩ３０に設けられる機能ブロックが互いにデータ転送ビット幅が異なる複数のデータ転送部を有する場合については言及しなかったが、当該複数のデータ転送部を、各々自身のデータ転送ビット幅以上で、かつ最小のビット幅の内部バスのみに電気的に接続する形態とすることもできる。

例えば、圧縮・伸張処理回路３０ＣはＤＭＡ対応機能ブロックに含まれるものであるが、この機能ブロックは、図５に示されるように、圧縮対象とするデジタル画像データを入力する役割と、圧縮されたデジタル画像データを伸張したデジタル画像データを出力する役割とを有するデータ転送部（ここでは、ＤＭＡＣＩ／Ｆ３６Ａ）のデータ転送ビット幅が３２ビットとされ、圧縮されたデジタル画像データを出力する役割と、圧縮されたデジタル画像データを入力する役割とを有するデータ転送部（ここでは、ＤＭＡＣＩ／Ｆ３６Ｂ）のデータ転送ビット幅が１６ビットとされている。このように、圧縮・伸張処理回路３０Ｃは、互いにデータ転送ビット幅が異なる２つのデータ転送部を有している。

そこで、圧縮・伸張処理回路３０Ｃの内部バスへの接続方法として、上記２つのデータ転送部を各々自身のデータ転送ビット幅以上で、かつ最小のビット幅の内部バス（ＤＭＡＣＩ／Ｆ３６Ａは内部バス３２Ａで、ＤＭＡＣＩ／Ｆ３６Ｂは内部バス３２Ｂ）のみに電気的に接続するものとしてもよい。これによって、圧縮・伸張処理回路３０Ｃ（本発明のデータ転送機能ブロックに相当）から内部バスへの接続数を削減することができ、回路規模を小さくすることができる。

また、本実施の形態では、撮影時の処理として、内部バス３２Ａのみを用いた場合と、内部バス３２Ａ及び内部バス３２Ｂの双方を用いた場合について説明したが、内部バス３２Ｂのみを用いる形態とすることもできる。なお、この場合の形態例としては、図４に示される撮影処理プログラムにおいてＳＤＲＡＭ４０にアクセスする処理を内部バス３２Ｂに接続されたＳＤＲＡＭ４４にアクセスするものとする形態を例示することができる。この場合、内部バス３２Ａのみを用いる場合に比較して、処理速度は低下する場合があるものの、消費電力を低減することができる。

また、本実施の形態では、ＣＰＵ３０Ｂにおいて実行されるプログラムによってＬＳＩ３０の内部バスを選択的に用いる場合について説明したが、本発明はこれに限定されるものではなく、例えば、ＬＳＩ３０に使用する内部バスを設定するための外部端子を設けておき、当該外部端子に対する設定によってＬＳＩ３０の内部バスを選択的に用いる形態とすることもできる。この場合も、本実施の形態と同様の効果を奏することができる。

また、本実施の形態では、ＤＭＡ対応機能ブロックにおけるＤＭＡＣＩ／Ｆを、当該ＤＭＡ対応機能ブロックを電気的に接続する内部バスと同数で、かつ各々接続する内部バスのビット幅と同一のデータ転送ビット幅のものとした場合について説明したが、本発明はこれに限定されるものではなく、例えば、ＤＭＡ対応機能ブロックに対して、当該ＤＭＡ対応機能ブロックが電気的に接続される複数の内部バスのビット幅を共通のビット幅とするように変換するビット幅変換回路を設ける形態とすることもできる。

図６には、この場合のＤＭＡ対応機能ブロックの概略構成例が示されている。同時に示すように、このＤＭＡ対応機能ブロック３０Ａ’には、電気的に接続される複数の内部バスのビット幅を共通のビット幅とするように変換するビット幅変換回路３８が設けられている。なお、このビット幅変換回路３８は、ビット幅が３２ビットとされた内部バス３２Ａのビット幅を他の内部バス３２Ｂと共通の１６ビットに変換するものとされており、本実施の形態では、３２ビットのデータを時分割により１６ビットずつ２回に分けて授受するようにしている。これによって、ＤＭＡ転送に対応するためのインタフェース回路（ＤＭＡＣＩ／Ｆ３６）を１つのみ設ければよくなり、回路規模を小さくすることができる。

また、本実施の形態では、全ての機能ブロックを各内部バスに接続する場合について説明したが、本発明はこれに限定されるものではなく、データ入力のみを行うデータ入力機能ブロックとデータ出力のみを行うデータ出力機能ブロックを、ＬＳＩ３０に設けられた複数の内部バスの何れか１つのみに電気的に接続するものとする形態とすることもできる。

図７には、この場合のＬＳＩ３０’が搭載されたデジタルカメラ１０’の電気系の主要構成が示されている。なお、同図の図１と同一の構成要素には図１と同一の符号が付してある。また、同図に示す例では、ＡＤＣ３０Ｆがデータ出力機能ブロックで、ビデオエンコーダ３０Ｉ、ＯＳＤコントローラ３０Ｊ及びＬＣＤコントローラ３０Ｋがデータ入力機能ブロックであり、これらの機能ブロックが内部バス３２Ａのみに接続されている。この場合、データ入力機能ブロックとデータ出力機能ブロックから内部バスへの接続数を削減することができ、回路規模を小さくすることができる。

その他、本実施の形態において説明したＬＳＩ３０の構成（図１参照。）は一例であり、本発明の主旨を逸脱しない範囲内において適宜変更可能であることは言うまでもない。

例えば、本実施の形態では、本発明の半導体集積回路として２つの内部バスを有するＬＳＩ３０について例示したが、本発明はこれに限定されるものではなく、内部バスを３つ以上有するものとすることもできる。この場合も、本実施の形態と同様の効果を奏することができる。

また、本実施の形態において説明した撮影処理プログラムの処理の流れ（図４参照。）も一例であり、本発明の主旨を逸脱しない範囲内において適宜変更可能であることは言うまでもない。

例えば、撮影処理プログラムでは、ユーザによってレリーズスイッチが押圧操作された際に、１画像分のデジタル画像データを所定量ずつ圧縮し、圧縮後のデジタル画像データを１画像分一括してメモリカードに記録する場合について説明したが、デジタル画像データを所定量圧縮したら当該圧縮後のデジタル画像データをメモリカードに記録することを１画像分繰り返すことにより、１画像分の記録を行う形態とすることもできる。この場合も、本実施の形態と同様の効果を奏することができる。

更に、本実施の形態では、本発明をデジタルカメラに適用した場合について説明したが、本発明は、ＰＤＡ、パーソナル・コンピュータ、携帯電話機等の、装置の小型化、低コスト化、処理の高速化、高信頼性化等を目的として、当該装置で実行される処理の一部又は全部をＬＳＩ、ＡＳＩＣ等の半導体集積回路で構成するあらゆる情報処理装置に適用することができることも言うまでもない。

実施の形態に係るデジタルカメラ１０の電気系の主要構成を示すブロック図である。 実施の形態に係るデジタルカメラ１０においてＬＳＩ３０の外部バスに接続された複数の外部メモリにおけるアドレッシングの状態例を示す模式図である。 実施の形態に係るＤＭＡ対応機能ブロックの構成例を示すブロック図である。 実施の形態に係る撮影処理プログラムの処理の流れを示すフローチャートである。 実施の形態に係るＬＳＩ３０の機能ブロックが互いにデータ転送ビット幅が異なる複数のデータ転送部を有する場合における、当該複数のデータ転送部を、各々自身のデータ転送ビット幅以上で、かつ最小のビット幅の内部バスのみに電気的に接続する場合の当該機能ブロックの構成例を示すブロック図である。 実施の形態に係るＤＭＡ対応機能ブロックに対して、当該ＤＭＡ対応機能ブロックが電気的に接続される複数の内部バスのビット幅を共通のビット幅とするように変換するビット幅変換回路を設けた場合の当該ＤＭＡ対応機能ブロックの構成例を示すブロック図である。 実施の形態に係るＬＳＩ３０に含まれるデータ入力機能ブロックとデータ出力機能ブロックを複数の内部バスの何れか１つのみに電気的に接続した場合のデジタルカメラ１０’の電気系の主要構成を示すブロック図である。

符号の説明

１０ デジタルカメラ
２４ ＣＣＤ（撮像手段）
３０ ＬＳＩ
３０Ａ デジタル信号処理回路
３０Ｂ ＣＰＵ
３０Ｃ 圧縮・伸張処理回路
３０Ｄ 内蔵ＲＡＭ
３０Ｅ ＤＭＡコントローラ
３０Ｆ ＡＤＣ
３０Ｇ 外部メモリインタフェース
３０Ｈ 外部機器接続インタフェース
３０Ｉ ビデオエンコーダ
３０Ｊ ＯＳＤコントローラ
３０Ｋ ＬＣＤコントローラ
３０Ｌ、３０Ｍ メモリコントローラ
３２Ａ、３２Ｂ 内部バス
３４Ａ、３４Ｂ 外部バス
３６Ａ、３６Ｂ ＤＭＡＣＩ／Ｆ（インタフェース回路）
４０ ＳＤＲＡＭ（外部メモリ）
４２ ＲＯＭ（外部メモリ）
４４ ＳＤＲＡＭ（外部メモリ）

Claims (8)

1. 複数の内部バスと、各々予め定められた機能を実現する複数の機能ブロックとを備えた半導体集積回路であって、
   前記複数の機能ブロックを各々前記複数の内部バスに電気的に接続すると共に、前記複数の内部バスの一部のビット幅を他の内部バスより小さなものとした
   ことを特徴とする半導体集積回路。
2. 前記複数の機能ブロックに、ＤＭＡコントローラと、当該ＤＭＡコントローラによるＤＭＡ転送に対応するためのインタフェース回路を有するＤＭＡ対応機能ブロックと、を含めた
   ことを特徴とする請求項１記載の半導体集積回路。
3. 各々前記複数の内部バスの少なくとも２つに外部メモリを電気的に接続するための少なくとも２つの外部バスと、
   前記少なくとも２つの外部バスの各々に外部メモリが接続された場合に、各外部メモリの記憶領域におけるアドレスを１つの連続したものとして当該各外部メモリを制御するメモリコントローラと、
   を更に備えたことを特徴とする請求項２記載の半導体集積回路。
4. 前記ＤＭＡ対応機能ブロックにおける前記インタフェース回路を、当該ＤＭＡ対応機能ブロックを電気的に接続する内部バスと同数で、かつ各々接続する内部バスのビット幅と同一のデータ転送ビット幅のものとした
   ことを特徴とする請求項２又は請求項３記載の半導体集積回路。
5. 前記ＤＭＡ対応機能ブロックに対して、当該ＤＭＡ対応機能ブロックが電気的に接続される複数の内部バスのビット幅を共通のビット幅とするように変換するビット幅変換回路を設けた
   ことを特徴とする請求項２又は請求項３記載の半導体集積回路。
6. 前記複数の機能ブロックに、データ入力のみを行うデータ入力機能ブロックとデータ出力のみを行うデータ出力機能ブロックとを含め、
   前記データ入力機能ブロック及び前記データ出力機能ブロックを、前記複数の内部バスの何れか１つのみに電気的に接続するものとした
   ことを特徴とする請求項１乃至請求項５の何れか１項記載の半導体集積回路。
7. 前記複数の機能ブロックに、互いにデータ転送ビット幅が異なる複数のデータ転送部を有するデータ転送機能ブロックを含め、
   前記データ転送機能ブロックにおける複数のデータ転送部を、各々自身のデータ転送ビット幅以上で、かつ最小のビット幅の内部バスのみに電気的に接続するものとした
   ことを特徴とする請求項１乃至請求項６の何れか１項記載の半導体集積回路。
8. 請求項１乃至請求項７の何れか１項記載の半導体集積回路と、
   撮像によって被写体像を示す画像データを取得する撮像手段と、
   を備えた撮像装置であって、
   前記半導体集積回路を、前記撮像手段によって取得された画像データに対して所定の処理を行うものとした
   ことを特徴とする撮像装置。

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