JP4173858B2 - 命令キャッシュ、及びメモリ競合を低減する方法 - Google Patents
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Description
前記プロセッサ・コアから、要求されるデータ・シーケンスを前記キャッシュ・メモリから読み出す要求を受け取るステップと、
前記キャッシュ・メモリに書き込むための更新データ・シーケンスを前記外部メモリから受け取るステップと、
更新データをバッファリングすることにより、前記要求されるデータ・シーケンスに対して前記更新データ・シーケンスを時間的にシフトさせることにより、前記キャッシュ・メモリのサブブロックにおける読み出し/書き込みの競合を低減するステップと
を備える方法が提供される。
一実施形態において、キャッシュ・メモリは、2つのサブブロックに分割され、そこでは、一方が偶数アドレスのため用いられ、他方が奇数アドレスのため用いられる。このようにして、競合は、コアの要求及び更新の両方が同じパリティ・ビットを用いてアドレスすることになる場合のみ起こる場合がある。
一実施形態においては、バッファは、更新バスをサイクル毎にサンプリングする。しかしながら、キャッシュ・メモリに書き込まれたデータ・シーケンスは、バッファリングされたデータであることが常に必要であるわけではない。例えば、書き込み動作を遅延させる理由が無い場合には、更新データは、バッファをバイパスすることにより、直接キャッシュ・メモリに書き込まれる。従って、バッファを介するか、又は直接に外部メモリからかのいずれかでキャッシュ・メモリの中へ流れる更新データの多重化が存在する。バッファからか又はバッファをバイパスするルートからかのいずれかでデータ・シーケンスを選択する選択器手段が設けられる。
Claims (4)
- プロセッサ・コアと外部メモリとの間の接続のための命令キャッシュであって、
各サブブロックがメモリ・アドレスの1又はそれより多い最下位ビットにより区別可能である少なくとも2つのサブブロックから成るキャッシュ・メモリと、
要求されるデータ・シーケンスを前記キャッシュ・メモリから読み出す要求を前記プロセッサ・コアから受け取る手段と、
前記キャッシュ・メモリに書き込むため前記外部メモリから受け取られた更新データ・シーケンスを前記要求されるデータ・シーケンスに対して時間的にシフトさせることにより、前記キャッシュ・メモリのサブブロックにおける読み出し/書き込みの競合を低減するバッファと
を含む命令キャッシュ。 - 前記キャッシュ・メモリは、一方が偶数アドレスを有し、他方が奇数アドレスを有する2つのサブブロックに分割されている請求項1記載の命令キャッシュ。
- 前記バッファからか、又は前記バッファをバイパスするルートを介して直接に前記外部メモリからかのいずれかから、前記キャッシュ・メモリに書き込むための更新データ・シーケンスを選択する手段を更に含む請求項1又は2記載の命令キャッシュ。
- プロセッサ・コアと外部メモリとの間に接続される命令キャッシュ・メモリにおける読み出し/書き込みの競合を低減する方法であって、前記キャッシュ・メモリが少なくとも2つのメモリ・サブブロックから成り、各メモリ・サブブロックがメモリ・アドレスの1又はそれより多い最下位ビットにより区別可能である、前記方法において、
前記プロセッサ・コアから、要求されるデータ・シーケンスを前記キャッシュ・メモリから読み出す要求を受け取るステップと、
前記キャッシュ・メモリに書き込むための更新データ・シーケンスを前記外部メモリから受け取るステップと、
入力データをバッファリングすることにより、前記要求されるデータ・シーケンスに対して前記更新データ・シーケンスを時間的にシフトさせることにより、前記キャッシュ・メモリのサブブロックにおける読み出し/書き込みの競合を低減するステップと
を備える方法。
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