JP4210024B2 - 記憶装置を動作する方法および記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
主メモリと、アドレスに関連させられているラインで構成されて割り当てられているいるキャッシュ・メモリとを備え、そのキャッシュ・メモリでは要求に応じてプロセッサによってデータを、主メモリからロードでき、かつ読出すことができ、キャッシュ・メモリ内のあるアドレスに対応するアドレスを有する主メモリからのあるデータが記憶されている、キャッシュ・メモリの上記あるアドレスのデータをプロセッサがアクセスしている最中に、逐次データがキャッシュ・メモリ内の次のアドレスに記憶されているかどうかがテストされ、それらの逐次データは、もし利用できなければ、主メモリからプリフェッチを介してキャッシュ・メモリにロードできる、記憶装置を動作する方法に関するものである。
【０００２】
【従来の技術】
既知の記憶装置では、主メモリに記憶されている複数のデータが、それぞれのプログラムを実行している割り当てられたプロセッサにより呼び出される前に、既にキャッシュ・メモリにロードされている。キャッシュ・メモリというのは、必要なデータを主メモリからよりもかなり速いやり方でそのキャッシュ・メモリからプロセッサが利用できるような高速バッファメモリである。主メモリは明らかにより遅く動作する。またほとんどの場合に、プロセッサにより求められているデータをキャッシュ・メモリにおいても利用できるようにするために、プリフェッチが使用されるようになってきた。プリフェッチ動作の場合には、しばらくはまだプロセッサにより求められていないが、プロセッサがキャッシュ・メモリをアクセスするためにおそらく間もなく求められるであろうデータが既に主メモリから前もってキャッシュ・メモリまたはそれぞれのレジスタにロードされており、したがって、それらのデータはプロセッサがそれらのデータを必要とする時にまた使用できる。キャッシュ・メモリは複数のラインに分割され、それらのラインはまたほとんど行で構成され、各メモリ・ラインにはあるアドレス・ラインが割り当てられる。キャッシュ・メモリの各ラインでは主メモリのラインが書かれ、キャッシュ・メモリのライン・アドレスは主メモリのそれに対応する。したがって、各ラインはデータを書くことができるある長さを持つ。そのような記憶装置の動作態様は、アドレスＡのデータを含んでいるキャッシュ・ラインＮでヒットが行われると、それと同時にそのアドレスＡのデータにライン長さを足したものがキャッシュ・ラインＮ＋１で利用できるかどうかのテストが行われるようなものである。したがって、キャッシュ・ラインＮでヒットが行われると、プロセッサがおそらくまもなく必要とする逐次データを次のラインが含んでいるかどうかの検査が常に行われる。もし含んでなければ、プリフェッチ動作においてアドレスＡのデータにライン長さを足したものがキャッシュ・メモリまたはそれぞれの割り当てられたレジスタにロードされる。
【０００３】
基本的には、キャッシュ・メモリに対してプリフェッチを使用するとキャッシュ・メモリにおけるヒット率が高くなる。それはプロセッサによって達成される。高いヒット率によって装置の性能が高くなる。その理由は、ヒットの場合にメモリ・アクセスを遅延なしに行うことができるが、ミスの場合にはより遅い主メモリをアクセスすることになって装置が減速するからである。
【０００４】
プリフェッチの使用の結果として、欠点も生ずる。すなわち、一方では、データは主メモリからキャッシュ・メモリにロードされるが、そのデータは全く必要とされないことさえあるが、その場合にはプリフェッチ動作中に非常に多くのデータがキャッシュ・メモリへ送られるために、そのような危険は長いライン長さで特に存在する。各データ転送は電力消費量を増加するので、電力損失が増加する。他方、プリフェッチ動作の実行中に衝突が起きると、プロセッサが所望のデータをキャッシュ・メモリ内で見出さない時にミスがキャッシュ・メモリ内で起きることがある。そうすると、必要なデータをロードできる前にプリフェッチ動作が中断されるか、終了させられる。両方の場合に、更に遅延が生じ、それによって装置の効率が低下する。
【０００５】
【発明が解決しようとする課題】
したがって、本発明の目的は、プリフェッチ手法が用いられた時に装置の効率が高くなって、電力消費量を減少する記憶装置を動作する方法を得ることである。
【０００６】
【課題を解決するための手段】
この課題を解決するために、最初の節で述べた種類の方法において、ライン内にある所定のライン部分をプロセッサがアクセスする時にプリフェッチのみが行われるようにされる。
【０００７】
本発明の方法では、ライン内の所定のライン部分にあるデータをプロセッサがアクセスするまでプリフェッチ動作が開始されないので、有利である。逐次データを使用できるかどうかのテスト中に、それらが欠けている場合にのみプリフェッチは実行される。プリフェッチは、処理されているラインに順次続くラインのデータがプロセッサにより必要とされる確率が非常に高い、ヒットが存在するラインＮでは一層高い、またはプロセッサがデータを読出す、という認識をそれぞれ基にしている。そうすると、あるプログラムを実行しているプロセッサはラインＮのデータを更に読出し、主メモリに記憶されている次のラインＮ＋１の逐次データを間もなく必要とするであろうと仮定できる。あるライン部分の定義であって、プリフェッチ動作の可能性が実際に存在するようにプロセッサがアクセスすべきラインの部分を定める定義の結果として、上記を考慮に入れることができる。所定のライン部分の外にあるラインのアドレスをプロセッサがアクセスするものとすると、プリフェッチを（まだ）開始できない。
【０００８】
その結果、主メモリからフェッチされたデータも実際に使用される可能性が高くなるまではプリフェッチ動作は開始されないので、装置の効率を高くできる。したがって、逐次データを利用できないことが確立するたびにプリフェッチは強制されるやり方では実行されないが、好適な場合のみは実行される。こうするとプログラムの実行中に実行されるプリフェッチ動作の数は減少するので、電力消費量が減少することにもなる。電力消費量減少は、キャッシュ・メモリまたはそれに関連するレジスタへのデータのローディングによって引き起こされる。従来のプリフェッチ手法とは対照的に、データ転送のための電力消費は３０％以上減少でき、それによって装置の効率が向上する。このプリフェッチ手法の特に好適な応用は携帯電話の分野、更に詳しくいえばこの記憶装置が携帯電話端末に使用される場合の携帯電話の分野である。
【０００９】
ライン部分を簡単なやり方で決定するために、本発明に従って所定のライン部分アドレスによりこのライン部分を定めることができ、かつ、そのライン部分アドレスより大きいか、それに等しいラインの全てのアドレスを含み、プロセッサがアクセスするライン内のアドレスそのライン部分アドレスとが比較されて、そのプロセッサが所定のライン部分内で、または所定のライン部分外で今動作するかどうかをその比較を通じて確かめるようにし、それによってプリフェッチを開始できるか否かを決定できる。終りにおけるライン部分アドレスの場所または選択は本質的にはプロセッサ、更に詳しく言えばプロセッサ・クロック、の電力パラメータと、主メモリからのデータの伝送速度とに依存するが、プロセッサにより実行されるプログラムの構造にも依存する。その理由は、プロセッサがデータを、本質的には、ライン部分アドレスごとにまたはラインごとに絶えず処理しているかどうか、またはプログラムの実行中に多くのライン飛び越しがあるかどうか、がそのプログラムを介して予め決定されるからである。基本的には、ケースの大部分においてデータがプロセッサによりアクセスされる前にプリフェッチ動作が終了されているように、ライン部分アドレスを配置すべきである。
【００１０】
キャッシュ・メモリの各ラインはある長さの複数のライン領域に細分できる。各ライン領域にはそれ自身のライン領域アドレスが割り当てられ、その後でそのライン領域アドレスはライン部分アドレスと比較される。これはキャッシュ・メモリを種々の形態に構成する可能性を考慮に入れ、本質的には、複数の行への各キャッシュ・メモリ・ラインまたはキャッシュ・メモリ全体の細分に関するものである。それらの行はキャッシュ・メモリの構成に応じて種々の長さを持つことができる。ある数のデータを各ライン領域に書込むことができる。それらのデータはライン領域アドレスの支援により後で見出すことができる。ライン内のプロセッサの「ジョブのタイプ」をテストするためにそのライン領域アドレスはライン部分アドレスと比較される。そうするとライン部分アドレスはある数値の形で与えることができ、比較する数値は、ライン内のアドレスを基にして、またはプロセッサがアクセスしたばかりのライン部分アドレスを基にして、決定される。本発明の考えの有利な別の実施の形態に従って、種々の長さの複数のライン部分が決定され、求めに応じて実行すべきプリフェッチを決定するために考慮すべきライン部分が、プログラムのプロセッサにより実行されるプログラム部分に依存して選択され、そのプリフェッチが実行されている間はそのプログラム部分でプロセッサが動作するようにできる。ライン部分またはライン部分アドレスは、プロセッサが実行すべきプログラムの実行時間中にプログラム自体によって変更される。本発明のこの実施の形態によれば、ライン部分の動的な変更がこのようにして実現されているので、種々の構造をおのおの有する種々のプログラム部分が別々のライン部分を定めることが可能であり、かつ各プログラム部分がプリフェッチのための開始条件を別々に定めることが可能である。このようにして、種々のプログラム構造に対して応じることができる。プリフェッチ動作をソフトウエアによって構成できるように、プリフェッチ動作の開始についての判定が実現されるものとすると、このパラメータの動的な変更が可能である。
【００１１】
この方法に加えて、本発明は、主メモリと、複数のラインで構成されているキャッシュ・メモリと、プリフェッチ手段とを備え、キャッシュ・メモリには主メモリから読出されたデータを要求に応じて書込むことができ、かつ読出すことができ、プリフェッチ手段はキャッシュ・メモリへ伝送するための主メモリからのデータのプリフェッチを行うかどうかを決定し、かつプリフェッチを実行する、データ記憶装置にも関する。プリフェッチ手段において、キャッシュ・メモリのラインの長さに関連する少なくとも１つのライン部分アドレスが決定され、またはそのライン部分アドレスを決定でき、その手段によってキャッシュ・メモリのラインにおけるライン部分が定められ、ライン部分アドレスをプロセッサがアクセスするラインのアドレスと比較するため、ライン部分内でアクセスを行うかどうかを決定するため、および比較の結果に依存してプリフェッチを実行するためにプリフェッチ手段が設けられるので、この記憶装置は極めて適する。
【００１２】
キャッシュ・メモリの各ラインは、ライン部分アドレスに共通する別々のライン領域アドレスをおのおの有する複数のライン領域に分割できる。そのライン部分アドレスはプロセッサがアクセスする場所を示し、したがって、プリフェッチが全く可能であったかどうかを見出すために、それはプリフェッチ手段によってライン部分アドレスと比較される。
【００１３】
複数のライン部分を決定するために複数のライン部分アドレスが決定される時、または決定できる時、比較のために使用すべきライン部分アドレスが、プロセッサにより実行すべきプログラムのプログラム部分に依存して選択され、そのプログラム部分は、キャッシュ・メモリをアクセスしている間にプロセッサにより実行されることが有利であることが更に判明している。
【００１４】
プリフェッチにおいて主メモリからロードされた可能なデータをキャッシュ・メモリに直接書込めることを避けるために、プリフェッチ手段によりプリフェッチ・データを書込むことができるレジスタ・メモリをキャッシュ・メモリが含むことが有利であることが判明している。キャッシュ・メモリのレジスタ・メモリに記憶されているプリフェッチ・データが必要である時は、それらのデータはレジスタ・メモリによってプロセッサへ転送され、また以後のアクセスのためにキャッシュ・メモリに記憶される。
【００１５】
ただ１つのレジスタ・メモリが使用される場合には、プリフェッチ・データがレジスタ・メモリに書込まれた後で、新たなプリフェッチが必要となる別のキャッシュ・メモリ・ラインへプログラムは飛び越す。レジスタ・メモリ内の古いプリフェッチ・データはその時まではまだ読出されていないが、プログラムが戻ってまもなく再使用できる。利用できるレジスタ・メモリはただ１つであるので、それらの古いプリフェッチ・データは新たなプリフェッチにより重ね書きされる。プログラムが再び戻ったとすると、更新されたプリフェッチが必要である。ここで支援するために、種々のプリフェッチ動作のそれぞれのプリフェッチ・データを書込むことができる複数のレジスタ・メモリが設けられると有利であることが判明している。最初に書込むべきプリフェッチ・データは、最も古いプリフェッチ・データが存在するレジスタ・メモリに書込むべきであり、その後でそれらは重ね書きされる。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１７】
図１は、記憶容量は大きいが、動作速度が比較的遅い主メモリ２を備えている本発明の記憶装置１を示す。その主メモリ２にはキャッシュ・メモリ３が割り当てられている。そのキャッシュ・メモリはかなり速く動作するバッファ・メモリである。キャッシュ・メモリ３と主メモリ２にはプリフェッチ手段４が割り当てられ、かつ接続されている。そのプリフェッチ手段によって、一方では、プリフェッチを全く実行すべきかどうか、他方では、プリフェッチを確かに実行すべきかどうかが判定される。記憶装置１にはプロセッサ５も割り当てられている。図示の実施の形態ではそのプロセッサは通信リンクによりキャッシュ・メモリ３とプリフェッチ手段４とに接続されている。プログラムを実行し、記憶装置１のそれぞれのデータをアクセスするプロセッサ５は、主メモリに記憶されているデータの大部分が前もって書込まれている非常に速いキャッシュ・メモリ３も主としてアクセスする。データをキャッシュ・メモリ３に転送することにより、必要があればそれらのデータをプロセッサが十分な速さで利用できるようにされる。しかし、プロセッサ５がアクセスしようとする或るアドレス・ラインがキャッシュ・メモリ３で利用できないとすると、それは主メモリ２からキャッシュ・メモリ３へロードされ、そこからプロセッサ５へ転送される。
【００１８】
データ転送および電力消費の面で有利である、共通のチップ上に設けることが好ましい、図１に示されている全体の構成は、上記のように、プリフェッチを実行するためにも構成される。プリフェッチの枠組み内で、プロセッサがキャッシュ・メモリ・ラインをアクセスし、そこでそのラインにおけるあるアドレスをアクセスすると、逐次データを含んでいる次のラインもキャッシュ・メモリ３に既に存在しているかどうかについて判定される。もし存在していなければ、それぞれの失われているラインが主メモリ２からプリフェッチ手段４を介してキャッシュ・メモリ３へ送られ、またはその伝送が開始される。
【００１９】
図２は可能なキャッシュ・メモリ構成を基本的な図の形で示すもので、取り得るプリフェッチを開始するために用いられる。プロセッサ５はアドレス６をキャッシュ・メモリに供給する。それはどのデータがプロセッサにより必要とされているかを示す。アドレス６は全部で６つのアドレス部Ｉ、ＩＩおよびＩＩＩで構成されている。最初のアドレス部Ｉは、キャッシュ・メモリ・ラインのデータが割り当てられる主メモリのページアドレスを示す。キャッシュ・メモリ３は、主メモリのページ・アドレスに対応するページ・アドレス８が格納されているそれぞれのキャッシュ・アドレス・ディレクトリ７を含んでいる。キャッシュ・アドレス・ディレクトリ７は今はアドレス部ＩＩによりアドレスされており、アドレス部Ｉはキャッシュ・アドレス・ディレクトリの内容と比較される。この場合にはページ・アドレスは「０×０１」である。
【００２０】
ライン・アドレスを表すアドレス部ＩＩは、アドレス部Ｉに記憶されているデータをキャッシュ・メモリ３のどのラインで利用できるかを示す。したがってこの情報はキャッシュ・アドレス・ディレクトリとキャッシュ・メモリとの間のリンクを表す。図示の例ではこのアドレス情報は「Ｚ５」である。最後に、アドレス部ＩＩＩはそのラインで読出すべきそれぞれのデータのアドレスを示す。図２に示すように、キャッシュ・メモリ３は複数のラインＺ１、Ｚ２、．．．ＺＮに分割され、かつ複数の列Ｓ１、Ｓ２、．．．ＳＮに分割される。アドレス部ＩＩＩにおける情報は「Ｓ６」と読め、したがって列ブロックＳ６における情報を読出すべきデータとして決定する。
【００２１】
図示の例では、キャッシュ・メモリ３のラインＺ５に記憶されているデータはアクセスされ、したがってそのデータは列ブロックＳ６に配置されている。読出すべき情報は図示の例では「１７」と読まれる。
【００２２】
キャッシュ・メモリがプロセッサからアドレス６を受けるとすると、主メモリのそれぞれの次のラインに記憶されている次のデータも、キャッシュ・メモリ３で既に使用可能であるかどうかについて自動的に判定される。したがって、アドレス「０×０１／Ｚ５」の後のデータ・ライン、すなわち、ライン「０×０１／Ｚ６」もキャッシュ・メモリ３において既に利用できるかどうかについての判定が行われる。これは、ステップ９でキャッシュ・ディレクトリ７をテストすることにより行われる。ラインが存在することが確定するとそれらのデータを使用でき、そのラインがなければそのラインを主メモリからロードするためにおそらくプリフェッチが必要である。
【００２３】
プリフェッチ動作を実際に開始するために、探されているラインが存在しないばかりでなく、別の条件も満たさなければならない。この別の条件は、キャッシュ・メモリ３内の所定のライン部分内にあるアドレスをプロセッサがアクセスすることである。図示の例では、このライン部分はライン部分アドレス「Ｘ」を基にして決定される。これによって定められるライン部分は、そのライン部分アドレスに等しいか、それより大きいラインＺ１、Ｚ２、．．．ＺＮの１つのアドレスの全てを有する。たとえば、ライン部分アドレスがＸ＝Ｓ５と読めたとすると、ライン部分は全ての列Ｓ５、Ｓ６、．．．ＳＭを有する。プロセッサによりただちに呼ばれたアドレスＳ６がこのライン部分の外側にあるものとすると、プリフェッチは実行されない。それがもしそのライン部分の内側にあるとすると、プリフェッチが実行される。これはステップ１０で判定される。ステップ９と１０における条件が両方とも満たされたならば、それはステップ１１で判定される、プリフェッチが実行されて、それぞれのデータが主メモリから読出されてキャッシュ・メモリ３へ転送される。ステップ９、１０および１１はプリフェッチ手段４で行われる。そのためにプリフェッチ手段はそれぞれの論理およびソフトウエアを有する。ライン部分値Ｘは最後にセットすることを選択できる。すなわち、任意の値を持つようにそれぞれのライン部分をセットできる。たとえば、従来技術で知られているように、各プロセッサ・アクセスにプリフェッチの可能性が与えられるとすると、ライン部分値ＸはＳ１にセットされ、そうするとそのライン部分は全ての列部分を備えることになる。任意の時刻にプリフェッチを実行しないのとすると、ライン部分値Ｘはたとえば０にセットされる。
【００２４】
最後に、図３は図２に従うキャッシュ・メモリの構成を示す。しかしここでは複数のレジスタ・メモリ１２′、１２″、１２′″、１２″″がキャッシュ・メモリ３に割り当てられている。それらのレジスタ・メモリには、プリフェッチの枠組み内で主メモリからロードされたデータが書込まれる。レジスタ・メモリ１２′、．．．、１２″″にはそれぞれのレジスタ・アドレス・ディレクトリ１３が割り当てられる。その後でそのレジスタ・アドレス・ディレクトリには、主メモリ・アドレスに対応するそれぞれのアドレスが書込まれる。複数のレジスタ・メモリを用いることによって、ただ１つのレジスタ・メモリを使用できる場合に行われるような、新しいプリフェッチ中に重ね書きされる、ということが行われずにプリフェッチ・データをある時間保持することが可能である。書込みのやり方は、新しいプリフェッチ・データの場合には最も古いプリフェッチ・データを含んでいるレジスタ・メモリに重ね書きされる、というようのものとすることができる。その結果、ライン飛び越しがしばしば起きるようなプログラムが実行される場合に、書込まれているが、ライン飛び越しのために必要とされなかった、読出されないプリフェッチ・データが、プログラムが元のラインへ再び飛び越してデータがいぜんとして必要とされる可能性が存在するために、そのデータが重ね書きされるまである時間保持される、という条件が考慮に入れられる。それらのデータは他のレジスタ・メモリに書込まれるであろうから、次のプリフェッチによる重ね書きは不可能である。最後に、キャッシュ・メモリの図示の構成は例として単に示したものであることを指摘できる。キャッシュ・メモリの構造は任意の物にできる。たとえば、キャッシュ・メモリは直接マッピング・キャッシュ・メモリとして、または両方向セット連想キャッシュ・メモリ構成できる。
【図面の簡単な説明】
【図１】プロセッサに割り当てられている記憶装置の基本的な図を示す。
【図２】プリフェッチの開始のための動作を表す第１の実施の形態のキャッシュ・メモリの構造の基本的な図を示す。
【図３】キャッシュ・メモリに割り当てられた複数のレジスタ・メモリを有する図１のキャッシュ・メモリの構造を示す。
【符号の説明】
１ 記憶装置
２ 主メモリ
３ キャッシュ・メモリ
４ プリフェッチ手段
５ プロセッサ
６ アドレス
７ キャッシュ・アドレス・ディレクトリ
８ ページ・アドレス
１２′、１２″、１２′″、１２″″ レジスタ・メモリ
Ｓ１、Ｓ２、．．．、ＳＭ 列
Ｚ１、Ｚ２、．．．、ＺＮ 行

Claims (5)

1. 主メモリと、アドレスに関連させられているラインで構成されているキャッシュ・メモリとを備え、そのキャッシュ・メモリでは要求に応じてプロセッサによってデータを、主メモリからロードでき、かつ読出すことができ、キャッシュ・メモリ内のあるアドレスに対応するアドレスを有する主メモリからのあるデータが記憶されている、キャッシュ・メモリの前記あるアドレスのデータをプロセッサがアクセスしている最中に、逐次データがキャッシュ・メモリ内の次のアドレスに記憶されているかどうかがテストされ、それらの逐次データは、もし利用できなければ、主メモリからプリフェッチを介してキャッシュ・メモリにロードできる、記憶装置を動作する方法において、
   ラインにおける所定のライン部分をプロセッサがアクセスする時にのみプリフェッチが行われ、
   ライン部分は、所定のライン部分アドレスにより定められ、かつライン部分アドレスより大きいか、それに等しいライン内のアドレスの全てを含み、プロセッサがアクセスするライン内のアドレスがライン部分アドレスと比較され、
   各ラインがある長さの複数のライン領域に分割され、各ライン領域にはそれ自身のライン領域アドレスが割り当てられ、そのライン領域アドレスはライン部分アドレスと比較され、
   ライン部分アドレスは数値の形で与えられ、比較に関する数値がライン領域アドレスを基にして決定され、
   異なる長さの複数のライン部分が決定され、要求に応じて実行すべきプリフェッチを決定するために考慮すべきライン部分がプログラム部分に従って選択され、当該プログラム部分を実行するプロセッサにより前記選択されたライン部分がアクセスされる時にプリフェッチが行われる、
   ことを特徴とする記憶装置を動作する方法。
2. 主メモリと、複数のラインで構成されているキャッシュ・メモリと、プリフェッチ手段とを備え、キャッシュ・メモリには主メモリから読出されたデータを要求に応じて書込むことと読出すことができ、プリフェッチ手段はキャッシュ・メモリへ伝送するための主メモリからのデータのプリフェッチを行うかどうかを決定し、かつプリフェッチを実行する、データ記憶装置であって、
   プリフェッチ手段において、キャッシュ・メモリのラインの長さに関連する少なくとも１つのライン部分アドレスが決定され、またはそのライン部分アドレスを決定でき、それによってキャッシュ・メモリのラインにおけるライン部分が定められ、ライン部分アドレスをプロセッサがアクセスするライン内のアドレスと比較することにより、プロセッサがライン部分内をアクセスするか否かを判定し、プロセッサがライン部分内をアクセスすると判定された場合にはプリフェッチを実行し、
   キャッシュ・メモリの各ラインは、ライン部分アドレスと比較できる別々のライン領域アドレスをおのおの有する複数のライン領域に分割され、
   複数のライン部分を決定するために複数のライン部分アドレスを決定でき、比較のために使用すべきライン部分アドレスが、プロセッサにより実行すべきプログラムのプログラム部分に依存して選択され、そのプログラム部分は、キャッシュ・メモリをアクセスしている間にプロセッサにより実行される、
   ことを特徴とするデータ記憶装置。
3. キャッシュ・メモリは、プリフェッチ手段によりプリフェッチ・データを書込むことができるレジスタ・メモリを含むことを特徴とする請求項２に記載の記憶装置。
4. 種々のプリフェッチ動作のそれぞれのプリフェッチ・データを書込むことができる複数のレジスタ・メモリが設けられていることを特徴とする請求項３に記載の記憶装置。
5. 最初に書込むべきプリフェッチ・データをレジスタ・メモリに書込むことができ、最も古いプリフェッチ・データが重ね書きされている間に最も新しいプリフェッチ・データを利用できることを特徴とする請求項４に記載の記憶装置。

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