JPH06161745A - データ処理装置の検証方法及び装置 - Google Patents

データ処理装置の検証方法及び装置

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JPH06161745A
JPH06161745A JP4307461A JP30746192A JPH06161745A JP H06161745 A JPH06161745 A JP H06161745A JP 4307461 A JP4307461 A JP 4307461A JP 30746192 A JP30746192 A JP 30746192A JP H06161745 A JPH06161745 A JP H06161745A
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Abstract

(57)【要約】 【目的】命令が正常終了するまで命令キューに命令を保
持するデータ処理装置の検証方法及び装置に関し、命令
キューに保持された非同期命令を実行する際の順序と動
作を保証する。 【構成】命令制御手段１０から送られた非同期演算命令
を命令キュー１４に保持し、実行可能な命令を選択して
パイプライン化された非同期演算手段１８に投入する。
命令キュー１４に保持した命令ごとにステータス領域２
０を確保して非同期演算手段１８における命令実行の進
行状態を示すパイプラインビットを格納する。検証手段
２４は、パイプラインビットをチェックし、同一命令の
エントリには複数のパイプライン・ステージが存在しな
いこと、および各命令間には複数のパイプライン・ステ
ージが存在しないことを検証して命令実行の順序と動作
を保証する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、命令キューに保持した
命令を取り出して実行するデータ処理装置の検証装置に
関し、特に命令が正常終了するまで命令キューに命令を
保持するデータ処理装置の検証方法及び装置に関する。
近年、ＣＰＵ装置による命令実行の高速化に伴い、同期
演算器で１マシンサイクルごとに命令（同期命令）を逐
次実行するだけでなく、複数サイクルに亘る長い命令
（非同期命令）では別の演算器として非同期演算制御装
置を設け、ＣＰＵと並列に命令実行を行っている。
【０００２】そのため、非同期演算制御装置を設けた分
だけデータ処理装置の回路規模が大きくなっており、Ｌ
ＳＩ故障、論理不良が問題になり、信頼性を向上させる
必要が増大してきている。
【０００３】
【従来の技術】図１２は命令を逐次実行する整数演算器
１２を備えた中央処理装置（ＣＰＵ）２６に対し長い非
同期命令を並列的に実行する非同期演算制御装置２８を
設けた従来のデータ処理装置を示したもので、中央処理
装置２６に設けた命令制御部１０で命令を解読し、同期
命令であれば同期演算器１２に送って実行させ、非同期
命令であれば非同期演算制御装置２８に送って実行させ
る。
【０００４】非同期演算制御装置２８には命令を待ち行
列として保持する命令キュー１４、実行が可能となった
命令を命令キュー１４から選択する制御部１６、制御部
１６で命令キュー１４から選択された命令の投入を受け
て複数サイクルで命令を実行する非同期演算器として機
能する非同期パイプライン演算器１８が設けられる。命
令キュー１４は、図１３に示すように、命令コード３
０、第１ソースレジスタ番号３２、第２ソースレジスタ
番号３４、結果書込みレジスタ番号（デスティネーショ
ン・レジスタ番号）３６で構成される。
【０００５】中央処理装置２６の命令制御部１０から命
令が発行されると、命令キュー１４に一旦保持するキュ
ーイングが行われる。キューイング後に実行可能となっ
た命令が制御部１６で選択され、命令キュー１４から出
されて非同期パイプラインド演算器１８に投入される。
このとき命令保存要求があれば、非同期パイプラインド
演算器１８で命令実行が正常終了するまで命令キュー１
４を保持され、命令保存要求がなければ命令キュー１４
から削除される。
【０００６】
【発明が解決しようとする課題】しかしながら、演算処
理を高速化するために非同期演算制御装置を設けた場合
には、その分だけデータ処理装置の回路規模が大きくな
り、ＬＳＩ故障や論理不良の可能性が高くなる。即ち、
ＬＳＩ不良、故障、断線、論理不良等が起きて非同期演
算制御装置２８に設けた命令キュー１４に基づく非同期
演算のパイプライン制御が乱された場合、待ち行列とし
て命令を保持している命令キュー１４の内容が保証でき
なくなり、命令キューの順序に従って動作せずに命令の
実行に矛盾を生じ、異常終了してしまう問題があった。
本発明の目的は、命令キューに保持された非同期命令を
実行する際の順序と動作を保証するようにしたデータ処
理装置の検証方法及び装置を提供する。
【０００７】本発明の他の目的は、命令キューに保持す
る命令内容に加えて非同期パイプラインド演算器におけ
るステージの命令実行段階を示すパイプラインビットを
設けて命令の順序と動作を検証するデータ処理装置の検
証方法及び装置を提供する。本発明の他の目的は、命令
キューに設けたパイプラインビットに基づき、同一命令
のエントリには複数のパイプライン・ステージが存在し
ないことを検証して命令実行の順序と動作を保証するデ
ータ処理装置の検証方法及び装置を提供する。
【０００８】本発明の他の目的は、命令キュー設けたパ
イプラインビットに基づき、並列的に実行されている複
数の命令間では、同一のパイプライン・ステージが存在
しないことを検証して命令実行の順序と動作を保証する
データ処理装置の検証方法及び装置を提供する。
【０００９】
【課題を解決するための手段】図１は本発明の原理説明
図であり、装置構成を例にとっている。まず本発明は、
中央処理装置（ＣＰＵ装置）２６と非同期演算制御装置
２８とから構成される。中央処理装置２６には、命令を
順番に解読し同期演算命令と非同期演算命令とに分けて
異なる実行先に送る命令制御手段１０と、命令制御手段
１０から送られた同期演算命令を実行する同期演算手段
１２が設けられる。
【００１０】非同期演算制御装置２８には、命令制御手
段１０から送られた非同期演算命令を保持して実行を待
つ命令待合せ手段（命令キュー）１４と、命令待合せ手
段１４の中から実行可能な命令を選択すると共に命令実
行終了まで命令待合せ手段１４に保持させる命令選択手
段１６と、選択手段１６で選択された非同期命令を複数
段階に分けて並列的に実行するパイプライン化された非
同期演算手段１８とが設けられる。
【００１１】更に本発明にあっては、命令待合せ手段１
４に格納された保持された命令ごとにステータス領域２
０を確保し、非同期演算手段１８における命令実行の進
行状態を示す情報（パイプラインビット）をステータス
領域２０に格納する状態監視手段２２と、ステータス領
域２０を検証する検証手段２４を設けたことを特徴とす
る。
【００１２】検証手段２４は、命令待合せ手段１４に保
持された命令ごとにステータス領域２０のステータスビ
ット（パイプラインビット）をチェックし、同一命令の
エントリには複数のパイプライン・ステージが存在しな
いことを検証して命令実行の順序と動作を保証する。同
時に検証手段２４は、命令待合せ手段１４に保持された
複数の命令間でステータス領域２０のステータスビット
（パイプラインビット）をチェックし、各命令間には複
数の同一パイプライン・ステージが存在しないことを検
証して命令実行の順序と動作を保証する。
【００１３】
【作用】このような構成を備えた本発明によるデータ処
理装置の検証方法及び装置によれば、非同期演算制御装
置の命令キュー１４にパイプラインビットを格納するス
テータス領域２０を新設することにより、次の条件を検
証して命令実行の順序と動作を保証することができる。
【００１４】条件１；命令キュー１４の１つの命令のエ
ントリ内には、複数のパイプライン・ステージが存在し
ないこと。 条件２；命令キュー１４の各命令間では、複数の同一パ
イプライン・ステージが存在しないこと。
【００１５】このためＬＳＩ不良、故障、断線、論理不
良等が起きて非同期演算制御装置２８に設けた命令キュ
ー１４に基づく非同期演算のパイプライン制御が乱され
た場合には、１つの命令のエントリにパイプラインビッ
トが２以上立ったり、複数の命令間の同一ステージにパ
イプラインビットが２以上立つことから、命令実行の順
序と動作の異常を直ちに認識し、適切なエラー回復処理
に入ることができる。
【００１６】このように命令キュー１４パイプラインビ
ットを追加して命令キューに基づく命令実行の順序と動
作をチェックすることで命令キューの内容を保証できる
ようになる。
【００１７】
【実施例】図２は本発明のデータ処理装置の全体構成を
示した説明図であり、主記憶装置（ＭＳＵ）１００，主
記憶制御装置（ＭＣＵ）２００及びプロセッサユニット
３００で構成される。プロセッサユニット３００には、
逐次、命令を実行する同期演算器としての機能を備えた
中央処理装置２６と、長い命令を非同期に実行するパイ
プライン化された演算器を備える非同期演算制御装置２
８が設けられる。
【００１８】このような中央処理装置２６と非同期演算
制御装置２８により並列的に命令を実行する高速処理を
目的とした情報処理装置は、並列マシン構成のスーパー
コンピュータに使用する各プロセッサエレメントのスカ
ラユニットとして使用される。図３は図２のプロセッサ
ユニット３００に設けた中央処理装置２６及び非同期演
算制御装置２８の詳細を示した実施例構成図である。
【００１９】図３において、まず中央処理装置（ＣＰ
Ｕ）２６には命令制御部１０，同期演算器として機能す
る整数演算器１２、命令実行に使用する各種の汎用レジ
スタを備えた汎用レジスタ群３８，キャッシュ等のロー
カルメモリとして使用されるメモリ４０が設けられる。
命令制御部１０は命令を順番に解読し、同期演算命令を
解読すると命令を整数演算器１２に送って、１サイクル
で終了する整数演算を行わせる。また、命令制御部１０
で非同期演算命令、例えば浮動小数点演算命令を解読し
た場合には、複数サイクルで実行される長い命令である
ことから、非同期演算制御装置２８に送って並列的に命
令を実行する。
【００２０】非同期演算制御装置２８には命令待合せ手
段としての命令キュー１４、制御部２５、パイプライン
化された非同期演算器として非同期パイプラインド演算
器１８が設けられる。本発明にあっては、命令キュー１
４は図４にインデックスで示される命令１〜ｎごとに、
命令コード３０，第１ソースレジスタ番号３２，第２ソ
ースレジスタ番号３４，結果レジスタ番号（デストネー
ション・レジスタ番号）３６で構成され、更にステータ
ス領域２０としてパイプラインビットを設けている。
【００２１】図３の非同期パイプラインド演算器１８に
あっては、パイプラインがフェッチステージＦ，第１実
行ステージＥ１，第２実行ステージＥ２及び書込ステー
ジＷの４ステージで構成されていることから、命令キュ
ー１４に保持した各命令のパイプラインビットとしてス
テージＦ，Ｅ１，Ｅ２，Ｗに対応した４つのパイプライ
ンビットの格納領域を設けている。
【００２２】再び図３を参照するに、非同期演算制御層
２８には制御部２５が設けられ、制御部２５には命令選
択部１６，状態監視部２２及びキュー検証部２４として
の各機能が設けられる。命令選択部１６は命令キュー１
４に待ち行列として保持された命令の中から実行可能と
なった命令を取り出して非同期パイプラインド演算器１
８に投入する。
【００２３】このとき、命令選択部１８は命令キュー１
４から取り出した命令の第１ソースレジスタ番号３２，
第２ソースレジスタ番号３４及び結果レジスタ番号３６
をレジスタアドレスバス４４を通じて中央処理装置２６
の汎用レジスタ群３８に通知し、対応するソースレジス
タに格納しているソースデータをソースデータバス４６
により非同期パイプラインド演算器１８に供給する。
【００２４】また非同期パイプラインド演算器１８によ
る実行結果を、レジスタアドレスバス４４により指定さ
れた結果レジスタ番号で指定されるデストネーション・
レジスタに書込みデータバス４８を通じて書き込むよう
にしている。更に、制御部２５には命令キュー１４のス
テータス領域２０に設けたパイプラインビット（Ｆ，Ｅ
１，Ｅ２，Ｗ）に対応して状態監視部２２とキュー検証
部２４が設けられる。状態監視部２２は非同期パイプラ
インド演算器１８に投入した命令の進行状況を監視し、
フェッチステージ，第１実行ステージ，第２実行ステー
ジ，書込みステージに命令が移行する毎に、命令キュー
１０のステータス領域２０に設けているパイプラインビ
ットの書替えを行う。
【００２５】図５は非同期パイプラインド演算器１８に
おける命令の実行状態を示したタイムチャートである。
図５において、まずＴ1 サイクルで命令１が最初のフェ
ッチステージに投入され、次のＴ2サイクルで第１実行
ステージＥ１で第１ソースレジスタのソースデータに基
づく処理を実行する。また、Ｔ2 サイクルにあっては、
次の命令２のフェッチステージＦへの投入が行われる。
【００２６】次のＴ3 サイクルでは命令１は第２実行ス
テージＥ２に進み、第２ソースレジスタからのソースデ
ータに基づく処理を実行し、命令２は第１実行ステージ
Ｅ１に進んで第１ソースレジスタのソースデータに基づ
く処理を実行し、更に命令３が新たにフェッチステージ
Ｆに投入される。Ｔ4 サイクルでは命令１は書込みステ
ージＷに進んで実行結果をデストネーション・レジスタ
に書き込み、命令２は第２実行ステージＥ２に進み、更
に命令３は第１実行ステージＥ１に進む。Ｔ5 サイクル
では第２命令が書込みステージＷ、第３命令が第２実行
ステージＥ２となり、Ｔ6 サイクルでは命令３が書込み
ステージＷとなる。
【００２７】この図５に示すような複数命令の非同期パ
イプラインド演算器１８における並列的な実行状態は状
態監視部２２で監視され、命令キュー１４のステータス
領域２０の各命令毎のパイプラインビット（Ｆ，Ｅ１，
Ｅ２，Ｗ）が、対応する命令の存在するステージを示す
パイプラインビットをビット１にセットし、それ以外の
パイプラインビットを０にリセットしている。
【００２８】制御部２５に設けたキュー検証部２４は非
同期パイプラインド演算器１８の各サイクル毎に命令キ
ュー１４に保持されている複数の命令のステータス領域
２０をチェックし、命令キュー１４に保持された命令に
従った非同期パイプラインド演算器１８の順序及び動作
が正常に行われているか否かを検証する。図６は、ある
命令が非同期パイプラインド演算器１８に投入されて正
常に実行された場合の命令キュー１４のステータス領域
２０におけるパイプラインビットのサイクル変化を示し
ている。これは、例えば図５に示した命令１のＴ0 サイ
クルからＴ4 サイクルまでの命令実行に対応している。
尚、最初のＴ0 サイクルは命令投入前のパイプラインビ
ットを示している。
【００２９】このように正常に命令が実行された場合に
は、Ｔ1 〜Ｔ4 サイクルの全てでパイプラインビット
（Ｆ，Ｅ１，Ｅ２，Ｗ）のいずれか１つのビットのみが
１となっている。即ち、同一命令のエントリ内には複数
のパイプライン・ステージが存在しないことを示す。ま
た命令投入前にあっては、パイプラインビットが全て０
となっている。
【００３０】本発明のキュー検証部２４は命令キューの
パイプラインビットについて各命令毎にＮＣ１チェック
を実行する。ＮＣ１チェックとは、４つのパイプライン
ビットがオール０かまたはどれか１つがビット１になっ
た場合にチェック出力１を生じ、チェック出力１で正常
動作が行われることを示す。一方、４つのパイプライン
ビットに２以上、ビット１があった場合には、チェック
出力０を生じ、動作異常を示す。
【００３１】図７は図６のＴ1 サイクルでパイプライン
ビットＦとＥ１がビット１となり、同一エントリに命令
が２つ存在する動作異常を示しており、このＴ1 サイク
ルでのＮＣ１チェック結果は０となり、異常を起こした
ことを検知することができる。図８はキュー検証部２４
における複数命令間のパイプラインビットの検証を示し
たもので、全ての命令において正常動作が行われている
場合を示す。
【００３２】図８にあっては、例えば命令番号１〜５の
５つの命令が命令キュー１４に保持されており、それぞ
れパイプラインビット（Ｆ，Ｅ１，Ｅ２，Ｗ）に示すビ
ット内容をもち、正常動作が行われていることから、各
命令間の同一ステージ、即ち縦方向に見たビット列の中
でビット１は１つしか存在しない。即ち、キュー検証部
２４は複数命令間については同じステージに複数の命令
が存在しないことで順序と動作を保証する。この場合に
も、複数命令間の同一パイプラインビット毎にＮＣ１チ
ェックが行われ、正常動作であることから、命令間のチ
ェック結果は全て１となる。
【００３３】図９は図８の命令間のＮＣチェックにおい
て異常が起きた場合を示しており、パイプラインビット
Ｅ１について命令番号２と３にビット１が立っており、
チェック結果が０となって動作異常が起きたことを認識
することができる。本発明のキュー検証部２４にあって
は、図６，７に示した命令毎のＮＣ１チェックと図８，
９に示した命令間のＮＣ１チェックのいずれか一方を行
ってもよいが、どの命令の実行について異常が起きてい
るかを判別するためには命令毎のＮＣ１チェックと命令
間のＮＣ１チェックを同時に行うことが望ましい。
【００３４】例えば、図９に示すような異常が起きてい
る場合には、命令番号３の命令実行の順序と動作は正常
であるが、次の命令番号４の動作と順序が誤っているこ
とが認識でき、命令４のリトライで異常を回復すること
が可能となる。図１０は図３に示した中央処理装置２６
の命令制御部１０による制御処理を示したフローチャー
トである。
【００３５】図１０において、まずステップＳ１で命令
制御部１０は所定の順番に従った命令を取り出し、ステ
ップＳ２で命令を解読する。命令の解読結果からステッ
プＳ３で浮動小数点演算命令が否かチェックし、整数演
算命令であれば整数演算器１２に送ってステップＳ４で
整数演算命令を１サイクルで実行させる。一方、浮動小
数点演算命令であればステップＳ８に進み、非同期演算
制御装置２８の命令キュー１４に送る。
【００３６】ステップＳ４で整数演算命令を実行する
と、次のステップＳ５で非同期演算制御装置２８に送っ
た先行命令の終了待ちがあるか否かチェックし、もし非
同期演算制御装置２８に送った先行命令の終了待ちがあ
ればステップＳ６に進み、非同期演算制御装置２８から
の先行命令の終了通知を待つ。ステップＳ５で終了待ち
がなかった場合、あるいはステップＳ６で先行命令の終
了通知を受けた場合にはステップＳ７に進み、命令番号
をインクリメントし、再びステップＳ１に戻り、次の命
令を取り出し、以下同様な処理を繰り返す。
【００３７】図１１は図３に示した非同期演算制御装置
２８に設けた制御部２５による非同期制御を示したフロ
ーチャートである。図１１において、まずステップＳ１
で制御部２５に設けた命令選択部１６が実行可能となっ
た命令を命令キュー１４の待ち行列の中から選択して非
同期パイプラインド演算器１８に投入する。
【００３８】次にステップＳ２で、投入した命令につい
て保存要求の有無をチェックし、もし保存要求がなけれ
ばステップＳ８で投入済み命令を命令キュー１４から削
除する。本発明で検証の対象としている浮動小数点演算
命令は、保存要求をもっていることから命令キュー１４
から削除されることなく、ステップＳ３に進み、非同期
パイプラインド演算器１８で命令サイクルが実行される
毎に命令が存在するパイプライン・ステージに対応する
パイプラインビットを１にセットするビット更新を命令
キュー１４のステータス領域２０に対し行う。
【００３９】続いてステップＳ４でビット更新終了毎に
命令キュー１４のステータス領域２０に格納しているパ
イプラインビットをチェックする。このチェックは命令
毎のエントリ内のＮＣ１チェック及び命令間のＮＣ１チ
ェックの両方を行う。ステップＳ５でＮＣ１チェックの
チェック結果から異常の有無を判定し、ＮＣ１チェック
の結果が全て１であれば正常動作と判定し、ステップＳ
６に進む。ステップＳ６にあっては、最終ステージを終
了した命令があるか否かチェックし、最終ステージを終
了した命令があればステップＳ７に進み、実行終了命令
を命令キューから削除する。
【００４０】一方、ステップＳ５でパイプラインビット
のＮＣ１チェックのチェック結果から０が得られた場合
には異常ありと判定し、ステップＳ９に進み、エラー処
理を行う。例えば、異常を起こした命令を再度命令キュ
ー１４から取り出して非同期パイプラインド演算器１８
に投入するリトライを行う。このリトライの実行により
ステップＳ９でパイプラインビットのＮＣ１チェックか
ら正常動作となれば復旧が判定され、再びステップＳ１
の処理に戻る。一方、異常の原因が断線や故障等のハー
ドウェアに原因した場合には、リトライを行っても異常
が回復しないことから、ステップＳ１１に進んで異常終
了とする。
【００４１】この異常終了にあっては、例えば本発明の
データ処理装置が並列マシン構成のスーパーコンピュー
タのプロセッサエレメントのスカラユニットに使用され
ているような場合には、異常を起こしたスカラユニット
をもつプロセッサエレメントを並列処理の対象から切り
離す等の処理が行われることになる。尚、上記の実施例
はスーパーコンピュータのプロセッサエレメントにおけ
るスカラユニットとして使用されるデータ処理装置を例
にとっているが、本発明はこれに限定されず、適宜の計
算機の中央処理装置としてそのまま使用することができ
る。
【００４２】更に本発明は上記の実施例に限定されず、
本発明の目的の範囲で可能な各種の変形を含むものであ
る。
【００４３】
【発明の効果】以上説明してきたように本発明によれ
ば、ＬＳＩ不良，故障，断線，論理不良等により、命令
キューに基づく命令実行の制御に乱れが生じて異常が起
きた場合、常に命令キューに設けているパイプラインビ
ットをチェックしていることから、チェック結果に基づ
いて動作異常を認識し、リトライ，異常終了等の対応策
を講ずることができ、常に命令キューを用いた命令実行
の順序と動作を保証することができ、非同期演算制御装
置の信頼性を大幅に向上することができる。
【図面の簡単な説明】
【図１】本発明の原理説明図
【図２】本発明の全体構成を示した説明図
【図３】本発明の実施例構成図
【図４】本発明で用いる命令キューの説明図
【図５】非同期パイプラインド演算器における命令の並
列実行を示したタイムチャート
【図６】正常に命令を実行した場合のパイプラインビッ
トのチェックを示した説明図
【図７】命令実行中に異常を起した場合のパイプライン
ビットのチェックを示した説明図
【図８】正常動作時の各命令間のパイプラインビットの
チェックを示した説明図
【図９】異常動作を起した時の各命令間のパイプライン
ビットのチェックを示した説明図
【図１０】図３の中央処理装置の命令制御を示した説明
図
【図１１】図３の非同期演算制御装置の非同期制御を示
したフローチャート
【図１２】従来のデータ処理装置の説明図
【図１３】従来の命令キューの説明図
【符号の説明】
１０：命令制御部（命令制御手段） １２：整数演算器（同期演算手段） １４：命令キュー（命令待合せ手段） １６：命令選択部（命令選択手段） １８：非同期パイプラインド演算器（非同期演算手段） ２０：ステータス領域 ２２：状態監視部（状態監視手段） ２４：検証部（検証手段） ２６：ＣＰＵ（中央処理装置） ２８：非同期演算制御装置 ３０：命令コード ３２：第１ソースレジスタ番号 ３４：第２ソースレジスタ番号 ３６：結果レジスタ番号（ディストネーションレジスタ
番号） ３８：汎用レジスタ群 ４０：メモリ ４４：レジスタアドレスバス ４６：ソースデータバス ４８：書込データバス １００：主記憶装置（ＭＳＵ） ２００：主記憶制御装置（ＭＣＵ） ３００：プロセッサユニット

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】命令を順番に解読し同期演算命令と非同期
    演算命令とに分けて異なる実行先に送る命令転送過程
    と、 該命令転送過程で送られた同期演算命令を実行する同期
    演算過程と、 前記命令転送過程で送られた非同期演算命令を保持して
    実行を待つ命令待合せ過程と、 該命令待合せ過程で保持した命令の中から実行可能な命
    令を選択すると共に命令実行終了まで選択した命令を保
    持させる命令選択過程と、 該命令選択過程で選択された非同期命令を複数段階に分
    けて実行するパイプライン化された非同期演算過程と、 前記命令待合せ過程で保持されている命令ごとにステー
    タス領域（２０）を確保し、前記非同期演算過程での命
    令実行の進行状態を示す情報を前記ステータス領域（２
    ０）に格納する格納する状態監視過程と、 前記ステータス領域（２０）を検証する検証過程と、を
    備えたことを特徴とするデータ処理装置の検証方法。
  2. 【請求項２】請求項１記載のデータ処理装置の検証方法
    に於いて、前記状態監視過程は、前記非同期演算過程の
    各パイプライン・ステージごとにステータスビットの各
    格納領域を設けて命令実行を示すビットフラグをセット
    することを特徴とするデータ処理装置の検証方法。
  3. 【請求項３】請求項２記載のデータ処理装置の検証方法
    に於いて、前記検証過程は、前記命令待合せ過程で保持
    された命令ごとにステータス領域（２０）のステータス
    ビットをチェックし、同一命令のエントリには複数のパ
    イプライン・ステージが存在しないことを検証すること
    を特徴とするデータ処理装置の検証方法。
  4. 【請求項４】請求項２記載のデータ処理装置の検証方法
    に於いて、前記検証過程は、前記命令待合せ過程で保持
    された複数の命令間でステータス領域（２０）のステー
    タスビットをチェックし、各命令間には複数の同一パイ
    プライン・ステージが存在しないことを検証することを
    特徴とするデータ処理装置の検証方法。
  5. 【請求項５】請求項２記載のデータ処理装置の検証方法
    に於いて、前記検証過程は、前記命令待合せ過程で保持
    された命令ごとにステータス領域（２０）のステータス
    ビットをチェックし、同一命令のエントリには複数のパ
    イプライン・ステージが存在しないことを検証すると同
    時に、前記命令待合せ過程で保持された複数の命令間で
    ステータス領域（２０）のステータスビットをチェック
    し、各命令間には複数の同一パイプライン・ステージが
    存在しないことを検証する特徴とするデータ処理装置の
    検証方法。
  6. 【請求項６】請求項３又は５記載のデータ処理装置の検
    証方法に於いて、前記検証過程は、１つの命令のステー
    タス領域に複数のパイプラインビットが存在した場合
    に、演算制御の異常と判定することを特徴とするデータ
    処理装置の検証装置。
  7. 【請求項７】請求項４又は５記載のデータ処理装置の検
    証方法に於いて、前記検証過程は、複数の命令の同一ス
    テージに複数のパイプラインビットが存在した場合に、
    演算制御の異常と判定することを特徴とするデータ処理
    装置の検証方法。
  8. 【請求項８】請求項１乃至７記載のデータ処理装置の検
    証方法に於いて、前記命令制御過程は、浮動小数点命令
    を解読した場合に該命令を前記命令待合せ過程に送るこ
    とを特徴とするデータ処理装置の検証方法。
  9. 【請求項９】請求項１乃至７記載のデータ処理装置の検
    証方法に於いて、前記命令選択過程は、浮動小数点命令
    を選択した場合に前記非同期演算過程による命令実行の
    終了まで該浮動小数点命令を前記命令待合せ過程に保持
    させることを特徴とするデータ処理装置の検証方法。
  10. 【請求項１０】命令を順番に解読し同期演算命令と非同
    期演算命令とに分けて異なる実行先に送る命令制御手段
    （１０）と、 該命令制御手段（１０）から送られた同期演算命令を実
    行する同期演算手段（１２）と、 前記命令制御手段（１０）から送られた非同期演算命令
    を保持して実行を待つ命令待合せ手段（１４）と、 該命令待合せ手段（１４）の中から実行可能な命令を選
    択すると共に命令実行終了まで前記命令待合せ手段（１
    ４）に保持させる命令選択手段（１６）と、 該選択手段（１６）で選択された非同期命令を複数段階
    に分けて並列的に実行するパイプライン化された非同期
    演算手段（１８）と、 前記命令待合せ手段（１４）に格納された保持された命
    令ごとにステータス領域（２０）を確保し、前記非同期
    演算手段（１８）に於ける命令実行の進行状態を示す情
    報を前記ステータス領域（２０）に格納する状態監視手
    段（２２）と、 前記ステータス領域（２０）を検証する検証手段（２
    ４）と、を設けたことを特徴とするデータ処理装置の検
    証装置。
  11. 【請求項１１】請求項１０記載のデータ処理装置に於い
    て、前記状態監視手段（２２）は、前記非同期演算手段
    （１８）の各パイプライン・ステージごとにステータス
    ビットの各格納領域を設けて命令実行を示すビットフラ
    グをセットすることを特徴とするデータ処理装置の検証
    装置。
  12. 【請求項１２】請求項１１記載のデータ処理装置の検証
    装置に於いて、前記検証手段（２４）は、前記命令待合
    せ手段（１４）に保持された命令ごとにステータス領域
    （２０）のステータスビットをチェックし、同一命令の
    エントリには複数のパイプライン・ステージが存在しな
    いことを検証することを特徴とするデータ処理装置の検
    証装置。
  13. 【請求項１３】請求項１１記載のデータ処理装置の検証
    装置に於いて、前記検証手段（２４）は、前記命令待合
    せ手段（１４）に保持された複数の命令間でステータス
    領域（２０）のステータスビットをチェックし、各命令
    間には複数の同一パイプライン・ステージが存在しない
    ことを検証することを特徴とするデータ処理装置の検証
    装置。
  14. 【請求項１４】請求項１１記載のデータ処理装置の検証
    装置に於いて、前記検証手段（２４）は、前記命令待合
    せ手段（１４）に保持された命令ごとにステータス領域
    （２０）のステータスビットをチェックし、同一命令の
    エントリには複数のパイプライン・ステージが存在しな
    いことを検証すると同時に、前記命令待合せ手段（１
    ４）に保持された複数の命令間でステータス領域（２
    ０）のステータスビットをチェックし、各命令間には複
    数の同一パイプライン・ステージが存在しないことを検
    証する特徴とするデータ処理装置の検証装置。
  15. 【請求項１５】請求項１２又は１４記載のデータ処理装
    置の検証装置に於いて、前記検証手段（２４）は、１つ
    の命令のステータス領域に複数のパイプラインビットが
    存在した場合に、演算制御の異常と判定することを特徴
    とするデータ処理装置の検証装置。
  16. 【請求項１６】請求項１３又は１４記載のデータ処理装
    置の検証装置に於いて、前記検証手段（２４）は、複数
    の命令の同一ステージに複数のパイプラインビットが存
    在した場合に、演算制御の異常と判定することを特徴と
    するデータ処理装置の検証装置。
  17. 【請求項１７】請求項１０乃至１６記載のデータ処理装
    置の検証装置に於いて、前記命令制御手段（１０）は、
    浮動小数点命令を解読した場合に該命令を前記命令待合
    せ手段（１４）に送ることを特徴とするデータ処理装置
    の検証装置。
  18. 【請求項１８】請求項１０乃至１７記載のデータ処理装
    置の検証装置に於いて、前記命令選択手段（１６）は、
    浮動小数点命令を選択した場合に前記非同期演算手段
    （１８）による命令実行の終了まで該浮動小数点命令を
    前記命令待合せ手段（１４）に保持させることを特徴と
    するデータ処理装置の検証装置。
  19. 【請求項１９】請求項１０乃至１９記載のデータ処理装
    置の検証装置に於いて、前記命令制御手段（１０）およ
    び同期演算手段（１２）で中央処理装置（２６）を構成
    し、前記命令待合せ手段（１４）、命令選択手段（１
    ６）、非同期演算手段（１８）、状態監視手段（２２）
    および検証手段（２４）で非同期演算制御装置（２８）
    を構成したことを特徴とするデータ処理装置の検証装
    置。
  20. 【請求項２０】命令を保持して実行を待つ命令待合せ手
    段（１４）と、 該命令待合せ手段（１４）の中から実行可能な命令を選
    択すると共に命令実行終了まで前記命令待合せ手段（１
    ４）に保持させる命令選択手段（１６）と、 該選択手段（１６）で選択された命令を複数段階に分け
    て並列的に実行するパイプライン化された非同期演算手
    段（１８）と、 前記命令待合せ手段（１４）に格納された保持された命
    令ごとにステータス領域（２０）を確保し、前記非同期
    演算手段（１８）に於ける命令実行の進行状態を示す情
    報を前記ステータス領域（２０）に格納する状態監視手
    段（２２）と、 前記ステータス領域（２０）を検証する検証手段（２
    ４）と、を設けたことを特徴とするデータ処理装置の検
    証装置。
  21. 【請求項２１】請求項２０記載のデータ処理装置に於い
    て、前記状態監視手段（２２）は、前記非同期演算手段
    （１８）の各パイプライン・ステージごとにステータス
    ビットの各格納領域を設けて命令実行を示すビットフラ
    グをセットすることを特徴とするデータ処理装置の検証
    装置。
  22. 【請求項２２】請求項２１記載のデータ処理装置の検証
    装置に於いて、前記検証手段（２４）は、前記命令待合
    せ手段（１４）に保持された命令ごとにステータス領域
    （２０）のステータスビットをチェックし、同一命令の
    エントリには複数のパイプライン・ステージが存在しな
    いことを検証することを特徴とするデータ処理装置の検
    証装置。
  23. 【請求項２３】請求項２１記載のデータ処理装置の検証
    装置に於いて、前記検証手段（２４）は、前記命令待合
    せ手段（１４）に保持された複数の命令間でステータス
    領域（２０）のステータスビットをチェックし、各命令
    間には複数の同一パイプライン・ステージが存在しない
    ことを検証することを特徴とするデータ処理装置の検証
    装置。
  24. 【請求項２４】請求項２１記載のデータ処理装置の検証
    装置に於いて、前記検証手段（２４）は、前記命令待合
    せ手段（１４）に保持された命令ごとにステータス領域
    （２０）のステータスビットをチェックし、同一命令の
    エントリには複数のパイプライン・ステージが存在しな
    いことを検証すると同時に、前記命令待合せ手段（１
    ４）に保持された複数の命令間でステータス領域（２
    ０）のステータスビットをチェックし、各命令間には複
    数の同一パイプライン・ステージが存在しないことを検
    証することを特徴とするデータ処理装置の検証装置。
  25. 【請求項２５】請求項２２又は２４記載のデータ処理装
    置の検証装置に於いて、前記検証手段（２４）は、１つ
    の命令のステータス領域に複数のパイプラインビットが
    存在した場合に、演算制御の異常と判定することを特徴
    とするデータ処理装置の検証装置。
  26. 【請求項２６】請求項２３又は２４記載のデータ処理装
    置の検証装置に於いて、前記検証手段（２４）は、複数
    の命令の同一ステージに複数のパイプラインビットが存
    在した場合に、演算制御の異常と判定することを特徴と
    するデータ処理装置の検証装置。
  27. 【請求項２７】請求項２０乃至２６記載のデータ処理装
    置の検証装置に於いて、前記命令選択手段（１６）は、
    浮動小数点命令を選択した場合に前記非同期演算手段
    （１８）による命令実行の終了まで該浮動小数点命令を
    前記命令待合せ手段（１４）に保持させることを特徴と
    するデータ処理装置の検証装置。
  28. 【請求項２８】請求項２０乃至２７記載のデータ処理装
    置の検証装置に於いて、前記命令待合せ手段（１４）、
    命令選択手段（１６）、非同期演算手段（１８）、状態
    監視手段（２２）および検証手段（２４）で非同期演算
    制御装置（２８）を構成したことを特徴とするデータ処
    理装置の検証装置。
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