JP7221070B2 - 電子制御装置、制御方法 - Google Patents
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Description
本発明の第2の態様による制御方法は、処理制御部と情報取得部とを備える電子制御装置が実行する制御方法であって、前記処理制御部は、第1プロセッサと第2プロセッサと記憶部とを備え、前記情報取得部に、外界の情報を収集して前記処理制御部に転送させることと、前記処理制御部に、前記第1プロセッサと前記第2プロセッサとを用いて非冗長処理を実行する非冗長処理構成による演算処理と、前記第1プロセッサと前記第2プロセッサとを冗長させて個別に処理を実行する冗長処理構成による演算処理と、を実行させることと、前記処理制御部に、前記非冗長処理構成による演算処理の結果を前記記憶部に格納させ、前記冗長処理構成による演算処理によって、前記格納した結果を用いた前記非冗長処理構成による演算処理の結果の異常有無判定を前記第1プロセッサと前記第2プロセッサとの双方で個別に行わせ、前記第1プロセッサによる演算結果および前記第2プロセッサによる演算結果のいずれもが異常なしの場合に前記非冗長処理構成による演算処理に異常がないと判定し、前記第1プロセッサによる演算結果および前記第2プロセッサによる演算結果のいずれか一方でも異常ありの場合に前記非冗長処理構成による演算処理に異常があると判定させることとを含む。
以下、図1~図8を参照して、電子制御装置である自律走行制御装置の第1の実施の形態を説明する。
図1は、自律走行制御装置2を含む車載システム1のシステム構成図である。車載システム1は、車両100に搭載される。車両100には、車両100の外界状況を取得する不図示のカメラ、レーダ、およびレーザが備えられる。なお以下では、カメラ、レーダ、およびレーザをまとめて「センサ」と呼ぶ。さらに車両100には、図示していないが、衛星航法システムの受信機、たとえばGPS(Global Positioning System)の受信機が備えられる。
図2は、自律走行制御装置2のハードウェア構成図である。自律走行制御装置2は、CPU21と、ROM22と、RAM23と、フラッシュメモリ24と、論理回路25と、通信インタフェース26とを備える。CPU21は、ROM22に格納されたプログラムをRAM23に展開して実行することで後述する機能を実現する。フラッシュメモリ24は不揮発性の記憶領域である。論理回路25は、FPGAなどのPLDを用いた再構成可能な論理回路である。論理回路25はその一部のみを再構成することが可能な、いわゆる部分再構成可能な論理回路である。通信インタフェース26は、CAN等の所定のプロトコルで通信するインタフェースである。
図3は、自律走行制御装置2の機能構成図である。自律走行制御装置2は、第1通信インタフェース201-1、第2通信インタフェース201-2、情報取得部202、処理制御部203、管理データベース(以下、管理DB)3、処理データベース(以下、処理DB)4、および地図データベース(以下、地図DB)5を有する。処理制御部203は、記憶部235を備える共通部231、第1プロセッサコア232-1、第2プロセッサコア232-2、論理回路233、および内部バス234を有する。以下では、第1通信インタフェース201-1、第2通信インタフェース201-2をまとめて、「通信インタフェース201」と呼ぶ。また、第1プロセッサコア232-1、第2プロセッサコア232-2をまとめて、「プロセッサコア232」と呼ぶ。
図4は、処理制御部203の構成例を示す図である。図4(a)は、プロセッサコア232が論理回路233全体を活用して非冗長な並列処理を実施する構成例を示す図である。図4(b)は、プロセッサコア232の各コアが分割された論理回路233を個別に活用して冗長処理を実施する構成例を示す図である。図4(a)に示す構成では冗長処理は行わないので、図4(b)に示す構成との対比では図4(a)に示す構成は非冗長処理を実施する構成と言える。そのため以下では、図4(a)に示す構成を「非冗長処理構成」と呼び、図4(b)に示す構成を「冗長処理構成」と呼ぶ。本実施の形態では、処理制御部203において、非冗長処理向けや冗長処理向けとして、プロセッサコア232、または、プロセッサコア232および論理回路233の機能部の構成を切り替える。
図5は、周辺認知処理、行動予測処理、および軌道計画処理の関係を示す図である。図5(a)は、時刻Tにおける自車周辺地図51の例を示す図である。図5(b)は、時刻Tに演算される、時刻T+1における自車周辺予測地図52の例を示す図である。
図6は、管理DB3の一例を示す図である。管理DB3は、複数のレコードを有するデータベースである。管理DB3に格納される情報は、あらかじめオペレータなどにより作成される。管理DB3は、共通部231を経由して処理制御部203によって参照される。管理DB3の各レコードには、処理制御部203が実行する処理の名称、処理に応じた処理制御部203の処理構成、プロセッサコア232が実行するプログラムデータ、および論理回路233上に構成する回路データの情報が格納される。
図7は、処理制御部203の動作概要を示すフローチャートである。処理制御部203は、所定の処理周期、たとえば100ミリ秒ごとに情報取得部202から情報を取得して、図7に示す処理を実行する。すなわち図7に示す処理はある1処理周期において実行される処理であり、実際には図7に示す処理が繰り返し実行される。
図8は、処理制御部203の動作詳細を示すシーケンス図である。図8では、管理DB3が図6に示したものである場合における、共通部231、プロセッサコア232、および、論理回路233の動作を示している。図8では図示上部から下部に向かって時間が経過している。説明の便宜のために、図8の右端に示すように時間帯を示すQ1~Q12を用いる。「Q」の後ろに続く数字が大きいほど後の時間帯を表している。ただしそれぞれの時間帯の長さは同一でなくてもよい。
(1)電子制御装置である自律走行制御装置2は、処理制御部203と情報取得部202とを備える。情報取得部202は、外界の情報を収集して処理制御部203に転送する。処理制御部203は、第1プロセッサコア232-1と第2プロセッサコア232-2と記憶部235とを備える。処理制御部203は、図4(a)に示すように第1プロセッサコア232-1と第2プロセッサコア232-2とを用いて非冗長処理を実行する非冗長処理構成による演算処理と、図4(b)に示すように第1プロセッサコア232-1と第2プロセッサコア232-2を用いて冗長処理を実行する冗長処理構成による演算処理と、を実行する。処理制御部203は、非冗長処理構成による演算処理の結果を記憶部235に格納し、冗長処理構成による演算処理、すなわち判定処理によって、記憶部235に格納した結果を用いた演算処理を第1プロセッサコア232-1と第2プロセッサコア232-2との双方で個別に行い、第1プロセッサコア232-1による演算結果と第2プロセッサコア232-2による演算結果とに基づいて非冗長処理構成による演算処理結果に対する判定を行う。そのため、非冗長処理構成と冗長処理構成を適宜切り替えることにより、冗長構成による判定を低コストに実現できる。
上述した第1の実施の形態では、処理制御部203は、判定処理においてのみ冗長処理を実施する処理構成Bとしたが、他の周辺認知処理や行動予測処理、軌道計画処理を処理構成Bとしてもよい。たとえば管理DB3を書き換えて、非冗長処理を実施する処理構成Aとしても、非冗長処理による高速化の効果が小さい場合や、処理構成の変更に時間を要する場合が考えられる。
図9は、変形例1における管理データベース3の一例を示す図である。すなわち図9は、上述した第1の実施の形態における図6に対応する。図9では、図6と比較し、行動予測処理における処理構成602が、処理構成Aか処理構成Bかという点が異なる。図9では、行動予測処理における処理構成602は処理構成Bである。
図10は、変形例1における処理制御部203の動作詳細を示すシーケンス図である。すなわち図10は、上述した第1の実施の形態における図8に対応する。図10では、行動予測処理における処理構成602は処理構成Bである。時間帯Q1~Q4、Q7~Q12における処理は図8と同様なので説明を省略する。時間帯Q4において、プロセッサコア232、および論理回路233は、次の行動予測処理を実施するために、処理構成Bを維持し、処理DB4から取得したプログラムデータや回路データを行動予測処理用にそれぞれ変更する。
上述した第1の実施の形態では、処理制御部203は、2つのプロセッサコア232を所定の処理の演算に使用したが、3つ以上のプロセッサコアを演算に使用してもよい。
図11は、変形例2における処理制御部1203の構成例を示す図である。本変形例では処理制御部1203は、第1プロセッサコア1232-1、第2プロセッサコア1232-2、および第3プロセッサコア1232-3の3つのプロセッサコアを備える。以下では、第1プロセッサコア1232-1、第2プロセッサコア1232-2、および第3プロセッサコア1232-3をまとめて、「プロセッサコア1232」と呼ぶ。
(5)処理制御部203は、第3プロセッサコア232-3を備え、判定は、第3プロセッサにおいて実行される。
上述した第1の実施の形態では、図4に示すように、共通部231をプロセッサコア232と分離して記載した。しかし、第1プロセッサコア232-1または第2プロセッサコア232-2により共通部231が実現されてもよいし、自律走行制御装置2に内蔵される不図示の他のプロセッサコアにより実現されてもよい。
上述した第1の実施の形態では、判定処理において前回の処理周期における自車周辺物体の予測位置と、現在の処理周期における自車周辺物体の認知結果とを比較した。しかし両者を比較する代わりにそれぞれを基準値と比較してもよいし、いずれか一方のみを基準値と比較してもよい。この場合はたとえば、ROM22にあらかじめ定性的または定量的な整合性ルールを格納しておく。そして判定処理では、前回の処理周期における自車周辺物体の予測位置と前述の整合性ルールとを比較することで、前回の処理周期における自車周辺物体の予測位置の異常を検出する。また判定処理ではさらに、現在の処理周期における自車周辺物体の認知結果と前述の整合性ルールとを比較することで、現在の処理周期における自車周辺物体の認知結果の異常を検出する。
上述した第1の実施の形態では、判定処理において異常の有無を判断した。しかし判定処理では異常の有無の判断までは行わず、異常の程度を判断してもよい。この場合はたとえば図7のステップS706において、第1処理構成B242-1および第2処理構成B242-2は、異常の程度を複数の段階で評価してもよいし、異常の可能性の有無のみを判断してもよい。またこの場合に共通部231は、図7のステップS707において、第1処理構成B242-1および第2処理構成B242-2が判定する異常の程度が同一である場合にステップS707を否定判断してステップS708に進み、両者が判定する異常の程度が同一でない場合に肯定判断して図7に示す処理を終了する。
処理制御部203は、論理回路233をアクセラレータとして使用しなくてもよい。この場合は自律走行制御装置2は、論理回路26を備えなくてもよい。この場合には、管理DB3には論理回路604のフィールドが含まれなくてもよい。
上述した第1の実施の形態では、非冗長処理構成は図4(a)に示す第1非冗長処理構成として説明した。しかし非冗長処理構成を、第1回路構成B252-1がカメラの出力を処理し、第2回路構成B252-2がレーザの出力を処理するような、第2冗長処理構成としてもよい。
図8に示すシーケンス図では、冗長処理である第1判定処理演算と第2判定処理演算とが略同時に実行されるように記載されている。しかし冗長処理は厳密な同時や略同時に実行されなくてもよく、プロセッサコア毎の処理時間や処理タイミングが異なってもよい。換言すると、第1処理構成B242-1および第2処理構成B242-2の処理時間や処理タイミングが異なっていても冗長処理として扱ってもよい。
図12を参照して、電子制御装置である自律走行制御装置の第2の実施の形態を説明する。以下の説明では、第1の実施の形態と同じ構成要素には同じ符号を付して相違点を主に説明する。特に説明しない点については、第1の実施の形態と同じである。本実施の形態では、主に、処理制御部203が管理DB3を生成する点で、第1の実施の形態と異なる。
2…自律走行制御装置
3…管理データベース
4…処理データベース
100…車両
201…通信インタフェース
202…情報取得部
203…処理制御部
231…共通部
232…プロセッサコア
232-1…第1プロセッサコア
232-2…第2プロセッサコア
233…論理回路
241…処理構成A
242…処理構成B
242-1…第1処理構成B
242-2…第2処理構成B
251…回路構成A
252…回路構成B
252-1…第1回路構成B
252-2…第2回路構成B
Claims (8)
- 処理制御部と情報取得部とを備える電子制御装置であって、
前記情報取得部は、外界の情報を収集して前記処理制御部に転送し、
前記処理制御部は、第1プロセッサと第2プロセッサと記憶部とを備え、
前記処理制御部は、前記第1プロセッサと前記第2プロセッサとを用いて非冗長処理を実行する非冗長処理構成による演算処理と、前記第1プロセッサと前記第2プロセッサとを用いて冗長処理を実行する冗長処理構成による演算処理と、を実行し、
前記処理制御部は、前記非冗長処理構成による演算処理の結果を前記記憶部に格納し、前記冗長処理構成による演算処理によって、前記格納した結果を用いた前記非冗長処理構成による演算処理の結果の異常有無判定を前記第1プロセッサと前記第2プロセッサとの双方で個別に行い、前記第1プロセッサによる演算結果および前記第2プロセッサによる演算結果のいずれもが異常なしの場合に前記非冗長処理構成による演算処理に異常がないと判定し、前記第1プロセッサによる演算結果および前記第2プロセッサによる演算結果のいずれか一方でも異常ありの場合に前記非冗長処理構成による演算処理に異常があると判定する電子制御装置。 - 請求項1に記載の電子制御装置において、
前記処理制御部は、さらに再構成可能な論理回路を備え、
前記再構成可能な論理回路は、
前記非冗長処理構成において前記第1プロセッサと前記第2プロセッサとともに処理を実行し、
前記冗長処理構成において再構成により回路を第1領域と第2領域とに分割し、前記第1プロセッサと前記第1領域、および前記第2プロセッサと前記第2領域を冗長させて個別に処理を実行する電子制御装置。 - 請求項1に記載の電子制御装置において、
前記判定は、前記第1プロセッサまたは前記第2プロセッサにおいて実行される電子制御装置。 - 請求項1に記載の電子制御装置において、
前記処理制御部は、第3プロセッサを備え、
前記判定は、前記第3プロセッサにおいて実行される電子制御装置。 - 請求項1に記載の電子制御装置において、
前記処理制御部は、第3プロセッサをさらに備え、
前記処理制御部は、前記第1プロセッサと前記第2プロセッサと前記第3プロセッサとを用いて非冗長処理を実行する第3の処理構成による演算処理と、前記第1プロセッサと前記第2プロセッサと前記第3プロセッサとを冗長させて個別に処理を実行する第4の処理構成による演算処理と、を実行し、前記第3の処理構成による演算処理の結果を前記記憶部に格納し、前記第4の処理構成による演算処理によって、前記格納した結果を用いた演算処理を前記第1プロセッサと前記第2プロセッサと前記第3プロセッサのそれぞれで個別に行い、前記第1プロセッサによる演算結果と前記第2プロセッサによる演算結果と前記第3プロセッサによる演算結果とに基づいて前記第3の処理構成による演算処理結果に対する判定を行う電子制御装置。 - 請求項5に記載の電子制御装置において、
前記判定は前記第3の処理構成による演算処理の結果の異常有無の判定である電子制御装置。 - 請求項6に記載の電子制御装置において、
前記異常有無の判定は、前記第1プロセッサによる演算結果と前記第2プロセッサによる演算結果と前記第3プロセッサによる演算結果の各結果の多数決に基づく電子制御装置。 - 処理制御部と情報取得部とを備える電子制御装置が実行する制御方法であって、
前記処理制御部は、第1プロセッサと第2プロセッサと記憶部とを備え、
前記情報取得部に、外界の情報を収集して前記処理制御部に転送させることと、
前記処理制御部に、前記第1プロセッサと前記第2プロセッサとを用いて非冗長処理を実行する非冗長処理構成による演算処理と、前記第1プロセッサと前記第2プロセッサとを用いて冗長させて個別に処理を実行する冗長処理構成による演算処理と、を実行させることと、
前記処理制御部に、前記非冗長処理構成による演算処理の結果を前記記憶部に格納させ、前記冗長処理構成による演算処理によって、前記格納した結果を用いた前記非冗長処理構成による演算処理の結果の異常有無判定を前記第1プロセッサと前記第2プロセッサとの双方で個別に行わせ、前記第1プロセッサによる演算結果および前記第2プロセッサによる演算結果のいずれもが異常なしの場合に前記非冗長処理構成による演算処理に異常がないと判定し、前記第1プロセッサによる演算結果および前記第2プロセッサによる演算結果のいずれか一方でも異常ありの場合に前記非冗長処理構成による演算処理に異常があると判定させることとを含む、制御方法。
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