JPH05324396A

JPH05324396A - プログラム走行履歴記録方式

Info

Publication number: JPH05324396A
Application number: JP4126417A
Authority: JP
Inventors: Yutaka Namito; 裕波戸; Etsuji Kuraya; 悦治倉矢
Original assignee: Fujitsu Ltd; Nippon Telegraph and Telephone Corp
Current assignee: Fujitsu Ltd; Nippon Telegraph and Telephone Corp
Priority date: 1992-05-19
Filing date: 1992-05-19
Publication date: 1993-12-07

Abstract

(57)【要約】【目的】本発明はプログラムの実行状況をハードウエ
ア的にトレースするプログラム走行履歴記録方式に関
し、トレースを複数回実施して、障害発生毎にプログラ
ムの実行状況を記憶することにより、障害が複数回連続
して発生した場合でも、複合的な障害原因の究明を可能
とすることを目的としている。【構成】トレースメモリ１１の記憶容量を、そのアド
レス方向に複数のバンクＢ１，Ｂ２，・・・，Ｂｎに分
割し、プロセッサバス１上に現れたデータを所定のバン
クに書き込み中、障害発生を検出すると、その障害検出
毎に、書き込み中のバンク内の残りの記憶エリアを飛び
越して次のバンクへの書き込みを行い、すべてのバンク
への書き込みを終了後、データ書き込みを終了する構成
とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子交換機やコンピュ
ータなどのプログラムの実行状況を、ハードウエア的に
トレースし、そのトレース結果を装置内のメモリに記憶
して、故障発生時にメモリに記憶されているプログラム
の実行履歴を調べることにより故障原因の究明を行うプ
ログラム実行履歴記録方式に関する。

【０００２】

【従来の技術】近年の電子交換機やコンピュータは、大
規模ＬＳＩの採用によるハードウエアの複雑化あるいは
多様なサービスを提供するためのソフトウエアの膨大化
により、一旦故障が発生すると、その原因究明に時間が
かかることが多く、また故障から復旧までに長時間必要
となる傾向にある。

【０００３】このため、ハードウエアの面からソフトウ
エアの動きをトレースし、故障発生時に直ちにそのトレ
ース内容を解析して、障害の早期回復を図る必要があ
る。従来上記したようなハードウエアによってソフトウ
エア（プログラム）の動きをトレースする方式の実用化
は少なく、仮りにあるとしても、従来方式は、障害（Em
ergency,以下ＥＭＡと略称する）によって生ずる一度の
トリガでトレースを終了する方式であった。

【０００４】図６は従来方式を説明するためのシステム
構成図である。同図において、１はプロセッサバスで、
このプロセッサバス１には、ある１つのプロセッサとし
て、メインメモリ２、ＣＰＵ３、入出力（Ｉ／Ｏ）装置
４などの他にプログラムの実行状況をトレースするプロ
グラム走行履歴記録装置（以下トレーサという）５が接
続されている。上記プロセッサバス１はバックボード６
（プリント基板）上に設けられており、また、上記メイ
ンメモリ２、ＣＰＵ３、Ｉ／Ｏ装置４、トレーサ５はそ
れぞれのパッケージとして構成され、上記バックボード
６のプロセッサバス１にコネクタなどで接続されるよう
になっている。そして、このプロセッサバス１には、バ
スカプラなどを介して他のプロセッサ（図示せず）も接
続されている場合もある。

【０００５】このような構成において、上記ＣＰＵ３は
メインメモリ２に格納されたプログラムに基づいて所定
の処理を行うが、このとき、トレーサ５は、プロセッサ
バス１上の処理アドレス及びデータをモニタし、それを
自己のトレースメモリ（ここで図示せず）に書き込んで
行く。そしてＥＭＡを検出するとその時点でトレースを
終了する。

【０００６】

【発明が解決しようとする課題】このように従来方式で
は、一度のＥＭＡ検出でトレースを終了していた。しか
しながら、電子交換機のように、障害の発生した際、予
備系に自動的に切り替えて、処理を継続するシステムで
は、予備系への切り替えでも引き続きＥＭＡが発生する
場合が考えられ、１回のＥＭＡ検出でトレースを終了す
る方式では問題があった。

【０００７】本発明は、ＥＭＡが複数回連続して発生し
た場合でも、各々のＥＭＡ発生時点でのプログラムの動
きを記録し、複合的なＥＭＡ原因の究明を短時間にかつ
適確に行えるプログラム走行履歴記録方式を目的として
いる。

【０００８】

【課題を解決するための手段】図１は本発明原理を説明
する図であり、システムの構成としては、前記従来方式
の説明の際に参照した図６とほぼ同様であるので、同一
部分には同一符号を付してある。すなわち図１におい
て、１はプロセッサバスで、このプロセッサバス１には
メインメモリ２、ＣＰＵ３、Ｉ／Ｏ装置４などが接続さ
れ、さらにこの発明によるトレーサ１０が接続されてい
る。

【０００９】上記トレーサ１０にはトレースメモリ１１
が設けられている。このトレースメモリ１１は、その全
体の記憶容量がアドレス方向に複数のバンクＢ₁，
Ｂ₂，・・・，Ｂ_nに分割されている。

【００１０】

【作用】このような構成において、ＣＰＵ３がメインメ
モリ２に格納されたプログラムに基づいて処理を行う
と、トレーサ１０はプロセッサバス１上に出現する上記
プログラムのアドレスを自己のトレースメモリ１１に書
き込んで行く。

【００１１】このアドレスの書き込みは、通常時は、ト
レースメモリ１１のバンクＢ１内にサイクリックに上書
きをしながら書き込んでいく。この書き込み中にＥＭＡ
が発生し、ＥＭＡが検出されると、その時点でバンクＢ
１への書き込みを中止し、次のバンクＢ２への書き込み
を開始する。そして上記同様、プロセッサバス１上に現
れるアドレスをバンクＢ２にサイクリックに上書きしな
がら書き込んで行く。ここでまたＥＭＡが発生すれば、
バンクＢ２への書き込みを中止して次のバンクＢ３への
書き込みを開始する。

【００１２】このようにして、所定のバンクへのアドレ
スの書き込み中にＥＭＡが発生すると、その時点でその
バンクへの書き込みを中止して、残りの記憶エリアをジ
ャンプして次のバンクへの書き込みを開始する。このよ
うに、ＥＭＡが発生したとき、そのバンクの残りの記憶
エリアをジャンプして次のバンクに移るのは、ＥＭＡの
発生する直前までの書き込み内容を消去せずに残すため
である。すなわち、たとえばバンクＢ１への書き込みを
行う場合、バンクＢ１内の最初のアドレスから順に最終
アドレスまで書き込んで行って、再び最初のアドレスか
ら書き込みをした時点で、ＥＭＡが発生したとすると、
その時点で書き込みを中止したとしても、次の書き込み
をバンクＢ１の続きのアドレスから書き込んでしまう
と、ＥＭＡが発生する直前までの書き込まれた情報が消
去されてしまうからである。これを防止するためにＥＭ
Ａが発生した時点でそのバンクへの書き込みを中止し
て、書き込まれた情報の履歴を残した状態とするため、
ジャンプして次のバンクに書き込みを移している。

【００１３】以上のようにして、トレースメモリ１１の
各バンクＢ１，Ｂ２，・・・，Ｂｎへの書き込みが終了
したあと、パソコンなどを接続して、このトレースメモ
リの内容を読み出して、それを解析することにより、プ
ログラムの動きを知ることができ、障害原因などを究明
することができる。

【００１４】このように本発明では、プログラムの実行
状況をトレースする際、障害が発生する毎にその障害発
生直前までの履歴を残すことができ、複合的な装置故障
の原因究明に有効なデータを得ることができる。

【００１５】

【実施例】図２はこの発明を実現するための実施例の構
成図であり、図１と同一部分には同一符号を付してあ
る。図２において、トレーサ１０は、バスインタフェー
ス部１２、ＥＭＡ検出回路１３、外部インタフェース部
１４、メモリ制御回路１５、前記したトレースメモリ１
１から構成されている。また、１６は上記外部インタフ
ェース部１４に接続されて、トレースメモリ１１の内容
を表示するパソコンなどの外部表示装置である。

【００１６】プロセッサバス１にはトレースメモリ１１
の他に、前記したように、プログラムなどが記憶されて
いるメインメモリ２、ＣＰＵ３、Ｉ／Ｏ装置４などが接
続されており（この図３ではこれらは図示されていな
い）、ＣＰＵ３がメインメモリ２に格納されているプロ
グラムを逐一読み出して実行するとき、このプロセッサ
バス１上には、そのアドレス／データ情報が存在する。
また、Ｉ／Ｏ装置４からのＣＰＵ３へのデータやコマン
ドもプロセッサバス１上に現れる。

【００１７】上記バスインタフェース部１２は、上記プ
ロセッサバス１を常時モニタし、アドレスを取り込むも
のであるが、実際には、プロセッサバス１上のアドレス
ストローブ信号（ＡＤＳ）を検出することによりこの
ＡＤＳに同期してアドレスを取り込むものである。そし
て、プロセッサバス１上のアドレスを取り込むと、メモ
リ制御回路１５を起動して、そのアドレスがトレースメ
モリ１１の所定のバンクに書き込まれるようになってい
る。

【００１８】ＥＭＡ検出回路１３は、自己プロセッサ内
で発生したＥＭＡ（これを内部ＥＭＡという）による内
部ＥＭＡ検出信号と、他のプロセッサで発生したＥＭＡ
（これを外部ＥＭＡという）による外部ＥＭＡ検出信号
とを取り込んで、その論理和をとって出力するものであ
る。この内部ＥＭＡ検出信号または外部ＥＭＡ検出信号
によりメモリ制御回路１５は、トレースメモリ１１への
アドレス書き込み動作を制御する。なお、上記外部ＥＭ
Ａ検出信号は専用のラインＬにより、自己プロセッサ以
外の他のプロセッサから送られてくる。

【００１９】また、トレースメモリ１１は図３に示すよ
うに、この実施例では、256KW ×28bit の容量とし、そ
れをアドレス方向に４つに分割して、64KW×28bit の４
つのバンクＢ₁，Ｂ₂，Ｂ₃，Ｂ₄に分けて使用する。
このトレースメモリ１１の詳細については後述するが、
概略的な動作としては、前記本発明原理で説明したよう
に、通常は、プロセッサバス１上のアドレス情報をバン
クＢ１の最初のアドレスから最終アドレスまでの間でサ
イクリックに上書きしながら順次書き込んで行き、ＥＭ
Ａが発生すると、その時点で書き込みを中止して、残り
の記憶エリアをジャンプして次のバンクＢ２に書き込み
を移すという動作を行う。

【００２０】このようにして、トレースメモリ１１の４
つのバンクＢ１〜Ｂ４への書き込みが終了すると、パソ
コンなどの外部表示装置１６を接続して外部インタフェ
ース部１４により、トレースメモリ１１の内容を読み出
してディスプレイ画面上に表示する。これを解析するこ
とにより、プログラムの動きを知ることができ、障害原
因の究明を行うことができる。

【００２１】次に上記した動作を図４のフローチャート
を参照しながらさらに説明する。まず、バスインタフェ
ース部１２はプロセッサバス１をモニタし、ＡＤＳ信号
を検出（処理Ｓ１）し、種々の動作を行うためのタイミ
ングＴ０，Ｔ１，・・・を作る。そして装置の初期設定
を行う（処理Ｓ２）が、この初期設定はタイミングＴ０
からＴ１の間に行われる。次に、タイミングＴ２でアド
レス情報を内部に取り込み（処理Ｓ３）、同じタイミン
グでこのアクセスが命令フェッチ（Ｉ−Ｆ）なのか、ジ
ャンプ成立直後の命令フェッチ（ＪＩ−Ｆ）なのか、そ
れ以外なのかの判定を行う（処理Ｓ４）。この判定はプ
ロセッサバス１上のプロセッサステータス信号により行
う。

【００２２】命令フェッチ（Ｉ−Ｆ）である場合は、ト
レースメモリ１１の所定のバンクにＴ６のタイミングで
上書きしながら順次書き込んで行く（処理Ｓ５）が、プ
ログラムの軌跡を追う場合、ジャンプ元アドレスからそ
の軌跡を追うのが一般的である。したがって、ジャンプ
成立直後の命令フェッチ（ＪＩ−Ｆ）を実行すると、こ
の場合、Ｔ４のタイミングでトレースメモリ１１のアド
レスを指示するアドレスカウンタの値を＋１し（処理Ｓ
６）、その＋１をしたアドレスでＴ６のタイミングでト
レースメモリ１１に書き込む（処理Ｓ７）。たとえば、
アドレスカウンタの値が１００番地，ジャンプアドレス
が２００番地，・・・の場合、１００番地のアドレスに
＋１をして１０１番地とし、２００番地のジャンプアド
レスをトレースメモリ１１に書き込む。そしてこの状態
で通常の命令フェッチが出されれば、その命令を２００
番地，２０１番地，２０２番地，・・・というように上
書きをして書き込んで行く。

【００２３】このように、ジャンプ命令があると、アド
レスカウンタを＋１してデータ（実行アドレス）を書き
込んで行き、ジャンプ命令がないときは同じアドレスに
データを上書きをして行く。したがって、この処理ルー
プを繰り返すことにより、、ジャンプ命令のアドレスだ
けがトレースメモリ１１に履歴として残されて行くこと
になる。

【００２４】また、上記Ｉ−ＦかＪＩ−Ｆかその他の判
定処理（処理Ｓ４）と同じタイミング（Ｔ２）にて、ア
ドレス情報の取り込み（処理Ｓ３）が行われ、この取り
込んだ時ＥＭＡコマンドが検出されると（処理Ｓ８）、
ＥＭＡフリップフロップをセットする（処理Ｓ９）。こ
のとき、外部ＥＭＡ検出処理（処理Ｓ１０）による外部
ＥＭＡ検出信号と内部ＥＭＡ検出信号のオアがとられ
て、これらのＥＭＡ検出信号の少なくとも一方でＥＭＡ
フリップフロップをセットする（処理Ｓ９）。尚、内部
でＥＭＡ検出がなされた場合には、外部に対してＥＭＡ
コマンドを出力する。

【００２５】そして、あるタイミングを取って（処理Ｓ
１１）、トレースメモリ１１のアドレスカウンタをタイ
ミングＥＴ１で＋１して（処理Ｓ１２）、ＥＭＡ発生ビ
ットをそのカウント値で指示するアドレスのトレースメ
モリ１１に書き込む（処理Ｓ１３）。この書き込みはト
レースメモリ１１のバンク内のどのアドレスでＥＭＡが
発生したかを知るために行う。尚、たとえばＣＰＵアド
レスが１６ビット等の時にはその上位８ビットに各種の
ステータス情報を設けることができる。

【００２６】そして、次にＥＭＡカウンタを＋１して
（処理Ｓ１４）、トレースメモリ１１の次のバンクに書
き込みを移す。このＥＭＡカウンタに＋１をする操作
は、具体的には、トレースメモリ１１のアドレスカウン
タの上位２ビットを用いて行う。たとえば、上位２ビッ
トが「００」の場合はバンクＢ１、上位２ビットが「０
１」の場合はバンクＢ２、同様に「１０」の場合はバン
クＢ３、「１１」の場合はバンクＢ４へ書き込みを行う
というような制御を行う。尚、アドレスカウンタの上位
２ビットとそれ以下のビットとは切り離されており、上
位２ビットは処理Ｓ１４で歩進し、下位は処理Ｓ６で歩
進する。下位ビットの歩進は順次なされ、最大値となっ
た後の最初の歩進で０より再度開始する。

【００２７】このようにして、ＥＭＡの発生する毎にバ
ンクＢ１からＢ２へ、Ｂ２からＢ３へと、書き込みのバ
ンクを移して４つ目のＥＭＡにより、トリが発生とみな
し（処理Ｓ１５）、トレースを停止する。

【００２８】ところで上記トレースメモリ１１は図３の
ような内容となっている。以下同図によりこのトレース
メモリ１１の内容について説明する。このトレースメモ
リ１１の全容量は前記したように256KW ×28bit であ
り、これをアドレス方向に64KWずつ４つのバンクＢ１〜
Ｂ４に分割し、ビット方向は、＃００〜＃２３の２４ビ
ットがアドレス情報エリアＡＤＥ、＃２４〜＃２７の４
ビットがフラグエリアＦＲＥとなっている。

【００２９】上記アドレス情報エリアＡＤＥには、ジャ
ンプ元アドレス情報が書き込まれている。そして、第１
のバンクＢ１は１回目のＥＭＡ以前のトレースの内容、
第２のバンクＢ２は２回目のＥＭＡ以前のトレースの内
容、第３のバンクＢ３は３回目のＥＭＡ以前のトレース
の内容、第４のバンクＢ４は４回目のＥＭＡ以前のトレ
ース内容を示す。

【００３０】また、フラグエリアＦＲＥのうち、＃２４
に対応するビット（２５ビット目）は、有効フラグ、＃
２５に対応するビット（２６ビット目）は２Wordフラグ
（略して、２Ｗフラグという）、＃２６に対応するビッ
ト（２７ビット目）は内部ＥＭＡフラグ、＃２７に対応
するビット（２８ビット目）は外部ＥＭＡフラグを示し
ている。

【００３１】上記有効フラグは、そのフラグが“１”の
とき対応するアドレス情報が有効であることを示してい
る。また２Ｗフラグは、この２Ｗフラグに“１”が立っ
ているとき、その直前のアドレス情報はそれを＋１した
アドレスが真のジャンプ元アドレスであることを示して
いる。つまり、図３において、第２のバンクＢ２の２Ｗ
フラグに“１”が立っていたとすると、第１のバンクの
アドレス情報（＃００〜＃２３）に＋１したアドレス値
が真のジャンプ元アドレスであることを示している。こ
れは、２Ｗフェッチ機能（１つのアドレスアクセスで２
つのアドレス情報を取り出す機能）によるものに対応さ
せるためのものである。たとえば、ＣＰＵ３からの１つ
のアドレス要求に対して、メインメモリ２の１００番地
と１０１番地のアドレス情報が取り出され、１００番地
は単なるロード命令、１０１番地がジャンプ命令であっ
たとすると、プロセッサバス１上には１００番地のアド
レス情報しか出現しないが、実際にはプロセッサステー
タスにより１０１番地のアドレス情報も検出できる。

【００３２】したがって、２Ｗフラグに“１”が立って
いないときは、アドレス情報エリアＡＤＥのアドレス情
報はそのままそれをジャンプ元アドレスとして使用し、
また２Ｗフラグに“１”が立っているときは、その
“１”の立っている１つ前のアドレス情報エリアＡＤＥ
に書き込まれているアドレス情報は、そのアドレス情報
に＋１をしたアドレス値が真のジャンプ元アドレスであ
ることを示している。つまり、２Ｗフラグに“１”の立
っている１つ前のアドレス情報エリアＡＤＥのアドレス
値が１００番地であるとすると、それに＋１した１０１
番地のアドレス情報が真のジャンプ元アドレスであるこ
とを示している。

【００３３】また、内部ＥＭＡフラグが“１”のときは
内部ＥＭＡ発生ポイントを示し、外部ＥＭＡフラグが
“１”のときは外部ＥＭＡ発生ポイントを示している。
トレースメモリ１１をこのような構成にすることによ
り、パソコンなど外部表示部１６を外部インタフェース
部１４に接続して、トレース内容を画面表示して調べる
際、有効フラグにより意味のない無効データを排除で
き、また２Ｗフラグにより上記したように２Ｗフェッチ
の場合、真のジャンプ元アドレスを容易に知ることがで
き、また、内部・外部ＥＭＡフラグにより、そのＥＭＡ
フラグの立っている直前からさかのぼってジャンプ元ア
ドレス情報を解析することができる。

【００３４】次に図５によりトレースメモリ１１への具
体的な書き込み例を説明する。まず、ロード命令だけの
命令フェッチ（Ｉフェッチ）の場合は、アドレス情報エ
リアＡＤＥにＩフェッチアドレス情報が書き込まれるだ
けで、フラグエリアＦＲＥには何も書き込まれない（同
図（ａ））。また、ジャンプ成立直後の命令フェッチ
（ＪＩフェッチ）の場合は、アドレス情報エリアＡＤＥ
には、ＪＩフェッチアドレス情報が書き込まれ、フラグ
エリアＦＲＥにはそのアドレス情報が有効であることを
示す有効フラグ（＃２４に対応するビット）に“１”が
立つ（同図（ｂ））。２Ｗ目実行によるＪＩフェッチの
場合は、アドレス情報エリアＡＤＥにＪＩフェッチアド
レス情報が書き込まれ、さらにフラグエリアＦＲＥの有
効フラグと２Ｗフラグ（＃２５に対応するビット）にそ
れぞれ“１”が立つ（同図（ｃ））。また、内部ＥＭＡ
の場合は、有効フラグとフラグエリアＦＲＥの内部ＥＭ
Ａフラグ（＃２６に対応するビット）に“１”が立ち
（同図（ｄ））、外部ＥＭＡの場合は、有効フラグと外
部ＥＭＡ（＃２７に対応するビット）に“１”が立つ
（同図（ｅ））。

【００３５】また、メモリクリアという機能は、フラグ
エリア（＃２４〜＃２７）をクリアする機能であり（同
図（ｆ））、さらにメモリクリア（スイッチ）は、この
プログラム実行履歴記憶装置の機能が正常に動作してい
るか否かをデバッグするもので、通常、スイッチを押す
ことによりクリアされるが、スイッチをデバッグモード
に切り換えることにより、＃２４〜＃２７にトレースメ
モリ１１のアドレスの下位と同じ値が入っていく。たと
えばトレースメモリ１１のアドレス０番地には０、１番
地には１というような値が入って行く。したがって、こ
れをパソコンで読み取ることにより、機能が正常に動作
しているか否かを知ることができる。

【００３６】上記したようにこの実施例では、プロセッ
サバス上のアドレス情報をモニタし、所定のタイミング
でアドレス情報を取り込むと同時に、単なる命令フェッ
チであるかジャンプ成立直後の命令フェッチであるかそ
の他であるかを判定する。そして、取り込んだアドレス
情報からＥＭＡ検出を行うと、トレースメモリ１１のア
ドレスカウンタを＋１してそれをトレースメモリ１１に
書き込んだのち、ＥＭＡカウンタを＋１して、トレース
メモリ１１のバンクを次に移して、この移ったバンクに
書き込みを行い、４回のＥＭＡ検出でトリガと判定して
トレースを停止するようにしている。また、他のプロセ
ッサからのＥＭＡ信号を検出して同様の処理を行うよう
にしている。

【００３７】一方、上記アドレス情報の取り込みと同じ
タイミングでジャンプ成立直後の命令フェッチ（ＪＩ−
Ｆ）を行う。つまり、ジャンプ命令があると、トレース
メモリ１１のアドレスカウンタを＋１して、その＋１し
たアドレスをトレースメモリ１１に書き込むという動作
を、ジャンプ命令の発生毎に繰り返す。これにより、ト
レースメモリ１１にはジャンプ命令のあったアドレスだ
けを履歴として残すことができる。これに対応して、上
記ＥＭＡ検出時もトレースメモリ１１のアドレスカウン
タを＋１し、そのアドレス値をそのアドレスで指示され
る位置に格納している。これにより、このメモリアドレ
ス１１の内容をパソコンなどに取り込み、それを画面上
に表示することにより、プログラムの走行上における解
析を適確に行うことができる。

【００３８】なお、上記実施例ではトレースメモリ１１
を４つのバンクに分割した例を示したが、これは４つに
限られるものでないことは勿論であり、トレース対象装
置の特性に合わせて、実装上の制約を考慮した範囲で任
意に設定すれば良い。

【００３９】

【発明の効果】本発明によれば、プログラムの実行状況
をハードウエア的にトレースして、そのトレースした内
容をトレースメモリに記憶させてプログラムの実行状況
を解析する装置において、上記トレースメモリの容量を
アドレス方向に複数のバンクに分割し、プログラム処理
における障害発生時に、その障害を検出する毎に次のバ
ンクにジャンプして、データ書き込みを行うよう制御す
るとともに、上記トレースメモリにはジャンプ時のデー
タを記録として残すようにしたので、障害が連続して発
生した場合、複数回の連続した障害発生記録をとること
ができる。これにより複合的な装置障害の原因解析を行
うための有効なデータを得ることができ、障害原因を短
時間で究明することが可能となる。

【図面の簡単な説明】

【図１】本発明の原理を説明する構成図である。

【図２】本発明のプログラム走行軌跡記録装置の実施例
を示す構成図である。

【図３】図２におけるトレースメモリの内容を示す図で
ある。

【図４】同実施例の動作を説明するフローチャートであ
る。

【図５】図３で示したトレースメモリへの具体的な書き
込み例を示す図である。

【図６】従来のトレース方式を説明するシステム構成図
である。

【符号の説明】

１プロセッサバス２メインメモリ３ＣＰＵ４Ｉ／Ｏ装置１０トレーサ１１トレースメモリ

Claims

【特許請求の範囲】

【請求項１】プロセッサバス（１）上に現れるデータ
をトレースして、トレースメモリ（１１）に記憶し、こ
のトレースメモリに記憶された内容からプログラム実行
状況を解析するプログラム走行履歴記録方式において、上記トレースメモリ（１１）の記憶容量を、そのアドレ
ス方向に複数のバンク（Ｂ₁，Ｂ₂，・・・，Ｂ_n）に
分割し、上記プロセッサバス（１）上に現れたデータを
所定のバンクに書き込み中、障害発生を検出すると、そ
の障害検出毎に、書き込み中のバンクから次のバンクへ
変更して書き込みを行い、すべてのバンクへの書き込み
終了後、データの書き込みを終了することを特徴とする
プログラム走行履歴記録方式。
【請求項２】上記プロセッサバス（１）上に現れるデ
ータのトレースメモリ（１１）への書き込みは、通常時
は、トレースメモリ（１１）の所定のバンク内にサイク
リックに上書きをして書き込みを行い、データがジャン
プ命令の時は、トレースメモリ（１１）のアドレスカウ
ンタを更新し、この更新したアドレスにデータを書き込
むようにしたことを特徴とする請求項１記載のプログラ
ム走行履歴記録方式。
【請求項３】上記障害検出時にトレースメモリ（１
１）のアドレスカウンタを更新して、その更新したアド
レスに障害発生ポイントを示すデータを書き込むことを
特徴とする請求項１記載のプログラム走行履歴記録方
式。
【請求項４】上記障害検出は、トレースメモリ（１
１）の属するプロセッサで発生する内部障害と、他のプ
ロセッサで発生する外部障害とを検出することを特徴と
する請求項１記載のプログラム走行履歴記録方式。
【請求項５】上記トレースメモリ（１１）の内容を外
部表示装置（１６）で表示し、その表示内容からプログ
ラム走行状況を解析するようにしたことを特徴とする請
求項１記載のプログラム走行履歴記録方式。