JPH02168334A - コンピュータ - Google Patents
コンピュータInfo
- Publication number
- JPH02168334A JPH02168334A JP63324215A JP32421588A JPH02168334A JP H02168334 A JPH02168334 A JP H02168334A JP 63324215 A JP63324215 A JP 63324215A JP 32421588 A JP32421588 A JP 32421588A JP H02168334 A JPH02168334 A JP H02168334A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- parity
- read
- same
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004904 shortening Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリに書き込んだデータを読み出して演算
処理を実行するコンビエータに関する。
処理を実行するコンビエータに関する。
（従来の技術）
第３図は、例えば１ＳＢＣ３８６／１００−ＭｏＩ、−
ＭＯ２，−ＭＯ４゜−ＭＯ８５ＩＮＧＬＥ ＢＯＡＲＤ
ＣＯＭＰＩＪＴＥＲＵＳＥＲ’Ｓ ＧＵＩＤＥ’（１
９８６Ｉｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎ）に基づく
シングルボードコンピュータの構成を簡略化したブロッ
ク図である。
ＭＯ２，−ＭＯ４゜−ＭＯ８５ＩＮＧＬＥ ＢＯＡＲＤ
ＣＯＭＰＩＪＴＥＲＵＳＥＲ’Ｓ ＧＵＩＤＥ’（１
９８６Ｉｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎ）に基づく
シングルボードコンピュータの構成を簡略化したブロッ
ク図である。
図中１はＣＰＵであって、ＣＰＵＩはローカルバス２を
介してメモリ３にデータを書き込み又は読み出す、パリ
ティ生成／チェンク部４は、メモリ３に書き込まれ又は
読み出されるデータに応じて付加すべきパリティビット
を生成し、読出し時に付加したパリティビットとパリテ
ィメモリ５から読み出したパリティビットとを比較して
パリティチエツクを行う、パリティメモリ５は、書込み
時に付加されたパリティビットを記憶する。
介してメモリ３にデータを書き込み又は読み出す、パリ
ティ生成／チェンク部４は、メモリ３に書き込まれ又は
読み出されるデータに応じて付加すべきパリティビット
を生成し、読出し時に付加したパリティビットとパリテ
ィメモリ５から読み出したパリティビットとを比較して
パリティチエツクを行う、パリティメモリ５は、書込み
時に付加されたパリティビットを記憶する。
次に、書込み／読出しの動作につき説明する。
演算処理に先立ち、ＣＰ Ｕ、１はメモリ３にアブリケ
ーシッンプログラム等のデータを記（、ａさせる。
ーシッンプログラム等のデータを記（、ａさせる。
その際、パリティ生成／チェンク部４は、２進コードに
変換されたデータの“１”の数を偶数又は奇数のいずれ
かにすべく、′Ｏ″又は′ｌ”のパリティビットを生成
し、パリティメモＩ７５は、このパリティビットを記憶
する。
変換されたデータの“１”の数を偶数又は奇数のいずれ
かにすべく、′Ｏ″又は′ｌ”のパリティビットを生成
し、パリティメモＩ７５は、このパリティビットを記憶
する。
ＣＰＵ１は、プログラム等のデータをメモリ３から読み
出す際、そのデータに対応するパリティビットをパリテ
ィメモリ５から読み出す、一方、パリティ生成／チエツ
ク部４は、メモリ３から読み出されたデータに応じたパ
リティビットを生成し、このパリティビットとパリティ
メモリ５から読み出されたパリティビットとを比較する
。
出す際、そのデータに対応するパリティビットをパリテ
ィメモリ５から読み出す、一方、パリティ生成／チエツ
ク部４は、メモリ３から読み出されたデータに応じたパ
リティビットを生成し、このパリティビットとパリティ
メモリ５から読み出されたパリティビットとを比較する
。
パリティビットが等しい場合、ＣＰＵＩは動作を継続す
るが、パリティビットが等しくない場合は動作を停止す
る。
るが、パリティビットが等しくない場合は動作を停止す
る。
即ち、パリティビットを付加してメモリ３の信頼性を高
めている。
めている。
従来のコンピュータは以上のように構成されているので
、メモリの信頼性を高めるために、例えば、パリティメ
モリ、パリティビット生成／チエツク部といった回路が
ハードウェアとして必要であり、装置が大型化するとい
う問題があった。
、メモリの信頼性を高めるために、例えば、パリティメ
モリ、パリティビット生成／チエツク部といった回路が
ハードウェアとして必要であり、装置が大型化するとい
う問題があった。
また、パリティビットの生成／チエツクを行うためにメ
モリへのアクセスに長時間を要するという問題があった
。
モリへのアクセスに長時間を要するという問題があった
。
本発明はこのような問題を解決するためになされたもの
であって、メモリの信頼性を高めるとともにアクセス時
間を短縮した小型のコンピュータを提供することを目的
とする。
であって、メモリの信頼性を高めるとともにアクセス時
間を短縮した小型のコンピュータを提供することを目的
とする。
本発明のコンピュータは、同一データを、異なる複数ア
ドレスに書き込む手段と、データを、書き込まれた異な
る複数アドレスから読み出す手段と、読み出した複数の
データが同一であるか否かを判定する手段と、判定の結
果、所定数以上のデータが同一の場合のみ演算処理を実
行する手段とを備えたことを特徴とする。
ドレスに書き込む手段と、データを、書き込まれた異な
る複数アドレスから読み出す手段と、読み出した複数の
データが同一であるか否かを判定する手段と、判定の結
果、所定数以上のデータが同一の場合のみ演算処理を実
行する手段とを備えたことを特徴とする。
本発明のコンピュータは、同一データを、異なる複数ア
ドレスに書き込んでおき、これら複数の異なるアドレス
からデータを読み出し、読み出した複数のデータが同一
であるか否かを判定し、判定の結果、所定数以上のデー
タが同一の場合のみ演算処理を実行する。一方、判定の
結果、同一データが所定数に満たない場合は、処理を停
止してメモリの信頼性を高める。
ドレスに書き込んでおき、これら複数の異なるアドレス
からデータを読み出し、読み出した複数のデータが同一
であるか否かを判定し、判定の結果、所定数以上のデー
タが同一の場合のみ演算処理を実行する。一方、判定の
結果、同一データが所定数に満たない場合は、処理を停
止してメモリの信頼性を高める。
以下、本発明をその実施例を示す図面に基づき詳述する
。
。
第１図は本発明に係るコンピュータの構成を概略的に示
すブロック図である。図中ｌはＣＰＵであって、ＣＰＵ
Ｉはローカルバス２を介してメモリ３にデータを書き込
み又は読み出す。
すブロック図である。図中ｌはＣＰＵであって、ＣＰＵ
Ｉはローカルバス２を介してメモリ３にデータを書き込
み又は読み出す。
次に、書込み／読出しの動作について第２図のフローチ
ャートに基づき説明する。
ャートに基づき説明する。
ＣＰＵＩは、例えば初期化時に、１つのデータを、ロー
カルバス２を介して、メモリ３の３つの異なるアドレス
に書き込んでおく。
カルバス２を介して、メモリ３の３つの異なるアドレス
に書き込んでおく。
書き込んだデータをメモリ３から読み出す際は、データ
を書き込んであるメモリ３の異なった３つのアドレスか
らそれぞれデータを読み出して３つのデータを比較し、
比較の結果、２つ以上が一致すれば正常と判定して演算
処理を実行する。一方、１つも一致しなければ以上と判
定して動作を停止する。
を書き込んであるメモリ３の異なった３つのアドレスか
らそれぞれデータを読み出して３つのデータを比較し、
比較の結果、２つ以上が一致すれば正常と判定して演算
処理を実行する。一方、１つも一致しなければ以上と判
定して動作を停止する。
なお、本実施例では３つの内２つ以上が一致すれば正常
と判定する構成としたが、同一データを４つの異なるア
ドレスに書き込んでおき、異なるアドレスから読み出し
た４つのデータの内２つ以上が一致すれば正常と判定す
る構成としても同様の効果が得られる。
と判定する構成としたが、同一データを４つの異なるア
ドレスに書き込んでおき、異なるアドレスから読み出し
た４つのデータの内２つ以上が一致すれば正常と判定す
る構成としても同様の効果が得られる。
本発明のコンピュータは、書き込み又は読み出すデータ
にパリティビットを付与しなくてもメモリの信頼性を高
め得るため、パリティビット生成／チエツク回路、パリ
ティメモリ等のハードウェアが不要となって回路構成が
簡単になるとともに、アクセス時間が短縮するという優
れた効果を奏する。
にパリティビットを付与しなくてもメモリの信頼性を高
め得るため、パリティビット生成／チエツク回路、パリ
ティメモリ等のハードウェアが不要となって回路構成が
簡単になるとともに、アクセス時間が短縮するという優
れた効果を奏する。
第１図は本発明に係るコンピュータの構成を示すブロッ
ク図、第２図は書込み／読出しの手順を説明するフロー
チャート、第３図は従来のコンピュータの構成を示すブ
ロック図である。 ｌ・・・ＣＰＵ ２・・・ローカルバス ３・・・メモリ なお、 図中、 同一符号は同一、 又は相当部分を 示す。 代 理 人 大 （テ 増 雄 弔 図
ク図、第２図は書込み／読出しの手順を説明するフロー
チャート、第３図は従来のコンピュータの構成を示すブ
ロック図である。 ｌ・・・ＣＰＵ ２・・・ローカルバス ３・・・メモリ なお、 図中、 同一符号は同一、 又は相当部分を 示す。 代 理 人 大 （テ 増 雄 弔 図
Claims (1)
- （１）メモリに書き込んだデータを読み出して演算処理
を実行するコンピュータにおいて、 同一データを、異なる複数アドレスに書き 込む手段と、 データを、書き込まれた異なる複数アドレ スから読み出す手段と、 読み出した複数のデータが同一であるか否 かを判定する手段と、 判定の結果、所定数以上のデータが同一の 場合のみ演算処理を実行する手段と を備えたことを特徴とするコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324215A JPH02168334A (ja) | 1988-12-21 | 1988-12-21 | コンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324215A JPH02168334A (ja) | 1988-12-21 | 1988-12-21 | コンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02168334A true JPH02168334A (ja) | 1990-06-28 |
Family
ID=18163329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63324215A Pending JPH02168334A (ja) | 1988-12-21 | 1988-12-21 | コンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02168334A (ja) |
-
1988
- 1988-12-21 JP JP63324215A patent/JPH02168334A/ja active Pending
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