JPH0287398A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、記憶装置さらにはそれにおける誤り訂正機能
の改良に関し、ＲＡＭ　（ランダム・アクセス・メモ１
月ディスクに適用して有効な技術に関する。

〔従来技術〕

ダイナミックＲＡ　ＭやスタティックＲＡＭさらにはこ
れらを含むＲＡＭディスクのようなのような記憶装置に
おいては、メモリセルの高集積化に伴って顕在化される
アルファー線によるソフ（へエラー、さらには電源ノイ
ズや誘導ノイズなどの各種外乱により、経時的にデータ
が不所望に変化されることがある。このようなデータの
不所望な変化に対して記憶装置の信頼性を上げるため、
所謂ＦＣＣなどのエラー検出訂正機能を達成するための
専用ＬＳＩやエラー訂正機能を備えた記憶装置が提供さ
れている。従来のエラー検出訂正のための回路は、書き
込みデータに基づいてエラーチェックコードを生成する
回路と、エラーチェックコードに基づいて読み出しデー
タの誤りを検出して訂正する誤り検出訂正回路によりも
が成され、書き込みデータをエラーチエツクコート生成
回路に通して生成されたエラーチェックコードと書き込
みデータとを対にしてメモリ格納し、データの読み出し
に際しては読み出しデータと共にエラーチェックコード
を誤り検出訂正回路に通すことにより誤りを検出してそ
の誤りを訂正したデータを外部に読み出し可能とする。

尚、エラー検出訂正機能にいて記載された文献の例とし
ては昭和５９年１１月３０日オーム社発行のｒＬＳＩハ
ンドブック」第５２７頁がある。

〔発明が解決しようとする課題〕

しかしながら、エラー検出訂正機能はそのエラー検出訂
正論理に従い限られたビット数のエラーに対してしか対
処することができず、どのようなエラーに対してもその
誤りを修復することができるほど万能ではない。したが
って、エラー検出訂正機能を備えていても、長期間デー
タが読み出し書き込みされないまま放置されていると、
アルファー線やその他の外乱により経時的にデータ破壊
が進行して、修復不可能なまでにデータが破壊されてし
まう虞がある。

本発明の目的は、長期間データが読み出書き込みされな
いまま放置されても不所望にデータが破壊されることの
ないエラー検出訂正機能を備えた記憶装置を提供するこ
とにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、所定のタイミングで読み出したメモリセルデ
ータを誤り検出訂正回路を通してエラーチェックコード
生成回路に与え、エラーチェックコード生成回路を通っ
たデータを再び同一アドレスに書き込み制御する制御手
段を設けたものである。そして、誤り検出訂正のための
内部リード・ライト動作は外部からのアクセスがない状
態が所定期間継続した後のタイミングとすることが、外
部アクセスとの競合回避論理を簡素化する」二において
望ましく、また、外部アクセスを待たせない点において
も望ましい。

（作　用〕 上記した手段によれば、長期間データが読み出し書き込
みされないまま放置されても、記憶装置内部で自動的に
誤り検出訂正のための内部リード・ライト動作が行われ
、これによって、不所望にデータが破壊される事態の解
消を達成するものである。

〔実　施　例〕

第１図には本発明の１実施例であるＲＡＭディスクが示
される。このＲＡＭディスク１は、コンピュータシステ
ムの補助記憶装置の１つとして利用されるものであり、
特に制限されないが、１枚のボード上に形成されている
。

第１図において２はＲＡＭユニットであり１図示しない
複数個のダイナミックＲＡＭチップやスタティックＲＡ
Ｍチップが複数のメモリバンクを形成するように配設さ
れている。

第１図において３はプロセッサ４により代表的に示され
るシステム側と上記ＲＡＭユニツ１−２とのインタフェ
ース制御を行うＲＡ、　Ｍユニットコントローラである
。このＲＡＭユニットコントローラ３は、特に制限され
ないが、ＲＡＭユニット２に含まれるメモリチップもし
くはバンクの選択制御や各種タイミング制御を行うため
のアクセス制御回路５、書き込みデータに基づいてエラ
ーチェックコードを生成するエラーチェックコード生成
回路６、及び、エラーチェックコードに基づいて読み出
しデータの誤りを検出して訂正する誤り検出訂正回路７
を含む。このＲＡ　Ｍユニットコントローラ３は、プロ
セッサ４などとの間でデータを受は渡しすると共に、プ
ロセッサ４などから供給されるアドレス信号さらにはリ
ード・ライト信号Ｒ／Ｗを受は取る。プロセッサ４から
供給されるアドレス信号の一部はＲＡＭディスク１の選
択を意味するためのビットとみなされ、アクセス制御回
路はそれをデコードすることによってＲＡＭディスク１
の選択信号ＤＳを生成する。この選択信号ＤＳはＲＡＭ
ディスクユニットコントローラ３からタイマ８にもに与
えられる。また、ＲＡＭユニットコントローラ３は、Ｒ
ＡＭユニット２との間で書き込みデータや読み出しデー
タさらにはエラーチェックコードを受は渡しすると共に
、外部から与えられたアドレス信号のうちの所要ビット
を直接的なアクセスアドレス信号としてＲＡＭユニット
２に与える。

第１図において１０は、所定のタイミングで読み出した
メモリセルデータを誤り検出訂正回路を通してエラーチ
ェックコード生成回路に与え、エラーチェックコード生
成回路を通ったデータを再び同一ドレスに書き込み制御
するデータ保証回路であり、ＲＡＭディスク１の内部で
自動的に誤り検出訂正のための内部リード・ライト動作
を行わせるためのものである。このデータ保証回路１０
は、特に制限されないが、内部リード・ライト動作を制
御するためのシーケンスコントローラ１１及び内部リー
ド・ライト動作のためのアドレス信号を生成するアドレ
スカウンタ１２を含む。アドレスカウンタ１２の出力ア
ドレス信号は選択信号ＳＥＬにより選択制御されるマル
チプレクサ１３により上記ＲＡＭユニットコントローラ
３から出力されるアドレス信号とマルチプレクサされて
ＲＡＭユニット２に供給される。

シーケンス制御回路１１にはタイマ８がら出力されるト
リガ信号ＴＯが供給される。このトリガ信号ＴＧは、上
記タイマ８に与えられる選択信号ＤＳの非選択レベルが
所定期間例えばＲＡＭディスク１のアクセスタイムの複
数倍の時間だけ継続した後にアサートされる。即ち、プ
ロセッサ４がＲＡＭディスク１をアクセスしない状態が
確定したようなタイミングでそのトリガ信号ＴＧがアサ
ートされる。トリガ信号ＴＧがアサートされると、シー
ケンス制御回路１１は選択信号ｄｓをアサートしてＲＡ
Ｍユニットコントローラ３を動作可能な状態に制御する
と共にり−１〜・ライト信号ｒ／Ｗによりリート動作を
指示し、さらにアドレスカウンタに１２に２メモリサイ
クル毎のインクリメント動作を指示してマルチプレクサ
にアドレスカウンタ１２の出力アドレス信号を選択させ
る。これにより、アドレスカウンタ］２の出力値によっ
てアドレシングされたメモリセルデータが誤り検出訂正
回路７に与えられ、そのメモリセルデータの誤りがエラ
ーチェックコードに基づいて検出され、訂正可能な範囲
の誤りに対してはエラービットが訂正される。次にデー
タ保証回路１０により同一アドレスに対して書き込み動
作が指示されることにより、誤り検出訂正回路７を通っ
たデータがエラーチェックコード生成回路６に与えられ
、ここで生成されたエラーチェックコードと共にそのデ
ータが同一アドレスに再度書き込まれる。したがって、
読み出しデータに許容範囲の誤りがある場合には自動的
にその誤りが訂正され、訂正されたデータが自動的に同
一アドレスに書き込まれる。このような動作はプロセッ
サ４によるアクセス要求がない限り逐次行われるから、
プロセッサ４によって長期間データの書き込み読み出し
が行われないまま放置されていても１．？ルファー線や
その他の外乱により経時的にデータ破壊が進行して誤り
検出訂正回路７の機能では修復不可能なまでにデータが
破壊されてしまう事態を防止することができる。

第２図には上記エラーチェックコード生成回路６の一例
が示され、第３図には誤り検出訂正回路７の一例が示さ
れる。第２図及び第３図に示される構成は、４ビツトの
データとこれに基づいて形成される４ビツトのエラーチ
ェックコードを対とする（８．４）拡大ハミングコード
の符号化器及び復合化器を一例とする。

第２図に示されるエラーチェックコード生成回路６は、
４ビツトの書き込みデータビット〜ＤＷ、。

を入力し、それに基づいて符号化された４ビツトのエラ
ーチエツクピットＥＣＢ工〜ＥＣＢ４を形成する。４ビ
ツトの書き込みデータＤｗ、〜Ｄｗ４は、そのまま出力
される６本実施例に従えば、エラーチエツクピットＥＣ
Ｂ工はデータビットＤｗ、、Ｄｗ２．Ｄｗ３を入力する
加算器ＡＤＤＩによって形成され、エラーチエツクビッ
トＥＣＢ２はデータビットＤｗ、、Ｄｗ、、Ｄｗ４を入
力する加算器ＡＤＤ２によって形成され、エラーチエツ
クビットＥＣＢ５はデータビアｈＤＷ、、Ｄｗ３．Ｄｗ
４を入力する加算器ＡＤＤ３によって形成され、エラー
チエツクビットＥＣＢ４はデータビットＤｗ２．ＤＷ１
．　Ｄｗ４を入力する加算器ＡＤＤ４によって形成され
る。このエラーチェックコード生成回路６によって生成
された４ビツトのエラーチエツクピットＥＣＢ工〜ＥＣ
Ｂ４から成るエラーチェックコードは書き込みデータＤ
ｗ□〜Ｄｗ、と対を成して所定のアドレスに書き込まれ
る。

尚、上記３人力型加算器ＡＤＤｌ〜ＡＤＤ４は。

特に制限されないが、第４図に示されるように、２段の
排他的論理和回路ＥＸＯＲＩ及びＥＸＯＲ２によって構
成される。

第３図に示される誤り検出訂正回路７は、４ビツトの読
み出しデータＤｒ１〜Ｄｒ、と、これと対を成す４ビツ
トのエラーチエツクビットＥＣ８１〜ＥＣＢ４を入力し
、その４ビツトのエラーチエツクビットＥＣＢよ〜ＥＣ
Ｂ４を復号化して、４ピントの読み出しデータＤｒ、〜
Ｄｒ、に対する誤り検出及び訂正を行う。

４ビツトのエラーチエツクビットＥＣＢ工〜ＥＣＢ、に
基づく復号化は、データビットＤｒ□、Ｄｒｚ、Ｄｒ、
及びエラーチエツクビットＥＣＢ□を入力する加算器Ａ
ＤＤ５、データビットＤｒよ。

Ｄｒｚ　＋　Ｄ　ｒ　４及びエラーチエツクビットＥＣ
Ｂ２を入力する加算器ＡＤＤ６、データビットＤ　ｒｌ
。

Ｄｒ、、Ｄｒ、及びエラーチエツクビットＥＣＢ。

を入力する加算器ＡＤＤ７、及び、データビットＤｒｚ
＋　Ｄ　ｒ□、Ｄｒ４及びエラーチエツクビットＥＣＢ
、を入力する加算器ＡＤＤ８によって行われる。各加算
器ＡＤＤ５〜ＡＤＤ８の出力は、読み出しデータＤｒ工
〜Ｄｒ４に誤りがない場合にロウレベルにされる。即ち
、読み出しデータビットのレベルが書き込みレベルに一
致している場合に、言い換えるらな、アルファー線など
の外乱によってデータのレベルが不所望に反転されてい
ない場合にロウレベルにされる。なお、上記４人力加算
ＩＡＤＤ５〜ＡＤＤ８は、特に制限されないが、第５図
に示されるように、３段の排他的論理和回路ＥＸＯＲＩ
〜ＥＸＯＲ３によって構成される。

読み出しデータＤｒ工〜Ｄｒ４に対する第１の誤す検出
は、上記加算器ＡＤＤ５〜ＡＤＤ８の各出力の反転信号
を４人力とするアンドゲート回路ＡＮＤＩの出力信号（
誤り検出信号Ｅｌ）によって行う。この誤り検出信号Ｅ
１は、４ビツトの読み出しデータＤｒ工〜Ｄｒ４の何れ
にも誤りがない場合にハイレベルとされ、１つでも誤り
がある場合にはロウレベルにされる。

読み出しデータＤｒ□〜Ｄｒ４に対する第２の誤り検出
は、上記加算器ＡＤＤ５〜ＡＤＤ８の各出力を加算する
４人力加算器ＡＤＤ１３と、この加算器ＡＤＤ１３の出
力の反転信号及び上記誤り検出信号Ｅ１の反転信号を２
人力とするアンドゲート回路ＡＮＤ２によって行われる
。アンドゲート回路ＡＮＤ２から出力される誤り検出信
号Ｅ２は、その論理構成により、４ビツトの読み出しデ
ータＤｒ、〜Ｄｒ、のうち偶数個の誤りがある場合にハ
イレベルにされる。尚、上記誤り検出信号Ｅｌ。

Ｅ２はプロセッサ４に与えられる。

読み出しデータビットＤｒ工に対する誤り訂正機能は、
加算器ＡＤＤ５〜ＡＤＤ７の出力信号及び加算器ＡＤＤ
８の反転出力信号を４人力とするアントゲート回路ＡＮ
Ｄ３と、このアントゲ−１−回路ＡＮＤ３の出力信号と
データビットＤｒ工を加算する加算器ＡＤＤ９によって
行われ、この加算器ＡＤＤ９の出力が正規の読み出しデ
ータピントＤｒよとされる。例えば、データビットＤｒ
１だけに誤りがある場合、アントゲート回路ＡＮＤ３の
出力がハイレベルにされることにより、加算器ＡＤＤ９
に供給されるデータビットＤｒ工はその誤りが訂正され
てＤｒｃ工とされる。

同様に、読み出しデータビットＤｒ２に対する誤り訂正
機能は、加算器ＡＤＤ５．ＡＤＤ６．ＡＤＤ８の出力信
号と加算器ＡＤＤ７の反転出力信号を４人力とするアン
ドゲート回路ＡＮＤ４と、このアンドゲート回路ＡＮＤ
４の出力信号とデータビットＤｒ２を加算する加算器Ａ
ＤＤｌＯによって行われ、この加算器ＡＤＤ１０の出力
が正規の読み出しデータビットＤ　ｒ　ｃ２とされる。

読み出しデータビットＤｒ、に対する誤り訂正機能は、
加算器ＡＤＤ５、ＡＤＤ７．ＡＤＤ８の出力信号と加算
器ＡＤＤ６の反転出力信号を４人力とするアンドゲート
回路ＡＮＤ５と、このアンドゲート回路ＡＮＤ５の出力
信号とデータビットＤｒ、を加算する加算器ＡＤＤＩＩ
によって行われ、この加算器ＡＤＤＩＩの出力が正規の
読み出しデータビットＤｒｃ、とされる。読み出しデー
タビットＤｒ４に対する誤り訂正機能は、加算器ＡＤＤ
６〜ＡＤＤ８の出力信号と加算器ＡＤＤ５の反転出力信
号を４人力とするアンドゲート回路ＡＮＤ６と、このア
ンドゲート回路ＡＮＤ６の出力信号とデータビットＤｒ
４を加算する加算器ＡＤＤ１２によって行われ、この加
算器ＡＤＤ１２の出力が正規の読み出しデータビットＤ
ｒｃ４とされる。

尚、２人力加算器ＡＤＤ９〜ＡＤＤ１２は、特に制限さ
れないが、１つの２人力型排他的論理和回路によって構
成される。

第３図の構成に従うと、誤り検出訂正回路７は。

読み出しデータビットＤｒ工〜Ｄｒ４の読み出しに際し
て、そと対を成す４ピントのエラーチエツクビットＥＣ
Ｂ□〜ＥＣＢ、に基づいて、データビットＤｒ工〜Ｄｒ
４の内の１ビツトの誤りに対する訂正機能、さらにはそ
れらデータに対する誤りの有無及び偶数個の誤りの有無
を検出することができる。

上記実施例によれば以下の作用効果を得るものである。

（１）所定のタイミングで読み出したメモリセルデータ
を誤り検出訂正回路７を通してエラーチェックコード生
成回路６に与え、エラーチェックコード生成回路６を通
ったデータを再び同一アドレスに書き込む動作がＲＡＭ
ディスクの内部で自動的に行われるから、プロセッサ４
によって長期間データの書き込み読み出しが行われない
まま放置されていても、アルファー線やその他の外乱に
より経時的にデータ破壊が進行して誤り検出訂正回路７
の機能では修復不可能なまでにブタが破壊されてしまう
事態を防止することができる。

（２）誤り検出訂正のための内部リード・ライト動作は
プロセッサ４からのアクセスがない状態が所定期間継続
した後のタイミングで逐次開始されるようになっている
から、プロセッサ４によるＲＡＭディスクに対するアク
セスとの競合回避論理を簡素化することができると共に
、プロセッサによるアクセス要求を最優先にすることが
できるためシステム動作の邪魔になることなく上記作用
効果を得ることができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は」１記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更可能であることは言うまでもない。

例えば上記実施例ではデータ保証回路１０の制御により
読み出されたデータの誤りの有無に拘らず誤り検出訂正
回路を介して再度同一アドレスに書き込みを行うシーケ
ンスを採用したが、本発明はそれに限定されるものでは
なく、誤り検出信号を利用することにより、誤りがあ５
場合にだけ再書き込みを行うようにしてもよい。

また、内部固有のアクセスタイミングは上記実施例に限
定されず、一定期間毎に自動的に行うようにしてもよい
。但しこのときに外部アクセスがあった場合には内部固
有のアクセスを中断してそれを優先させるようにするこ
とが望ましい。

また、誤り検出訂正機能のための符号化及び復号化論理
は上記実施例で説明した拡大ハミングコートを用いる構
成に限定されず、その他の形式のハミングコードによっ
てエラーチエツクビットを付加する形式、さらにはその
他の各種符号化及び復号化方式を採用することができる
。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＲＡＭディスクに適
用した場合について説明したが、本発明はそれに限定さ
れるものではなく、その他のメモリボードや各種半導体
記憶装置にも適用することができる。本発明は、少なく
ともエラーチェックコードの生成と誤り検出訂正機能を
備えた条件のものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、所定のタイミングで読み出したメモリセルデ
ータを誤り検出訂正回路を通してエラーチェックコード
生成回路に与え、エラーチェックコード生成回路を通っ
たデータを再び同一アドレスに書き込む動作が記憶装置
の内部で自動的に行われるから、外部アクセスによって
長期間データの書き込み読み出しが行われないまま放置
されていても、アルファー線やその他の外乱により経時
的にデータ破壊が進行して誤り検出訂正回路の機能では
修復不可能なまでにデータが破壊されてしまう事態を防
止することができるという効果がある。

そして、誤り検出訂正のための内部リード・ライト動作
を、外部からのアクセスがない状態が所定期間継続した
後のタイミングで逐次開始するようにされると、内部ア
クセスと外部アクセスとの競合回避論理を簡素化するこ
とができると共に、外部からのアクセス要求を最優先に
することができるためシステム動作の邪魔になることな
く上記効果を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例であるＲＡＭディスクのブロ
ック図、 第２図はエラーチェックコード生成回路の一例を示す論
理回路図、 第３図は誤り検出訂正回路の一例を示す論理回路図、 第４図は３人力加算器の一例を示す論理図。 第５図は４人力加算器の一例を示す論理図である。 １・・ＲＡＭディスク、２・・・ＲＡＭユニット、３・
・・ＲＡＭユニットコントローラ、４・・・プロセッサ
、５・・アクセス制御回路、６・・・エラーチェッコー
ド生成回路、７・・・誤り検出訂正回路、８・・・タイ
マ、１０・・・データ保証回路、１１・・・シーケンス
コントローラ、１２・・・アドレスカウンタ。

Claims (1)

1. 【特許請求の範囲】 １、書き込みデータに基づいてエラーチェックコードを
   生成する回路と、エラーチェックコードに基づいて読み
   出しデータの誤りを検出して訂正する誤り検出訂正回路
   とを備えた記憶装置において、所定のタイミングで読み
   出したメモリセルデータを誤り検出訂正回路を通してエ
   ラーチェックコード生成回路に与え、エラーチェックコ
   ード生成回路を通ったデータを再び同一アドレスに書き
   込み制御する制御手段を設けた記憶装置。 ２、上記所定のタイミングは外部からのアクセスがない
   状態が所定期間継続したあとのタイミングとされるもの
   である請求項１記載の記憶装置。