JPH0240746A - メモリエラー処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリエラー処理方式、特に記憶装置における
１ビットエラーに対するメモリエラー処理方式に関する
。

〔従来の技術−〕

半導体メモリは、１９７１年ＩＫ（キロ）ダイナミック
型メモリが発表されてから今日に至るまで急速に進歩し
、１チツプにＬＭ（メガ）ビットの記憶容量を持つもの
が量産されるようになった。しかし、１９７８年頃、集
積度の高くなったダイナミックメモリにおいて、電離性
放射線がメモリ中の蓄積データを逆転しソフトエラーを
起こすことがわかった。

ソフトエラーとは、メモリ素子中にランダムに発生し、
繰り返すことのない１ビットエラーであり故障とは異な
るメカニズムによって発生するので、次のサイクルで再
書き込みすれば完全に回復するものである。これはメモ
リ素子自身やケースに含まれる放射線源ウランやトリウ
ムから放射されるアルファ粒子の電荷によって、メモリ
素子のセルやビット線等の電荷が変化するために生じる
ものであることが知られている。

１６にビットや６４にビットのダイナミックＲＡＭでは
メモリ素子のセルやビット線が有する電荷量が十分大き
いため、ソフトエラーは実用上はとんど問題とならなか
ったが、２５６にビットや、さらには１Ｍビットになり
そのデバイス構造が微細化されるに従ってアルファ素子
によるソフトエラーが問題化してきている。

ソフトエラーは、ソフトエラーのみで考えた場合にはエ
ラー訂正回路を有する記憶装置では表面化しないが、ソ
フトエラー故障率がある程度に高くなると、メモリ素子
のハードエラーと重畳して訂正不可エラーとなり問題と
なる。

以上のような技術的環境において、従来のメモリエラー
処理方式は、１ビットエラー発生事実やエラーアドレス
等を、例えば診断プロセッサに登録しておき、同一アド
レスに複数回の１ビットエラーが発生していれば、該当
するパッケージを保守時に取替えるようにしている。

〔発明が解決しようとする課題〕 上述した従来のメモリエラー処理方式は、単に同一アド
レスにおける複数回の１ビットエラー発生という事実だ
けに基づいてパッケージ取替えを行っているが、読み出
しのみが続いた場合にはソフトエラーも固定故障である
かのようにみえるため、上記の事実だけからでは無用な
パッケージ取替えを行うことがあり、さらに取替えられ
たパッケージがソフトエラーを発生したものである場合
にはその修理作業が無駄になるという問題点がある。

本発明の目的は、１ビットエラーが発生したアドレスに
その後、リードアクセスが続けて発生したことにより１
ビットエラーが多発しているかどうかを判断するフラグ
を設け、このフラグの内容と１ビットエラー発生状況の
時系列情報とからソフトエラー、ハードエラーの切分け
の補助情報とし、保守運用の便宜を図ったメモリ処理方
式を提供することにある。

〔課題を解決するための手段〕

本発明は、１ビットエラー発生時のアドレスを保持する
エラーアドレスレジスタと、メモリアクセスの度にその
アクセスアドレスと前記エラーアドレスレジスタの保持
内容を比較する比較回路と、書き込み、読み出しモード
信号をシフトインデータとして、前記比較回路が一致し
かつ書き込みアクセスがあった時に前記シフトインデー
タとシフトするシフトレジスタとを有している。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。第
１図において、本実施例のアドレスレジスタ１はＣＰＵ
から送られてくるアドレス情報を保持するレジスタであ
り、メモリ２はＲＡＭ素子を配列したメモリである。メ
モリ読み出しデータレジスタ３はメモリアレイから読み
出したデータを保持するレジスタ、ＥＣＣ回路４は読み
出しデータをエラーチエツクするための回路である。

訂正回路５は読み出しデータの訂正を行う回路であり、
読み出しデータレジスタ６は訂正後のデータを保持しＣ
ＰＵに送るためのレジスタである。

ＷＲコントロール回路７はＣＰＵからのＷＲ制御信号に
より記憶装置内のリード（Ｗｒｉｔｅ）。

ライト（Ｒｅａφ）を制御する回路であり、エラーアド
レスレジスタ８は１ビットエラー発生時のエラーアドレ
スを保持するレジスタである。比較回路９は１ビットエ
ラー発生時のエラーアドレスとその後のアクセスでのア
ドレスとを比較する比較回路である。なお、１０．１２
はＡＮＤゲート、１１はＯＲゲートである。シフトレジ
スタ１３は１ビットエラー発生時又は１ビットエラーア
ドレスと現アクセスでのアドレスが一致した時データを
シフトするレジスタである。データはライト、リード制
御信号を入力する。

まず、ＣＰＵから転送されてきたアドレス情報はアドレ
スレジスタ１に保持され、メモリアレイ２に送られる。

メモリアレイ２にはこのアドレス情報のみならず、メモ
リ素子を動作させるためのタイミング等も与えられるが
、その詳細説明は省略する。

メモリアレイ２から読み出されたデータはメモリ読み出
しデータレジスタ３で保持され、ＥＣＣ回路４にてエラ
ーチエツクされる。エラーチエツクの結果により、１ビ
ットエラーがあった場合には、データは訂正回路５によ
って訂正され読み出しデータレジスタ６に保持され、読
み出しデータレジスタ６の出力はＣＰＵに送られる。

ＥＣＣ回路４からは、同時にシンドロームと１ビットエ
ラー信号が発生され、パス１０２と介して診断プロセサ
に送られる。一方バス１０１を介してアドレスレジスタ
１からエラーアドレスレジスタ８に１ビットエラー発生
時のアドレス情報が送られ、ＥＣＣ回路４からパス１０
３を介して送られてくる１ビットエラー発生信号により
エラーアドレスレジスタ８にセットされる。レジスタの
内容をパス１０４によりホールドする０本実施例では最
初のエラーを保持する。エラーアドレスレジスタ８の内
容はパス１０５を介して診断プロセサに送出する。１ビ
ットエラーアドレスがエラーアドレスレジスタ８に保持
されている状態にて続いて発生するアクセスについて考
えた時、アクセスされたアドレスが先に発生した１ビッ
トエラー発生アドレスと同じ場合、比較回路９の結果が
一致状態を示す、一致状態になった特売に１ビットエラ
ーが発生した同一アドレスに対しアクセスがあったこと
になる。その場合比較回路９の出力はＥＣＣ回路４から
の出力として１ビットエラーがあった場合アンドゲート
１０．ＯＲゲート１１を介してシフトレジスタ１３のシ
フトアップ信号としてシフトレジスタ１３に入力される
。一方アドレスが一致しても１ビットエラーが発生しな
いケースすなわちライトモード時にはＷＲコントロール
回路７によりライト信号をパス１０７を介して、リクエ
スト信号（ＲＥＱＵＥＳＴ）とともにゲート回路１２に
与えられる。この場合にも、ＯＲゲート１１を介してシ
フトレジスタ１３のシフトアップ信号として入力される
。以上のよう°にシフトレジスタ１３はアドレス一致し
て１ビットエラーまたはライトアクセスがあった時にシ
フトアップされる。一方シフトデータはシフトレジスタ
の入力にＷＲコントロール回路７からのライト信号を入
力してやる。従ってライト時にはデータト、リード時に
はデータ０を入力しておく、初期値は全て′１′として
おくことで最初の１ビットエラーが読み出しで発生すれ
ば′０′が入力され、順次アクセスに従って′０′や′
１′がシフトインされる。シフトレジスタ１３の出力を
診断プロセッサに送り、エラー情報として保存する。

診断プロセッサではシンドローム、エラーアドレス、シ
フトレジスタの内容を登録しており特にシフトレジスタ
の内容は１ビットエラーの発生したアドレスへのライト
、リードの時系列データを与えることになる。

本実施例の場合′Ｏ′がシフトインされていれば読み出
しがその数だけ行われエラーが発生したことを示す、ま
た′１′がシフトインされていれば途中で書き込みが行
われたことがわかる。この情報から当該１ビットエラー
がハード的にエラーしているのか、ソフトエラーのリー
ド連続で発生しているのか判断ができる。

〔発明の効果〕

以上説明したように、本発明は、簡単なレジスタ、比較
回路、シフト、レジスタ、ゲート回路を設けることによ
り、発生した１ビットエラーの時系列的情報を得ること
ができ、ソフトエラー、ハードエラーの区別の判断材料
となる。その後の保守運用において交換対象カードの判
定を容易に行うことができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図である。 １・・・アドレスレジスタ、２・・・メモリアレイ、３
・・・メモリ読み出しデータレジスタ、４・・・ＦＣＣ
回路、５・・・訂正回路、６・・・読み出しデータレジ
スタ、７・・・ＷＲコントロール回路、８・・・エラー
アドレスレジスタ、９・・・比較回路、１０・・・ＡＮ
Ｄゲート、１１・・・ＯＲゲート、１２・・・ＡＮＤゲ
ート、３・・・シフトレジスタ。

Claims (1)

【特許請求の範囲】
1. 　１ビットエラーが発生するとその時のアドレスを保持
   するエラーアドレスレジスタと、メモリアクセスの度に
   そのアクセスアドレスと前記エラーアドレスレジスタの
   保持内容を比較する比較回路と、前記比較回路が一致し
   かつ１ビットエラーが発生した時、または前記比較回路
   が一致しかつ書き込みアクセスがあった時、書き込みの
   読み出しモード信号をシフトインデータとしてシフトレ
   ジスタを駆動し、シフトレジスタの内容を情報として、
   その内容から１ビットエラーの発生状況を知ることによ
   り１ビットエラーのソフトエラー、ハードエラーの判定
   を行うことを特徴とするメモリエラー処理方式。