JP2022142201A - 情報処理装置、情報処理システム、情報処理方法およびプログラム - Google Patents

Abstract

【課題】ＦＰＧＡにおいて、回路を二重化しかできず、多数決回路を構成することができない場合であっても、多数決回路と同等の信頼性を確保することのできる情報処理装置を提供する。【解決手段】情報処理装置は、第１回路の出力と第２回路の出力とが一致するか否かを判定する第１判定手段と、前記第１判定手段が一致しないと判定した場合、正常時の前記第１回路に関するコンフィギュレーションデータとソフトエラー発生後の前記第１回路に関するコンフィギュレーションデータとが一致するのか、正常時の前記第２回路に関するコンフィギュレーションデータとソフトエラー発生後の前記第２回路に関するコンフィギュレーションデータとが一致するのかいずれであるかを判定する第２判定手段と、前記第２判定手段による判定結果に基づいて、前記第１回路の出力または前記第２回路の出力を外部に出力する出力手段と、を備える。【選択図】図５

Description

本発明は、情報処理装置、情報処理システム、情報処理方法およびプログラムに関する。

ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）における回路構成を示すコンフィギュレーションデータは、一般的に、ＣＲＡＭ（Ｃｏｎｆｉｇｕｒａｔｉｏｎ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と呼ばれるメモリに記憶されている。ＣＲＡＭは、放射線などの影響により、物理的な破壊までは至らないが、記憶しているデータの一部がビット反転してしまう（つまり、“１”として記憶しているデータが“０”になってしまう、または、“０”として記憶しているデータが“１”になってしまう）ソフトエラーと呼ばれるエラーが発生する可能性がある。ソフトエラーが発生した場合、コンフィギュレーションデータによりＦＰＧＡ内で構成されている論理回路の構成が変更され、誤った出力値が出力される可能性がある。そのため、例えば、３つのコンフィギュレーションデータのそれぞれから構成される回路の出力値の多数決をとり、多い方の値を出力する（すなわち、“０”が２つ以上の回路から出力された場合、最終出力として“０”を出力し、“１”が２つ以上の回路から出力された場合、最終出力として“１”を出力する）などのソフトエラー対策が実施される場合がある。
特許文献１には、関連する技術として、ＰＦＧＡのソフトエラー対策に関する技術が開示されている。

特開２０２０－０６４３８２号公報

ところで、ＦＰＧＡ内の回路を構成するため用意されているトランジスタの数には制限がある。そのため、ＦＰＧＡにおいて、多数決回路を構成することができず（すなわち、回路を三重化することができず）二重化しかできない場合がある。
そのため、ＦＰＧＡにおいて、回路を二重化しかできず、多数決回路を構成することができない場合であっても、多数決回路と同等の信頼性を確保することのできる技術が求められている。

本発明の各態様は、上記の課題を解決することのできる情報処理装置、情報処理システム、情報処理方法およびプログラムを提供することを目的としている。

上記目的を達成するために、本発明の一態様によれば、情報処理装置は、第１回路の出力と第２回路の出力とが一致するか否かを判定する第１判定手段と、前記第１判定手段が一致しないと判定した場合、正常時の前記第１回路に関するコンフィギュレーションデータとソフトエラー発生後の前記第１回路に関するコンフィギュレーションデータとが一致するのか、正常時の前記第２回路に関するコンフィギュレーションデータとソフトエラー発生後の前記第２回路に関するコンフィギュレーションデータとが一致するのかいずれであるかを判定する第２判定手段と、前記第２判定手段による判定結果に基づいて、前記第１回路の出力または前記第２回路の出力を外部に出力する出力手段と、を備える。

上記目的を達成するために、本発明の別の態様によれば、情報処理システムは、前記情報処理装置と、前記第１回路および前記第２回路が構成されるＦＰＧＡと、を備える。

上記目的を達成するために、本発明の別の態様によれば、情報処理方法は、第１回路の出力と第２回路の出力とが一致するか否かを判定することと、一致しないと判定した場合、正常時の前記第１回路に関するコンフィギュレーションデータとソフトエラー発生後の前記第１回路に関するコンフィギュレーションデータとが一致するのか、正常時の前記第２回路に関するコンフィギュレーションデータとソフトエラー発生後の前記第２回路に関するコンフィギュレーションデータとが一致するのかいずれであるかを判定することと、いずれであるかの判定結果に基づいて、前記第１回路の出力または前記第２回路の出力を外部に出力することと、を含む。

上記目的を達成するために、本発明の別の態様によれば、プログラムは、コンピュータに、第１回路の出力と第２回路の出力とが一致するか否かを判定することと、一致しないと判定した場合、正常時の前記第１回路に関するコンフィギュレーションデータとソフトエラー発生後の前記第１回路に関するコンフィギュレーションデータとが一致するのか、正常時の前記第２回路に関するコンフィギュレーションデータとソフトエラー発生後の前記第２回路に関するコンフィギュレーションデータとが一致するのかいずれであるかを判定することと、いずれであるかの判定結果に基づいて、前記第１回路の出力または前記第２回路の出力を外部に出力することと、を実行させる。

本発明の各態様によれば、ＦＰＧＡにおいて、回路を二重化しかできず、多数決回路を構成することができない場合であっても、多数決回路と同等の信頼性を確保することができる。

本発明の一実施形態による情報処理システムの構成の一例を示す図である。 本発明の一実施形態による比較回路の構成の一例を示す図である。 本発明の一実施形態におけるコンフィギュレーションデータおよびアドレスを記憶部に書き込む関連する技術を示す図である。 本発明の一実施形態による情報処理システムの処理フローの一例を示す図である。 本発明の実施形態による情報処理装置の最小構成を示す図である。 本発明の実施形態による最小構成の情報処理装置の処理フローの一例を示す図である。 少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。

以下、図面を参照しながら実施形態について詳しく説明する。
＜実施形態＞
図１は、本発明の一実施形態による情報処理システム１の構成の一例を示す図である。情報処理システム１は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）において、回路を二重化しかできず、多数決回路を構成することができない場合であっても、多数決回路と同等の信頼性を確保することのできるシステムである。情報処理システム１は、図１に示すように、ＦＰＧＡ１０、および情報処理装置２を備える。情報処理装置２は、比較回路２０、制御回路３０（第２判定手段の一例）、および記憶部４０を備える。

ＦＰＧＡ１０は、ＣＲＡＭ（Ｃｏｎｆｉｇｕｒａｔｉｏｎ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１０１、および回路部１０２を備える。ＣＲＡＭ１０１は、回路部１０２において回路を構成させるコンフィギュレーションデータを記憶する。ＣＲＡＭ１０１は、例えば、回路としてモジュール１０２１ａ（第１回路の一例）およびモジュール１０２１ｂ（第２回路の一例）それぞれを構成させるコンフィギュレーションデータを記憶する。なお、ＣＲＡＭ１０１にソフトエラーが発生しておらず、モジュール１０２１ａを構成させるコンフィギュレーションデータと、モジュール１０２１ｂを構成させるコンフィギュレーションデータとが同一である場合、モジュール１０２１ａとモジュール１０２１ｂは、同一の回路構成となる。つまり、モジュール１０２１ａとモジュール１０２１ｂは、二重化された回路である。モジュール１０２１ａとモジュール１０２１ｂとを区別する必要がない場合、モジュール１０２１ａおよびモジュール１０２１ｂをモジュール１０２１ということがある。

回路部１０２は、コンフィギュレーションデータに応じて２つの回路を構成する。例えば、ＣＲＡＭ１０１がモジュール１０２１ａおよびモジュール１０２１ｂそれぞれを構成させるコンフィギュレーションデータを記憶している場合、回路部１０２は、モジュール１０２１ａを構成させるコンフィギュレーションデータに応じてモジュール１０２１ａを構成する。また、回路部１０２は、モジュール１０２１ｂを構成させるコンフィギュレーションデータに応じてモジュール１０２１ｂを構成する。

図２は、比較回路２０の構成の一例を示す図である。比較回路２０は、２つの入力信号を比較して、一致する場合入力信号を出力し、一致しない場合、入力信号を出力せずにそれらの入力信号を後述する記憶部２０２ａ（記憶手段の一例）および記憶部２０２ｂ（記憶手段の一例）に書き込むと共に一致しないことを制御回路３０へ通知する回路である。また、比較回路２０は、制御回路３０から受信する選択信号に応じて、記憶部２０２ａまたは記憶部２０２ｂに書き込んだ入力信号を選択し、選択した入力信号を出力する回路である。選択信号は、記憶部４０が記憶するコンフィギュレーションデータに一致するデータがモジュール１０２１ａを構成させるコンフィギュレーションデータであるか、モジュール１０２１ｂを構成させるコンフィギュレーションデータであるかを示す信号である。つまり、選択信号は、記憶部２０２ａが記憶するモジュール１０２１ａの出力値が正しいか、記憶部２０２ｂが記憶するモジュール１０２１ｂの出力値が正しいかを示す信号であり、正しい出力値を比較回路２０に出力させる信号である。

比較回路２０は、図２に示すように、処理部２０１（第１判定手段の一例、出力手段の一例、比較手段の一例）、記憶部２０２ａ、および記憶部２０２ｂを備える。なお、記憶部２０２ａと記憶部２０２ｂとを区別する必要がない場合、記憶部２０２ａおよび記憶部２０２ｂを記憶部２０２ということがある。

処理部２０１は、二重化された回路のそれぞれの出力を比較し、比較結果に応じた値を特定する。例えば、処理部２０１は、モジュール１０２１のそれぞれが出力する出力値を入力し、それらの出力値が一致する場合（すなわち、モジュール１０２１の両方が“０”または“１”を出力した場合）に“１”と特定する。また、処理部２０１は、モジュール１０２１のそれぞれが出力する出力値を入力し、それらの出力値が異なる場合（すなわち、モジュール１０２１の一方が“０”であり、他方が“１”を出力した場合）に“０”と特定する。

処理部２０１は、特定した値に応じた処理を行う。例えば、処理部２０１は、特定した値が“１”である場合（すなわち、モジュール１０２１のそれぞれの出力値が一致する場合）、その出力値を出力する。
また、例えば、処理部２０１は、特定した値が“０”である場合（すなわち、モジュール１０２１のそれぞれの出力値が一致しない場合）、それらの出力値を出力せず、記憶部２０２ａにモジュール１０２１ａの出力値、記憶部２０２ｂにモジュール１０２１ｂの出力値を書き込むと共に一致しないことを制御回路３０へ通知する。そして、処理部２０１は、制御回路３０から受信する選択信号に応じて、記憶部２０２ａまたは記憶部２０２ｂに書き込んだ出力値（すなわち、比較回路２０の入力信号）を選択し、選択した出力値を出力する。

記憶部２０２のそれぞれは、二重化された回路のそれぞれの出力値が一致しない場合に、それらの出力値を記憶する。記憶部２０２のそれぞれは、例えば、Ｆｌａｓｈメモリデバイス、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのメモリである。

制御回路３０は、ＣＲＡＭ１０１からデータを読み出す。制御回路３０は、記憶部４０へデータを書き込む。制御回路３０は、記憶部４０からデータを読み出す。制御回路３０は、比較回路２０から通知を受信する。また、制御回路３０は、比較回路２０へ選択信号を送信する。

図３は、ソフトエラーが発生していない正常時の二重化された回路を構成させるコンフィギュレーションデータおよびＣＲＡＭ１０１におけるアドレスを、記憶部４０に書き込む関連する技術を示す図である。制御回路３０は、関連する技術を用いて、正常時の二重化された回路を構成させるコンフィギュレーションデータおよびＣＲＡＭ１０１におけるアドレスを記憶部４０に書き込む。ＣＲＡＭ１０１には、ＦＰＧＡ１０全体のコンフィギュレーションデータが保存されている。そのため、制御回路３０は、関連する技術を用いて、ＣＲＡＭ１０１の中から二重化された回路、すなわち冗長化したモジュール１０２１ａおよび１０２１ｂそれぞれのコンフィギュレーションデータおよびＣＲＡＭ１０１におけるアドレスを特定し、記憶部４０へ書き込めばよい。

記憶部４０は、ソフトエラーが発生していない正常時の二重化された回路を構成させるコンフィギュレーションデータおよびＣＲＡＭ１０１におけるアドレスを記憶する。記憶部４０は、例えば、Ｆｌａｓｈメモリデバイス、ＳＲＡＭなどのメモリである。

次に、情報処理システム１の動作について、図４を参照して説明する。図４は、本発明の一実施形態による情報処理システム１の処理フローの一例を示す図である。なお、記憶部４０は、ソフトエラーが発生していない正常時の二重化された回路を構成させるコンフィギュレーションデータおよびＣＲＡＭ１０１におけるアドレスを予め記憶しているものとする。また、ＣＲＡＭ１０１が記憶するコンフィギュレーションデータによって、ＦＰＧＡ１０においてモジュール１０２１ａおよびモジュール１０２１ｂが構成されているものとする。

ＦＰＧＡ１０の稼働中に、ＣＲＡＭ１０１にソフトエラーが発生して、コンフィギュレーションデータにおいてビット反転が生じたとする。この場合、コンフィギュレーションデータのビット反転により、ＦＰＧＡ１０における二重化された回路が部分的に正常時の回路構成ではなくなる。ここでは、正常時の回路であったモジュール１０２１ａの構成が変化し、モジュール１０２１ａから誤った信号が出力されるものとする。

二重化された回路のそれぞれの出力信号が処理部２０１に入力される。処理部２０１は、二重化された回路のそれぞれの出力を比較し、比較結果に応じた値を特定している（ステップＳ１）。例えば、処理部２０１は、モジュール１０２１のそれぞれが出力する出力値を入力し、それらの出力値が一致する場合（すなわち、モジュール１０２１の両方が“０”または“１”を出力した場合）に“１”と特定する。また、処理部２０１は、モジュール１０２１のそれぞれが出力する出力値を入力し、それらの出力値が異なる場合（すなわち、モジュール１０２１の一方が“０”であり、他方が“１”を出力した場合）に“０”と特定する。

処理部２０１は、特定した値が“１”であるか否かを判定する（ステップＳ２）。処理部２０１は、特定した値に応じた処理を行う。具体的には、処理部２０１は、特定した値が“１”であると判定した場合（ステップＳ２においてＹＥＳ）、モジュール１０２１の出力値を出力する（ステップＳ３）。処理部２０１は、処理を完了する。

また、処理部２０１は、特定した値が“０”であると判定した場合（ステップＳ２においてＮＯ）、モジュール１０２１の出力値の出力を一時停止し、モジュール１０２１ａの出力値を記憶部２０２ａに、モジュール１０２１ｂの出力値を記憶部２０２ｂにそれぞれ書き込む（ステップＳ４）。また、処理部２０１は、モジュール１０２１ａそれぞれの出力値が一致しないことを制御回路３０へ通知する（ステップＳ５）。

制御回路３０は、比較回路２０からその通知を受けると、記憶部４０が記憶するモジュール１０２１ａを構成させるコンフィギュレーションデータが書き込まれているＣＲＡＭ１０１のアドレス、およびモジュール１０２１ｂを構成させるコンフィギュレーションデータが書き込まれているＣＲＡＭ１０１のアドレスから、関連する技術を用いて、現在（すなわち、ソフトエラー発生時）のモジュール１０２１ａを構成させるコンフィギュレーションデータ、およびモジュール１０２１ｂを構成させるコンフィギュレーションデータを読み出す（ステップＳ６）。

また、制御回路３０は、記憶部４０が記憶する正常時のモジュール１０２１ａを構成させるコンフィギュレーションデータ、および正常時のモジュール１０２１ｂを構成させるコンフィギュレーションデータを読み出す（ステップＳ７）。制御回路３０は、ＣＲＡＭ１０１から読み出した現在のモジュール１０２１ａを構成させるコンフィギュレーションデータと、記憶部４０から読み出した正常時のモジュール１０２１ａを構成させるコンフィギュレーションデータとを比較する。また、制御回路３０は、ＣＲＡＭ１０１から読み出した現在のモジュール１０２１ｂを構成させるコンフィギュレーションデータと、記憶部４０から読み出した正常時のモジュール１０２１ｂを構成させるコンフィギュレーションデータとを比較する。制御回路３０は、比較結果が一致するモジュール１０２１を構成させるコンフィギュレーションデータを特定する（ステップＳ８）。制御回路３０は、特定したコンフィギュレーションデータに対応するモジュール１０２１（すなわち、比較結果が一致するモジュール１０２１）を正常なモジュールと判定し、その正常なモジュール１０２１（ここで示す例では、モジュール１０２１ｂ）を示す選択信号を比較回路２０に送信する（ステップＳ９）。

処理部２０１は、制御回路３０から送信された選択信号に応じて、正常なモジュール１０２１の出力値を記憶する記憶部２０２（ここで示す例では、モジュール１０２１ｂの出力値を記憶する記憶部２０２ｂ）から出力値を読み出し、その出力値を出力する（ステップＳ１０）。処理部２０１は、処理を終了する。

以上、本発明の一実施形態による情報処理システム１について説明した。情報処理システム１における情報処理装置２は、処理部２０１、制御回路３０を備える。処理部２０１は、モジュール１０２１ａ（第１回路の一例）の出力とモジュール１０２１ｂ（第２回路の一例）の出力とが一致するか否かを判定する。制御回路３０は、処理部２０１が一致しないと判定した場合、正常時のモジュール１０２１ａに関するコンフィギュレーションデータとソフトエラー発生後のモジュール１０２１ａに関するコンフィギュレーションデータとが一致するのか、それとも、正常時のモジュール１０２１ｂに関するコンフィギュレーションデータとソフトエラー発生後のモジュール１０２１ｂに関するコンフィギュレーションデータとが一致するのか、どちらであるかを判定する。処理部２０１は、制御回路３０による判定結果に基づいて、モジュール１０２１ａの出力またはモジュール１０２１ｂの出力を外部に出力する。

こうすることにより、ＦＰＧＡにおいて、回路を二重化しかできず、多数決回路を構成することができない場合であっても、多数決回路と同等の信頼性を確保することができる。

図５は、本発明の実施形態による情報処理装置２の最小構成を示す図である。情報処理装置２は、図５に示すように、第１判定部２０１ａ、第２判定部３０、および出力部２０１ｂを備える。

第１判定部２０１ａは、第１回路の出力と第２回路の出力とが一致するか否かを判定する。第２判定部３０は、第１判定部２０１ａが一致しないと判定した場合、正常時の第１回路に関するコンフィギュレーションデータとソフトエラー発生後の第１回路に関するコンフィギュレーションデータとが一致するのか、正常時の第２回路に関するコンフィギュレーションデータとソフトエラー発生後の第２回路に関するコンフィギュレーションデータとが一致するのかいずれであるかを判定する。出力部２０１ｂは、第２判定部３０による判定結果に基づいて、第１回路の出力または第２回路の出力を外部に出力する。

次に、本発明の実施形態による最小構成の情報処理装置２による処理について説明する。ここでは、図６に示す処理フローについて説明する。

第１判定部２０１ａは、第１回路の出力と第２回路の出力とが一致するか否かを判定する（ステップＳ２１）。第２判定部３０は、第１判定部２０１ａが一致しないと判定した場合、正常時の第１回路に関するコンフィギュレーションデータとソフトエラー発生後の第１回路に関するコンフィギュレーションデータとが一致するのか、正常時の第２回路に関するコンフィギュレーションデータとソフトエラー発生後の第２回路に関するコンフィギュレーションデータとが一致するのかいずれであるかを判定する（ステップＳ２２）。出力部２０１ｂは、第２判定部３０による判定結果に基づいて、第１回路の出力または第２回路の出力を外部に出力する（ステップＳ２３）。

以上、本発明の実施形態による最小構成の情報処理装置２について説明した。この情報処理装置２により、ＦＰＧＡにおいて、回路を二重化しかできず、多数決回路を構成することができない場合であっても、多数決回路と同等の信頼性を確保することができる。

なお、本発明の実施形態における処理は、適切な処理が行われる範囲において、処理の順番が入れ替わってもよい。

なお、本発明の実施形態による情報処理装置２は、ＣＲＡＭ１０１および回路部１０２と、ハードウェアとして独立していれば、ＦＰＧＡ１０の内部に備えられるものであってもよい。

本発明の実施形態について説明したが、上述の情報処理システム１、情報処理装置２、ＦＰＧＡ１０、比較回路２０、制御回路３０、その他の制御装置は内部に、コンピュータシステムを有していてもよい。そして、上述した処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。コンピュータの具体例を以下に示す。
図７は、少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。
コンピュータ５は、図７に示すように、ＣＰＵ６、メインメモリ７、ストレージ８、インターフェース９を備える。
例えば、上述の情報処理システム１、情報処理装置２、ＦＰＧＡ１０、比較回路２０、制御回路３０、その他の制御装置のそれぞれは、コンピュータ５に実装される。そして、上述した各処理部の動作は、プログラムの形式でストレージ８に記憶されている。ＣＰＵ６は、プログラムをストレージ８から読み出してメインメモリ７に展開し、当該プログラムに従って上記処理を実行する。また、ＣＰＵ６は、プログラムに従って、上述した各記憶部に対応する記憶領域をメインメモリ７に確保する。

ストレージ８の例としては、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、磁気ディスク、光磁気ディスク、ＣＤ－ＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＤＶＤ－ＲＯＭ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、半導体メモリ等が挙げられる。ストレージ８は、コンピュータ５のバスに直接接続された内部メディアであってもよいし、インターフェース９または通信回線を介してコンピュータ５に接続される外部メディアであってもよい。また、このプログラムが通信回線によってコンピュータ５に配信される場合、配信を受けたコンピュータ５が当該プログラムをメインメモリ７に展開し、上記処理を実行してもよい。少なくとも１つの実施形態において、ストレージ８は、一時的でない有形の記憶媒体である。

また、上記プログラムは、前述した機能の一部を実現してもよい。さらに、上記プログラムは、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるファイル、いわゆる差分ファイル（差分プログラム）であってもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例であり、発明の範囲を限定しない。これらの実施形態は、発明の要旨を逸脱しない範囲で、種々の追加、省略、置き換え、変更を行ってよい。

１・・・情報処理システム
２・・・情報処理装置
５・・・コンピュータ
６・・・ＣＰＵ
７・・・メインメモリ
８・・・ストレージ
９・・・インターフェース
１０・・・ＦＰＧＡ
２０・・・比較回路
３０・・・制御回路、第２判定部
４０、２０２ａ、２０２ｂ・・・記憶部
１０１・・・ＣＲＡＭ
１０２・・・回路部
２０１・・・処理部
２０１ａ・・・第１判定部
２０１ｂ・・・出力部
１０２１ａ、１０２１ｂ・・・モジュール

Claims (7)

1. 第１回路の出力と第２回路の出力とが一致するか否かを判定する第１判定手段と、
   前記第１判定手段が一致しないと判定した場合、正常時の前記第１回路に関するコンフィギュレーションデータとソフトエラー発生後の前記第１回路に関するコンフィギュレーションデータとが一致するのか、正常時の前記第２回路に関するコンフィギュレーションデータとソフトエラー発生後の前記第２回路に関するコンフィギュレーションデータとが一致するのかいずれであるかを判定する第２判定手段と、
   前記第２判定手段による判定結果に基づいて、前記第１回路の出力または前記第２回路の出力を外部に出力する出力手段と、
   を備える情報処理装置。
2. 前記出力手段は、
   前記第１判定手段が一致しないと判定した場合、前記第１回路の出力または前記第２回路の出力を一時停止する、
   請求項１に記載の情報処理装置。
3. 前記第１判定手段が一致しないと判定した場合、前記第１回路の出力と前記第２回路の出力とを記憶する記憶手段、
   を備え、
   前記出力手段は、
   前記第２判定手段による判定結果に対応する前記第１回路の出力または前記第２回路の出力を外部に出力する、
   請求項１または請求項２に記載の情報処理装置。
4. 前記第１回路の出力と前記第２回路の出力とを比較する比較手段、
   を備え、
   前記第１判定手段は、
   前記比較手段による比較結果に基づいて、前記第１回路の出力と前記第２回路の出力とが一致するか否かを判定する、
   請求項１から請求項３の何れか一項に記載の情報処理装置。
5. 請求項１から請求項４の何れか一項に記載の情報処理装置と、
   前記第１回路および前記第２回路が構成されるＦＰＧＡと、
   を備える情報処理システム。
6. 第１回路の出力と第２回路の出力とが一致するか否かを判定することと、
   一致しないと判定した場合、正常時の前記第１回路に関するコンフィギュレーションデータとソフトエラー発生後の前記第１回路に関するコンフィギュレーションデータとが一致するのか、正常時の前記第２回路に関するコンフィギュレーションデータとソフトエラー発生後の前記第２回路に関するコンフィギュレーションデータとが一致するのかいずれであるかを判定することと、
   いずれであるかの判定結果に基づいて、前記第１回路の出力または前記第２回路の出力を外部に出力することと、
   を含む情報処理方法。
7. コンピュータに、
   第１回路の出力と第２回路の出力とが一致するか否かを判定することと、
   一致しないと判定した場合、正常時の前記第１回路に関するコンフィギュレーションデータとソフトエラー発生後の前記第１回路に関するコンフィギュレーションデータとが一致するのか、正常時の前記第２回路に関するコンフィギュレーションデータとソフトエラー発生後の前記第２回路に関するコンフィギュレーションデータとが一致するのかいずれであるかを判定することと、
   いずれであるかの判定結果に基づいて、前記第１回路の出力または前記第２回路の出力を外部に出力することと、
   を実行させるプログラム。

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