JPH06180647A - バス転送速度調整機能付き中央処理装置 - Google Patents
バス転送速度調整機能付き中央処理装置Info
- Publication number
- JPH06180647A JPH06180647A JP28498392A JP28498392A JPH06180647A JP H06180647 A JPH06180647 A JP H06180647A JP 28498392 A JP28498392 A JP 28498392A JP 28498392 A JP28498392 A JP 28498392A JP H06180647 A JPH06180647 A JP H06180647A
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Abstract
(57)【要約】
【目的】 メモリバスとＩ／Ｏバスのデータ処理速度を
調整可能な装置とすることでプログラムへの負担を軽く
する。 【構成】 Ｉ／Ｏ空間へのアクセスはＣＰＵがそのアク
セスタイミングを遅らせることによって、バスが混乱し
ないようにする。リード信号を発してからリードが完了
するまでの間、３バスクロックかかり、サイクルの終了
はＲＤＹ信号のハイレベル入力で終了する基本３−３バ
スサイクルにおいて、ＲＤＹ信号をローレベルにして必
要な数のウェイトステートを挿入することでアクセスの
タイミングを調整する。
調整可能な装置とすることでプログラムへの負担を軽く
する。 【構成】 Ｉ／Ｏ空間へのアクセスはＣＰＵがそのアク
セスタイミングを遅らせることによって、バスが混乱し
ないようにする。リード信号を発してからリードが完了
するまでの間、３バスクロックかかり、サイクルの終了
はＲＤＹ信号のハイレベル入力で終了する基本３−３バ
スサイクルにおいて、ＲＤＹ信号をローレベルにして必
要な数のウェイトステートを挿入することでアクセスの
タイミングを調整する。
Description
【０００１】
【産業上の利用分野】本発明は画像、音声を扱うコンピ
ュータ処理にもちいる中央処理装置（ＣＰＵ）に関す
る。
ュータ処理にもちいる中央処理装置（ＣＰＵ）に関す
る。
【０００２】
【従来の技術】コンピュータにおいて、装置と装置とを
結ぶ道（回路）をバスという。バスには制御信号を送る
制御バス、アドレス信号を送るアドレスバス、データを
送るデータバスがある。これらのバスはＣＰＵとつなが
っており、ＣＰＵが制御して装置間で情報（データ）の
やり取りができるようになっている。
結ぶ道（回路）をバスという。バスには制御信号を送る
制御バス、アドレス信号を送るアドレスバス、データを
送るデータバスがある。これらのバスはＣＰＵとつなが
っており、ＣＰＵが制御して装置間で情報（データ）の
やり取りができるようになっている。
【０００３】メモリとＣＰＵを結ぶバスをメモリバスと
いい、ＣＰＵとＩ／Ｏ装置を結ぶバスをＩ／Ｏバスとい
う。Ｉ／Ｏバスはメモリバスに比べて転送速度が遅い
（図２）。このために、メモリからＩ／Ｏにデータ転送
する場合、単純にメモリ空間からＩ／Ｏ空間にデータを
転送したのではバスが混乱してしまう。したがって、何
等かの対処を施さないとならない。従来技術ではどのよ
うに対処しているか、具体例を見てみよう。
いい、ＣＰＵとＩ／Ｏ装置を結ぶバスをＩ／Ｏバスとい
う。Ｉ／Ｏバスはメモリバスに比べて転送速度が遅い
（図２）。このために、メモリからＩ／Ｏにデータ転送
する場合、単純にメモリ空間からＩ／Ｏ空間にデータを
転送したのではバスが混乱してしまう。したがって、何
等かの対処を施さないとならない。従来技術ではどのよ
うに対処しているか、具体例を見てみよう。
【０００４】メモリ空間からＩ／Ｏ空間にデータを連続
して書き出す場合を例に取ってみよう。プログラムで ＲＥＡＤ ＤＡＴＡ ＦＲＯＭ ＭＥＭＯＲＹ ……メモリより入力。 ＷＲＩＴＥ ＤＡＴＡ ＴＯ Ｉ／Ｏ ……Ｉ／Ｏへ出力。 の命令をループさせることによって、連続してデータを
メモリ空間からＩ／Ｏ空間へ転送できる。
して書き出す場合を例に取ってみよう。プログラムで ＲＥＡＤ ＤＡＴＡ ＦＲＯＭ ＭＥＭＯＲＹ ……メモリより入力。 ＷＲＩＴＥ ＤＡＴＡ ＴＯ Ｉ／Ｏ ……Ｉ／Ｏへ出力。 の命令をループさせることによって、連続してデータを
メモリ空間からＩ／Ｏ空間へ転送できる。
【０００５】一般のプログラム処理では、リード／ライ
ト命令はデータの転送が完了しないと次の命令に進まな
いから、不整合は起こらない。しかしこのような方法で
は、入出力命令が発している間、次の処理が待たされる
ことになる。
ト命令はデータの転送が完了しないと次の命令に進まな
いから、不整合は起こらない。しかしこのような方法で
は、入出力命令が発している間、次の処理が待たされる
ことになる。
【０００６】データバスに乗ったデータはＤＭＡ機能に
よって並行処理が可能であるから、直接読みに取ったデ
ータを使わないなら、次の命令をＣＰＵが行っても問題
はない。ゲーム機では処理速度が重要なために、ノーウ
ェイトでの処理となる。
よって並行処理が可能であるから、直接読みに取ったデ
ータを使わないなら、次の命令をＣＰＵが行っても問題
はない。ゲーム機では処理速度が重要なために、ノーウ
ェイトでの処理となる。
【０００７】この場合、上記の例で挙げた処理を行う
と、Ｉ／Ｏバスでの転送速度が遅いために、メモリバス
ではデータが渋滞し、プロセッサのパイプラインが乱さ
れ、正常なデータ処理が行えない。
と、Ｉ／Ｏバスでの転送速度が遅いために、メモリバス
ではデータが渋滞し、プロセッサのパイプラインが乱さ
れ、正常なデータ処理が行えない。
【０００８】そこで従来の処理では、この転送速度の違
いを解決するために、データ転送のタイミングをユーザ
ーが責任をもってコントロールする必要があった。その
方法として、処理は何の影響も与えないＮＯＰ命令を付
加し、ＣＰＵの処理速度をこれで吸収し、次の命令の実
行イミングを遅らせていた。
いを解決するために、データ転送のタイミングをユーザ
ーが責任をもってコントロールする必要があった。その
方法として、処理は何の影響も与えないＮＯＰ命令を付
加し、ＣＰＵの処理速度をこれで吸収し、次の命令の実
行イミングを遅らせていた。
【０００９】すなわち、上記のプログラムを ＲＥＡＤ ＤＡＴＡ ＦＲＯＭ ＭＥＭＯＲＹ …… メモリより入力。 ＷＲＩＴＥ ＤＡＴＡ ＴＯ Ｉ／Ｏ …… Ｉ／Ｏ空間へ出力。 ＮＯＰ …… タイミングを合わせ として、Ｉ／０処理の後には時間調整を行って次の処理
を遅らせていた。
を遅らせていた。
【００１０】また逆に、Ｉ／Ｏから読んだデータをメモ
リに送る場合、プログラムでは ＲＥＡＤ ＤＡＴＡ ＦＲＯＭ Ｉ／Ｏ …… Ｉ／Ｏより入力。 ＮＯＰ …… タイミングを合わせ。 ＷＲＩＴＥ ＤＡＴＡ ＴＯ ＭＥＭＯＲＹ ……メモリへ出力。 とする。
リに送る場合、プログラムでは ＲＥＡＤ ＤＡＴＡ ＦＲＯＭ Ｉ／Ｏ …… Ｉ／Ｏより入力。 ＮＯＰ …… タイミングを合わせ。 ＷＲＩＴＥ ＤＡＴＡ ＴＯ ＭＥＭＯＲＹ ……メモリへ出力。 とする。
【００１１】これにより、Ｉ／Ｏ空間から確実にデータ
がＣＰＵに届くまで次のメモリへの出力命令が発せられ
ないから、ＣＰＵにからメモリへのデータ転送は確実に
行える。
がＣＰＵに届くまで次のメモリへの出力命令が発せられ
ないから、ＣＰＵにからメモリへのデータ転送は確実に
行える。
【００１２】
【発明しようとする課題】現在のＩＣの開発の方向はＣ
ＰＵなどの演算処理系のＩＣの動作速度をあげる方向へ
向かっている。ＲＯＭやＲＡＭについても動作速度の向
上が図られている。
ＰＵなどの演算処理系のＩＣの動作速度をあげる方向へ
向かっている。ＲＯＭやＲＡＭについても動作速度の向
上が図られている。
【００１３】これに対して、Ｉ／ＯとしてＣＰＵからア
クセスされる周辺ＩＣは、ＣＰＵが高速になればなるほ
ど、プログラム上でタイミングをとってアクセスしなけ
ればならない場面が増えている。
クセスされる周辺ＩＣは、ＣＰＵが高速になればなるほ
ど、プログラム上でタイミングをとってアクセスしなけ
ればならない場面が増えている。
【００１４】本発明はメモリバスとＩ／Ｏバスのデータ
処理速度を調整可能な装置とすることでプログラムへの
負担を軽くするものである。
処理速度を調整可能な装置とすることでプログラムへの
負担を軽くするものである。
【００１５】
【課題を解決するための手段】本発明は上記課題を解決
するために、Ｉ／Ｏ空間へのアクセスはＣＰＵがそのア
クセスタイミングを遅らせることによって、バスが混乱
しないようにしたものである。
するために、Ｉ／Ｏ空間へのアクセスはＣＰＵがそのア
クセスタイミングを遅らせることによって、バスが混乱
しないようにしたものである。
【００１６】本発明について、２Ｇバイトのメモリ空間
と２ＧバイトのＩ／Ｏ空間を持っている（図１）３２ビ
ットＣＰＵを例にとり説明する。ＣＰＵとメモリ空間を
結ぶメモリバスの転送速度は、ＣＰＵとＩ／Ｏ空間を結
ぶＩ／Ｏバスのそれよりも２倍の速度である。
と２ＧバイトのＩ／Ｏ空間を持っている（図１）３２ビ
ットＣＰＵを例にとり説明する。ＣＰＵとメモリ空間を
結ぶメモリバスの転送速度は、ＣＰＵとＩ／Ｏ空間を結
ぶＩ／Ｏバスのそれよりも２倍の速度である。
【００１７】ＣＰＵの処理装度は非常に速い。このため
にＩ／Ｏに対して立て続けにアクセスすると、データが
Ｉ／Ｏバスではけないうちに次々とデータが送られ、パ
イプラインが混乱することになる。
にＩ／Ｏに対して立て続けにアクセスすると、データが
Ｉ／Ｏバスではけないうちに次々とデータが送られ、パ
イプラインが混乱することになる。
【００１８】逆にメモリからＩ／Ｏにデータを送るよう
な場合には、メモリからのデータがＩ／Ｏへ送り出すデ
ータより速いために、ＣＰＵがはけないデータをホール
ド（保持）しておかなければならない。しかしそれには
限度がある。
な場合には、メモリからのデータがＩ／Ｏへ送り出すデ
ータより速いために、ＣＰＵがはけないデータをホール
ド（保持）しておかなければならない。しかしそれには
限度がある。
【００１９】そこでは本発明では、ＣＰＵがＩ／Ｏ空間
をアクセスする際はタイミングを図るようにする。すな
わち、Ｉ／Ｏ空間へのアクセスはＣＰＵがそのアクセス
タイミングを遅らせることによって、バスが混乱しない
ようにしている。具体的には以下のような方法で行って
いる。
をアクセスする際はタイミングを図るようにする。すな
わち、Ｉ／Ｏ空間へのアクセスはＣＰＵがそのアクセス
タイミングを遅らせることによって、バスが混乱しない
ようにしている。具体的には以下のような方法で行って
いる。
【００２０】Ｉ／Ｏポート（空間）へのリード（読み出
し）、ライト（書き出し）に最小３バスクロック（ＢＣ
ＬＫ）が必要である。すなわちリード信号（ＲＤ）を発
してからリードが完了するまでの間、３バスクロックか
かる。サイクルの終了はＲＤＹ信号のハイレベル入力で
終了する。
し）、ライト（書き出し）に最小３バスクロック（ＢＣ
ＬＫ）が必要である。すなわちリード信号（ＲＤ）を発
してからリードが完了するまでの間、３バスクロックか
かる。サイクルの終了はＲＤＹ信号のハイレベル入力で
終了する。
【００２１】図２はその様子を示したもので、リード
（ＲＤ）、ライト（ＷＲ）ともに３サイクルを要する。
このようなバスサイクルを基本３−３バスサイクルとよ
ぶ。
（ＲＤ）、ライト（ＷＲ）ともに３サイクルを要する。
このようなバスサイクルを基本３−３バスサイクルとよ
ぶ。
【００２２】ＲＤＹ信号をローレベルにすると、ＲＤＹ
信号にいくつでもウェイトステートを挿入することがで
きる。リード、ライトはＲＤＹ信号終了するから、ウェ
イトステートをいくつ挿入するかによって、アクセスの
タイミングをいくらでも遅らせることができる。
信号にいくつでもウェイトステートを挿入することがで
きる。リード、ライトはＲＤＹ信号終了するから、ウェ
イトステートをいくつ挿入するかによって、アクセスの
タイミングをいくらでも遅らせることができる。
【００２３】図３はウェイトステートを１つ挿入したも
ので、リード、ライトサイクルは４バスクロックを要し
ている。すなわち、これを４−４バスサイクルという。
ので、リード、ライトサイクルは４バスクロックを要し
ている。すなわち、これを４−４バスサイクルという。
【００２４】以上の方法によって、ＣＰＵがＩ／Ｏバス
に対してアクセスタイミングを取るために、ユーザーは
メモリ空間、Ｉ／Ｏ空間のバス速度の違いを意識する必
要はなくなる。
に対してアクセスタイミングを取るために、ユーザーは
メモリ空間、Ｉ／Ｏ空間のバス速度の違いを意識する必
要はなくなる。
【００２５】
【実施例】本発明のＣＰＵを用いた情報処理装置の実施
例について説明する。図４は画像と音声を処理する情報
処理装置のブッロク図である。
例について説明する。図４は画像と音声を処理する情報
処理装置のブッロク図である。
【００２６】ＣＤーＲＯＭ等のゲームソフト記録媒体、
３２ビットＣＰＵ、画像・音声データ転送制御と各装置
のインターフェースを主とするコントロールユニット、
画像データ伸張変換ユニット、画像データ出力ユニッ
ト、音声データ出力ユニット、ビデオエンコーダユニッ
ト、ＶＤＰユニットなどで構成されている。各ユニット
専用にＫ−ＲＡＭ、Ｍ−ＲＡＭ、Ｒ−ＲＡＭ、Ｖ−ＲＡ
Ｍといったメモリを保有している。
３２ビットＣＰＵ、画像・音声データ転送制御と各装置
のインターフェースを主とするコントロールユニット、
画像データ伸張変換ユニット、画像データ出力ユニッ
ト、音声データ出力ユニット、ビデオエンコーダユニッ
ト、ＶＤＰユニットなどで構成されている。各ユニット
専用にＫ−ＲＡＭ、Ｍ−ＲＡＭ、Ｒ−ＲＡＭ、Ｖ−ＲＡ
Ｍといったメモリを保有している。
【００２７】ＣＰＵはメモリサポートを通じて直接ＤＲ
ＡＭを制御できるメモリ制御機能と、Ｉ／Ｏポートを通
じて様々な周辺機器と通信できるＩ／Ｏ制御機能を持っ
ている。また、タイマとパラレル入出力ポートと割り込
み制御機構も備えている。
ＡＭを制御できるメモリ制御機能と、Ｉ／Ｏポートを通
じて様々な周辺機器と通信できるＩ／Ｏ制御機能を持っ
ている。また、タイマとパラレル入出力ポートと割り込
み制御機構も備えている。
【００２８】ＣＰＵがＶＲＡＭに書き込んだ表示データ
はＶＤＰユニットが読みだし、データをビデオエンコー
ダユニットへ送ることで画面に表示される。
はＶＤＰユニットが読みだし、データをビデオエンコー
ダユニットへ送ることで画面に表示される。
【００２９】コントローラユニットはＳＣＳＩコントロ
ーラを内蔵し、ＣＤ−ＲＯＭなどの外部記憶装置からＳ
ＣＳＩインターフェースを介して画像や音声などのデー
タを取り込む。取り込まれたデータはいったんＫ−ＲＡ
Ｍにバッファリングされる。
ーラを内蔵し、ＣＤ−ＲＯＭなどの外部記憶装置からＳ
ＣＳＩインターフェースを介して画像や音声などのデー
タを取り込む。取り込まれたデータはいったんＫ−ＲＡ
Ｍにバッファリングされる。
【００３０】コントローラユニットにはＤＲＡＭコント
ローラが内蔵され、この働きによりＫ−ＲＡＭに蓄えら
れたデータは決められたタイミングで読み出される。
ローラが内蔵され、この働きによりＫ−ＲＡＭに蓄えら
れたデータは決められたタイミングで読み出される。
【００３１】自然画バックグラウンド画像データは、コ
ントローラユニット内で１ドットデータ単位でプライオ
リティ判定を行ってビデオエンコーダユニットに送り出
す。
ントローラユニット内で１ドットデータ単位でプライオ
リティ判定を行ってビデオエンコーダユニットに送り出
す。
【００３２】データ圧縮された動画像（フルカラー、パ
レット）データは画像データ伸長ユニットに送る。画像
データ伸長ユニットはデータの伸長を行った後ビデオエ
ンコーダユニットに送る。
レット）データは画像データ伸長ユニットに送る。画像
データ伸長ユニットはデータの伸長を行った後ビデオエ
ンコーダユニットに送る。
【００３３】ビデオエンコーダユニットではＶＤＰユニ
ット、コントローラユニット、画像データ伸長ユニット
から送られてきたＶＤＰ画像、自然画バックグラウンド
画像、動画像（フルカラー、パレット）データの重ね合
わせ処理、カラーパレット再生、特殊効果処理、および
Ｄ／Ａ変換などの処理を施して出力し、さらに外部回路
によって、最終的にＮＴＳＣ信号にエンコードされた画
像信号が出力される。
ット、コントローラユニット、画像データ伸長ユニット
から送られてきたＶＤＰ画像、自然画バックグラウンド
画像、動画像（フルカラー、パレット）データの重ね合
わせ処理、カラーパレット再生、特殊効果処理、および
Ｄ／Ａ変換などの処理を施して出力し、さらに外部回路
によって、最終的にＮＴＳＣ信号にエンコードされた画
像信号が出力される。
【００３４】ＣＤ−ＲＯＭなどから読み込まれたＡＤＰ
ＣＭ音声データは、画像データと同様にＫＲＡＭでバッ
ファリングされた後に、コントローラユニットにより音
声データ出力ユニットへ送られ、再生される。
ＣＭ音声データは、画像データと同様にＫＲＡＭでバッ
ファリングされた後に、コントローラユニットにより音
声データ出力ユニットへ送られ、再生される。
【００３５】
【発明の効果】本発明のＣＰＵによれば、ＣＰＵ自信が
アクセスタイミングを取るために、ユーザーはアクセス
タイミングを意識することなくプログラミングができ
る。これによってプログラミングが楽になるだけでな
く、余分な命令を付加することもないから、プログラム
エリアが縮小できる等の効果がある。
アクセスタイミングを取るために、ユーザーはアクセス
タイミングを意識することなくプログラミングができ
る。これによってプログラミングが楽になるだけでな
く、余分な命令を付加することもないから、プログラム
エリアが縮小できる等の効果がある。
【図１】本発明の実施例におけるＣＰＵのアドレス空間
である。
である。
【図２】基本３−３バスサイクル。
【図３】４−４バスサイクル。ＲＤＹをローレベルに保
って、ウェイトステートを１つ挿入した場合。これによ
って、バスサイクルを１バスクロック（ＢＣＬＫ）遅ら
せることができる。
って、ウェイトステートを１つ挿入した場合。これによ
って、バスサイクルを１バスクロック（ＢＣＬＫ）遅ら
せることができる。
【図４】本発明の実施例である画像音声処理装置のブッ
ロク図である。
ロク図である。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１１月２０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】
【実施例】本発明のＣＰＵを用いた情報処理装置の実施
例について説明する。図４は画像と音声を処理する情報
処理装置のブロック図である。
例について説明する。図４は画像と音声を処理する情報
処理装置のブロック図である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】
【発明の効果】本発明のＣＰＵによれば、ＣＰＵ自身が
アクセスタイミングを取るために、ユーザーはアクセス
タイミングを意識することなくプログラミングができ
る。これによってプログラミングが楽になるだけでな
く、余分な命令を付加することもないから、プログラム
エリアが縮小できる等の効果がある。
アクセスタイミングを取るために、ユーザーはアクセス
タイミングを意識することなくプログラミングができ
る。これによってプログラミングが楽になるだけでな
く、余分な命令を付加することもないから、プログラム
エリアが縮小できる等の効果がある。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明の実施例におけるＣＰＵのアドレス空間
である。
である。
【図２】基本３−３バスサイクル。
【図３】４−４バスサイクル。ＲＤＹをローレベルに保
って、ウェイトステートを１つ挿入した場合。これによ
って、バスサイクルを１バスクロック（ＢＣＬＫ）遅ら
せることができる。
って、ウェイトステートを１つ挿入した場合。これによ
って、バスサイクルを１バスクロック（ＢＣＬＫ）遅ら
せることができる。
【図４】本発明の実施例である画像音声処理装置のブロ
ック図である。
ック図である。
Claims (1)
- 【請求項１】 リード信号を発してからリードが完了す
るまでの間に３バスクロックかかり、サイクルの終了が
ＲＤＹ信号のハイレベル入力で終了する基本３−３バス
サイクルにおいて、ＲＤＹ信号をローレベルにして必要
な数のウェイトステートを挿入することでアクセスのタ
イミングを調整する手段を備えた中央処理装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28498392A JPH06180647A (ja) | 1992-10-01 | 1992-10-01 | バス転送速度調整機能付き中央処理装置 |
| TW085200112U TW390446U (en) | 1992-10-01 | 1993-09-08 | Information processing system |
| EP93307737A EP0590967B1 (en) | 1992-10-01 | 1993-09-29 | Wait-state control in an information processing system bus |
| DE69322051T DE69322051T2 (de) | 1992-10-01 | 1993-09-29 | Wartezustandsteuerung auf einem Informationverarbeitungssystembus |
| CA002107437A CA2107437A1 (en) | 1992-10-01 | 1993-09-30 | Information processing system |
| US08/971,405 US5822753A (en) | 1992-10-01 | 1997-11-17 | Information processing system with a memory control unit for refreshing a memory |
| US09/084,385 US6065132A (en) | 1992-10-01 | 1998-05-27 | Information processing system having a CPU for controlling access timings of separate memory and I/O buses |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28498392A JPH06180647A (ja) | 1992-10-01 | 1992-10-01 | バス転送速度調整機能付き中央処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06180647A true JPH06180647A (ja) | 1994-06-28 |
Family
ID=17685619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28498392A Pending JPH06180647A (ja) | 1992-10-01 | 1992-10-01 | バス転送速度調整機能付き中央処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06180647A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5876955A (ja) * | 1981-10-30 | 1983-05-10 | Hitachi Ltd | デ−タ処理装置 |
| JPS60164841A (ja) * | 1984-02-08 | 1985-08-27 | Mitsubishi Electric Corp | コンピユ−タプログラムの実行速度制御装置 |
| JPS61249163A (ja) * | 1985-04-27 | 1986-11-06 | Shimadzu Corp | ウエイトサイクル発生回路 |
-
1992
- 1992-10-01 JP JP28498392A patent/JPH06180647A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5876955A (ja) * | 1981-10-30 | 1983-05-10 | Hitachi Ltd | デ−タ処理装置 |
| JPS60164841A (ja) * | 1984-02-08 | 1985-08-27 | Mitsubishi Electric Corp | コンピユ−タプログラムの実行速度制御装置 |
| JPS61249163A (ja) * | 1985-04-27 | 1986-11-06 | Shimadzu Corp | ウエイトサイクル発生回路 |
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