JPS60129866A - 処理装置の制御方式 - Google Patents
処理装置の制御方式Info
- Publication number
- JPS60129866A JPS60129866A JP23936083A JP23936083A JPS60129866A JP S60129866 A JPS60129866 A JP S60129866A JP 23936083 A JP23936083 A JP 23936083A JP 23936083 A JP23936083 A JP 23936083A JP S60129866 A JPS60129866 A JP S60129866A
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- JP
- Japan
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- memory
- signal
- control circuit
- cpu
- access time
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4239—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with asynchronous protocol
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、ＣＰＵ （処理装置）の制御方式、特にメモ
リ等のアクセスタイムに合わせたＣＰＵによる制御を可
能にするＣＰＵの制御方式に関するものである。
リ等のアクセスタイムに合わせたＣＰＵによる制御を可
能にするＣＰＵの制御方式に関するものである。
（技術の背景と問題点）
従来、ＣＰＵからの要求に基づきメモリ等をアクセスす
るアクセスタイムは固定的であり、一般に高速性がめら
れていた。
るアクセスタイムは固定的であり、一般に高速性がめら
れていた。
しかしながら、ユーザ全てが必ずしも高速処理を必要と
するわけではなく、特に、低価格のアクセスタイムの長
いメモリ等でも十分に目的を達する場合であっても、簡
単にＣＰＵに接続して使用することが行い難い場合があ
った。このため、ユーザのアプリケイジョンに合致した
コストパフォーマンスの高い計算機システムを供給し難
いという問題点があった。
するわけではなく、特に、低価格のアクセスタイムの長
いメモリ等でも十分に目的を達する場合であっても、簡
単にＣＰＵに接続して使用することが行い難い場合があ
った。このため、ユーザのアプリケイジョンに合致した
コストパフォーマンスの高い計算機システムを供給し難
いという問題点があった。
（発明の目的と構成）
本発明の目的は、前記問題点を解決することにあり、メ
モリ等のアクセスタイムに合わせた制御信号をメモリ側
からＣＰＵに返送することにより。
モリ等のアクセスタイムに合わせた制御信号をメモリ側
からＣＰＵに返送することにより。
ユーザのアプリケイジョンに合致させた計算機システム
を簡単な構成により提供することにある。
を簡単な構成により提供することにある。
そのため１本発明の処理装置の制御方式は、処理装置か
ら送出されたアクセス要求信号と、該アクセス要求信号
に基づきメモリをアクセスするメモリ制御回路と、前記
アクセス要求信号に基づき所定サイクル遅延させたメモ
リの動作可能状態を示すレディ信号を前記処理装置に返
送するレディ制御回路とを備え、処理装置に接続された
メモリのアクセス時間に見合うタイミングで前記レディ
信号を返送するようにしたことを特徴としている。
ら送出されたアクセス要求信号と、該アクセス要求信号
に基づきメモリをアクセスするメモリ制御回路と、前記
アクセス要求信号に基づき所定サイクル遅延させたメモ
リの動作可能状態を示すレディ信号を前記処理装置に返
送するレディ制御回路とを備え、処理装置に接続された
メモリのアクセス時間に見合うタイミングで前記レディ
信号を返送するようにしたことを特徴としている。
（発明の実施例）
以下図面に基づいて本発明の詳細な説明する。
第１図は従来のメモリアクセスを説明する説明図、第２
図は本発明の１実施例、第３図は第２図図示本発明の１
実施例の動作を説明する説明図。
図は本発明の１実施例、第３図は第２図図示本発明の１
実施例の動作を説明する説明図。
第４図は第２図図示ＲＤＹ制御回路の具体的回路例、第
５図は第４図図示ＲＤＹ制御回路の具体的回路例の動作
を説明する説明図を示す。
５図は第４図図示ＲＤＹ制御回路の具体的回路例の動作
を説明する説明図を示す。
図中、１はＲＤＹ制御回路、２はＣＰＵ （処理装置）
、３はメモリ制御回路、４はメモリブロック、５はＥｃ
ｃ制御回路、６はＰＲＱ信号入力端子、７はＲＤＹ信号
出力端子、８．１３はＪ−にフリップフロップ回路、９
はカウンタ、１０はコンパレータ、１１は設定レジスタ
、１２．１４はアンド回路を表す。
、３はメモリ制御回路、４はメモリブロック、５はＥｃ
ｃ制御回路、６はＰＲＱ信号入力端子、７はＲＤＹ信号
出力端子、８．１３はＪ−にフリップフロップ回路、９
はカウンタ、１０はコンパレータ、１１は設定レジスタ
、１２．１４はアンド回路を表す。
第１図■はＣＬＫ信号波形、即ちＣＰＵ等を同期して制
御するクロック信号波形を示し、ＴｌないしＴ４のサイ
クルによってメモリ等がアクセスされる一連の信号波形
を示す。
御するクロック信号波形を示し、ＴｌないしＴ４のサイ
クルによってメモリ等がアクセスされる一連の信号波形
を示す。
第１図■はＰＲＱ信号波形、即ちＣＰＵからメモリ等に
アクセスを要求するプロセッサリクエスト信号（ＰＲＱ
信号）波形を示し、該ＰＲＱ信号に基づきメモリ等のア
クセス動作が開始される信号波形を示す。
アクセスを要求するプロセッサリクエスト信号（ＰＲＱ
信号）波形を示し、該ＰＲＱ信号に基づきメモリ等のア
クセス動作が開始される信号波形を示す。
第１図■はデータ波形を示し１例えばＤｏないしＤ１５
からなるデータがメモリから読み出されてＣＰＵに供給
される状態の波形を示す。該データが有効にＣＰ’ Ｕ
によって読み出されるには図示メモリ・アクセス・タイ
ムおよびＥｃｃ（エラーチェック）タイムの時間が必要
である。メモリ・アクセス・タイムはデータがメモリか
ら読み出される時間であり、ＥＣＣタイムは読み出され
たデータのエラーの有無をチェックし、誤りがあれば自
動修正等を行うために必要な時間である。
からなるデータがメモリから読み出されてＣＰＵに供給
される状態の波形を示す。該データが有効にＣＰ’ Ｕ
によって読み出されるには図示メモリ・アクセス・タイ
ムおよびＥｃｃ（エラーチェック）タイムの時間が必要
である。メモリ・アクセス・タイムはデータがメモリか
ら読み出される時間であり、ＥＣＣタイムは読み出され
たデータのエラーの有無をチェックし、誤りがあれば自
動修正等を行うために必要な時間である。
第１図■はＲＤ Ｙ （ｒｅａｄｙ ）信号波形、即ち
ＣＰＵからのアクセス要求に対してメモリ等からＣ、Ｐ
Ｕヘアクセス準備完了を知らせるための信号波形を示す
。該ＲＤＹ信号に基づいてＣＰＵは次のマシンサイクル
Ｔ４の立ち下がり時点でのデータ（第１図■）を読み取
る。
ＣＰＵからのアクセス要求に対してメモリ等からＣ、Ｐ
Ｕヘアクセス準備完了を知らせるための信号波形を示す
。該ＲＤＹ信号に基づいてＣＰＵは次のマシンサイクル
Ｔ４の立ち下がり時点でのデータ（第１図■）を読み取
る。
このように、従来のＣＰＵは一般に固定的に所定のマシ
ンサイクルによって、前述の例では４−マシンサイクル
によってメモリ等をアクセスすると共に、可及的に高速
動作を行うことを目的としていた。このため９例えばユ
ーザのアプリケイジョンに応じた安価な低速アクセスタ
イムのメモリ等を簡単な構成によって使用することは困
難であった。また、低速のアクセスタイムを有するメモ
リ等と接続するためにＣＰＵのマシンサイクルの速度を
低下させてしまったのでは折角のＣＰＵの高速処理能力
が低下してしまい、計算機システムのコストパフォーマ
ンスを可及的に高く維持することが出来なくなってしま
うという問題点があった。
ンサイクルによって、前述の例では４−マシンサイクル
によってメモリ等をアクセスすると共に、可及的に高速
動作を行うことを目的としていた。このため９例えばユ
ーザのアプリケイジョンに応じた安価な低速アクセスタ
イムのメモリ等を簡単な構成によって使用することは困
難であった。また、低速のアクセスタイムを有するメモ
リ等と接続するためにＣＰＵのマシンサイクルの速度を
低下させてしまったのでは折角のＣＰＵの高速処理能力
が低下してしまい、計算機システムのコストパフォーマ
ンスを可及的に高く維持することが出来なくなってしま
うという問題点があった。
そこで２本発明では、高速マシンサイクルのもとでＣＰ
Ｕの処理速度を低下させることなく、メモリ等のアクセ
スタイムに合わせた前記ＲＤＹ信号をＣＰＵに返送する
ことにより、計算機システムのコストパフォーマンスを
高（維持することとしている。以下説明する。
Ｕの処理速度を低下させることなく、メモリ等のアクセ
スタイムに合わせた前記ＲＤＹ信号をＣＰＵに返送する
ことにより、計算機システムのコストパフォーマンスを
高（維持することとしている。以下説明する。
第２図図中１はＲＤＹ制御回路であって、 ＣＰＵ２か
らのＰＲＱ信号に対して、アクセスするメモリのアクセ
スタイムに応じたＲＤＹ信号をＣＰＵ２へ返送するため
の回路である。
らのＰＲＱ信号に対して、アクセスするメモリのアクセ
スタイムに応じたＲＤＹ信号をＣＰＵ２へ返送するため
の回路である。
ＰＲＱ信号が入力されたメモリ制御回路３は。
例えば読み出すためのリード信号あるいはアドレス信号
等をメモリブロック４に供給する。そして。
等をメモリブロック４に供給する。そして。
所定のアクセスタイム経過後にメモリブロック４から所
定のデータが読み出されＥｃｃ制御回路５に入力される
。該Ｅｃｃ制御回路５は読み出されたデータに含まれる
エラーチェック用のビットを用いて該データの誤りの有
無を検出し、誤りがあれば自動修正等の処理を行う。該
Ｅｃｃ制御回路５によって所定の処理が行われた後、Ｃ
ＰＵ２はデータを読み込むことによって一連のアクセス
が終了する。
定のデータが読み出されＥｃｃ制御回路５に入力される
。該Ｅｃｃ制御回路５は読み出されたデータに含まれる
エラーチェック用のビットを用いて該データの誤りの有
無を検出し、誤りがあれば自動修正等の処理を行う。該
Ｅｃｃ制御回路５によって所定の処理が行われた後、Ｃ
ＰＵ２はデータを読み込むことによって一連のアクセス
が終了する。
また、ＣＰＵ２は所定のデータをＥｃｃ制御回路５を介
してメモリブロック４に書き込むことも出来る。
してメモリブロック４に書き込むことも出来る。
第３図■はＣＬＫ信号波形を示し、マシンサイクルＴＩ
、Ｔ２．Ｔ３．Ｔ４およびＴｗからなる波形を示す。Ｔ
ｗばＣＰＵ２が待機状態のマシンサイクルにある状態を
示す。
、Ｔ２．Ｔ３．Ｔ４およびＴｗからなる波形を示す。Ｔ
ｗばＣＰＵ２が待機状態のマシンサイクルにある状態を
示す。
第３図■はＣＰＵ２からメモリ等にアクセスを要求する
ＰＲＱ信号波形を示す。
ＰＲＱ信号波形を示す。
第３図■はメモリから読み出されたデータＤＯないしＤ
１５の波形を示し、ＥＣＣ制御回路５からのデータ出力
信号波形を示す。ＣＰＵ２がデータ出力信号波形からデ
ータＤ０ないしＤ１５を読み出す時間は、メモリブロッ
ク４からデータが読み出されるメモリアクセスタイムと
該読み出されたデータの誤りの有無をチェック等するの
に必要な時間であるＥｃｃタイムとの和の時間となる。
１５の波形を示し、ＥＣＣ制御回路５からのデータ出力
信号波形を示す。ＣＰＵ２がデータ出力信号波形からデ
ータＤ０ないしＤ１５を読み出す時間は、メモリブロッ
ク４からデータが読み出されるメモリアクセスタイムと
該読み出されたデータの誤りの有無をチェック等するの
に必要な時間であるＥｃｃタイムとの和の時間となる。
Ｅｃｃタイムを費やすことにより読み出されたデータの
信頼性が高められる。
信頼性が高められる。
第３図■はＲＤＹ信号波形であって、該ＲＤＹ信号波形
が送出された次のマシンサイクルの立ち下がり （マシ
ンサイクルＴ４の立ち下がり）時にＣＰＵ２がデータＤ
０ないしＤ１５（第３図■）を読み取るだめの信号波形
を示す。第３図図示の場合には第１図図示の場合に比べ
てＲＤＹ信号を発するタイミングを１サイクル分遅らせ
るようにして、メモリアクセスタイムの大きいメモリに
対処するようにしており、第２図図示のＲＤＹ制御回路
１がそのタイミングを計ってＣＰＵ２に通知するように
している。
が送出された次のマシンサイクルの立ち下がり （マシ
ンサイクルＴ４の立ち下がり）時にＣＰＵ２がデータＤ
０ないしＤ１５（第３図■）を読み取るだめの信号波形
を示す。第３図図示の場合には第１図図示の場合に比べ
てＲＤＹ信号を発するタイミングを１サイクル分遅らせ
るようにして、メモリアクセスタイムの大きいメモリに
対処するようにしており、第２図図示のＲＤＹ制御回路
１がそのタイミングを計ってＣＰＵ２に通知するように
している。
第４図には第２図図示ＲＤＹ制御回路１の具体的回路例
を示しである。ＰＲＱ信号をＰＲＱ信号入力端子６に入
力することにより、設定レジスタ１１に手入力した待機
サイクルＴｗ数の分あるいはプログラムによって設定さ
れた待機サイクルＴＷ数の分だけ遅らされてＲＤＹ信号
がＲＤＹ信号出力端子７から出力される。以下第５図を
用いて動作を詳細に説明する。
を示しである。ＰＲＱ信号をＰＲＱ信号入力端子６に入
力することにより、設定レジスタ１１に手入力した待機
サイクルＴｗ数の分あるいはプログラムによって設定さ
れた待機サイクルＴＷ数の分だけ遅らされてＲＤＹ信号
がＲＤＹ信号出力端子７から出力される。以下第５図を
用いて動作を詳細に説明する。
ＰＲＱ信号（第５図■）がＰＲＱ信号入力端子６に入力
されると、Ｊ−にフリップフロップ回路８がＣＬＫ信号
のＴＩサイクルの立ち下がり時にセットされ、・■］レ
ベルのＦ０信号を出力する（第５図■矢印）。
されると、Ｊ−にフリップフロップ回路８がＣＬＫ信号
のＴＩサイクルの立ち下がり時にセットされ、・■］レ
ベルのＦ０信号を出力する（第５図■矢印）。
これにより、カウンタ９はＣＬＫ信号（第５図■）のＴ
２サイクル、Ｔ３サイクルおよびＴｗサイクルの各立ち
下がり時において計数する。該計数値はコンパレータ１
０に入力される。一方、前述した遅延すべきサイクルＴ
ｗ数を設定した設定レジスタ１１からの設定値がコンパ
レータ１０に入力され、前記カウンタ９から入力された
計数値と比較され２等しくなった場合、コンパレータ１
０は■（レベル信号をアンド回路１２に出力する。
２サイクル、Ｔ３サイクルおよびＴｗサイクルの各立ち
下がり時において計数する。該計数値はコンパレータ１
０に入力される。一方、前述した遅延すべきサイクルＴ
ｗ数を設定した設定レジスタ１１からの設定値がコンパ
レータ１０に入力され、前記カウンタ９から入力された
計数値と比較され２等しくなった場合、コンパレータ１
０は■（レベル信号をアンド回路１２に出力する。
該アンド回路１２ばＪ−にフリップフロップ回路８から
のＨレベルのＦＯ倍信号前記コンパレータ１０からのＨ
レベル信号とのアンド論理の結果であるＩ］レベル信号
をＪ−にフリップフロップ回路１３に入力する。該Ｊ−
にフリップフロップ回路１３にＣＬＫ信号が入力される
と、ＨレベルのＦ１信号を出力する（第５図■矢印）。
のＨレベルのＦＯ倍信号前記コンパレータ１０からのＨ
レベル信号とのアンド論理の結果であるＩ］レベル信号
をＪ−にフリップフロップ回路１３に入力する。該Ｊ−
にフリップフロップ回路１３にＣＬＫ信号が入力される
と、ＨレベルのＦ１信号を出力する（第５図■矢印）。
該Ｆ１信号は待機サイクルＴｗの最後のサイクルに送出
されるものごあり、該Ｆ１信号と前記Ｆ０信号とのアン
ド論理がアンド回路１４によって取られ、ＲＤＹ信号出
力端子７からＨレベルのＲＤＹ信号（第５図■）として
出力される。
されるものごあり、該Ｆ１信号と前記Ｆ０信号とのアン
ド論理がアンド回路１４によって取られ、ＲＤＹ信号出
力端子７からＨレベルのＲＤＹ信号（第５図■）として
出力される。
そして、最後のサイクルＴｗの立ち下がりのＣＬＫ信号
によってＪ−にフリップフロップ回路８がリセットされ
、前記Ｆ０信号（第５図■）およびＲ−ＤＹ倍信号第５
図■）をＬレベルとすると共にカウンタ９をリセットし
て初期状態にする。更に次のサイクルＴ４の立ち下がり
のＣＬＫ信号（第５図■）によって前記Ｊ−にフリップ
フロップ回路１３がリセットされＦ１信号（第５図■）
がＬレベルとなる。
によってＪ−にフリップフロップ回路８がリセットされ
、前記Ｆ０信号（第５図■）およびＲ−ＤＹ倍信号第５
図■）をＬレベルとすると共にカウンタ９をリセットし
て初期状態にする。更に次のサイクルＴ４の立ち下がり
のＣＬＫ信号（第５図■）によって前記Ｊ−にフリップ
フロップ回路１３がリセットされＦ１信号（第５図■）
がＬレベルとなる。
（発明の効果）
以上説明した如く１本発明によれば、ＣＰＵからのアク
セス要求に対してメモリ等のアクセスタイムに合わせた
ＲＤＹ信号をＣＰＵに返送するため、ＣＰＵの高速処理
性能を殆ど低下させることなく、ユーザのアプリケイジ
ョンに合致させた低価格のメモリ等を用いたコストパフ
ォーマンスの高い計算機システムを容易に構成すること
が可能となる。
セス要求に対してメモリ等のアクセスタイムに合わせた
ＲＤＹ信号をＣＰＵに返送するため、ＣＰＵの高速処理
性能を殆ど低下させることなく、ユーザのアプリケイジ
ョンに合致させた低価格のメモリ等を用いたコストパフ
ォーマンスの高い計算機システムを容易に構成すること
が可能となる。
第１図は従来のメモリアクセスを説明する説明図、第２
図は本発明の１実施例、第３図は第２図図示本発明の１
実施例の動作を説明する説明図。 第４図は第２図図示ＲＤＹ制御回路の具体的回路例、第
５図は第４図図示ＲＤＹ制御回路の具体的回路例の動作
を説明する説明図を示す。 図中、１はＲＤＹ制御回路、２はｃｐｕ ＜処理装置）
、３はメモリ制御回路、４はメモリブロック、５ばＥｃ
ｃ制御回路、６はＰＲＱ信号入力端子、７はＲＤＹ信号
出力端子、８．１３はＪ−にフリップフロップ回路、９
はカウンタ、１０はコンパレータ、１１は設定レジスタ
、１２．１４はアンド回路を表す。 特許出願人 富士通株式会社 代理人弁理士 森１）寛（外１名） 第 ３ 凪 ■ＲＤＹイ１シテ
図は本発明の１実施例、第３図は第２図図示本発明の１
実施例の動作を説明する説明図。 第４図は第２図図示ＲＤＹ制御回路の具体的回路例、第
５図は第４図図示ＲＤＹ制御回路の具体的回路例の動作
を説明する説明図を示す。 図中、１はＲＤＹ制御回路、２はｃｐｕ ＜処理装置）
、３はメモリ制御回路、４はメモリブロック、５ばＥｃ
ｃ制御回路、６はＰＲＱ信号入力端子、７はＲＤＹ信号
出力端子、８．１３はＪ−にフリップフロップ回路、９
はカウンタ、１０はコンパレータ、１１は設定レジスタ
、１２．１４はアンド回路を表す。 特許出願人 富士通株式会社 代理人弁理士 森１）寛（外１名） 第 ３ 凪 ■ＲＤＹイ１シテ
Claims (1)
- 【特許請求の範囲】 処理装置から送出されたアクセス要求信号と。 該アクセス要求信号に基づきメモリをアクセスするメモ
リ制御回路と、前記アクセス要求信号に基づき所定サイ
クル遅延させたメモ−りの動作可能状態を示すレディ信
号を前記処理装置に返送するレディ制御回路とを備え、
処理装置に接続されたメモリのアクセス時間に見合うタ
イミングで前記レディ信号を返送するようにしたことを
特徴とする処理装置の制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23936083A JPS60129866A (ja) | 1983-12-19 | 1983-12-19 | 処理装置の制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23936083A JPS60129866A (ja) | 1983-12-19 | 1983-12-19 | 処理装置の制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60129866A true JPS60129866A (ja) | 1985-07-11 |
Family
ID=17043596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23936083A Pending JPS60129866A (ja) | 1983-12-19 | 1983-12-19 | 処理装置の制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60129866A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5876955A (ja) * | 1981-10-30 | 1983-05-10 | Hitachi Ltd | デ−タ処理装置 |
-
1983
- 1983-12-19 JP JP23936083A patent/JPS60129866A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5876955A (ja) * | 1981-10-30 | 1983-05-10 | Hitachi Ltd | デ−タ処理装置 |
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