JPS61265914A - デユ−テイ比調整回路 - Google Patents
デユ−テイ比調整回路Info
- Publication number
- JPS61265914A JPS61265914A JP10852585A JP10852585A JPS61265914A JP S61265914 A JPS61265914 A JP S61265914A JP 10852585 A JP10852585 A JP 10852585A JP 10852585 A JP10852585 A JP 10852585A JP S61265914 A JPS61265914 A JP S61265914A
- Authority
- JP
- Japan
- Prior art keywords
- duty ratio
- gates
- gate
- nand
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパルスのデューティ比を調整する回路に関し、
特にＣＭＯ８論理集積回路において入力パルスを変える
ことなしに内部ゲートの構成によりデューティ比を制御
できるデューティ調整回路に関する。
特にＣＭＯ８論理集積回路において入力パルスを変える
ことなしに内部ゲートの構成によりデューティ比を制御
できるデューティ調整回路に関する。
ＣＭＯ８論理集積回路の設計において任意のデユーティ
比を持つパルスを必要とすることが多くある。
比を持つパルスを必要とすることが多くある。
従来、この種のデューティ比調整回路は、第５図に示す
ように、入力端子１【に加えられた入力パルスを直接Ｏ
Ｒグー）１３〜１７の一方の入力に加えるとともにＡＮ
Ｄゲート１３〜１７の数と同じ数のインバータゲートを
直列に接続したインバータ多段ゲート１２の各接続点か
らＯＲグー）１３〜【７の他方の入力に加え、各ＯＲグ
ー）１３〜【７の出力からそれぞれデューティ比の異な
るパルスを得、このデユーティ比の異なるパルスを選択
して用いていた。各回路点ｆ、ｇ、ｈ の波形を第６図
に示した。回路点りに得られるパルスの幅は５個のイン
バータ多段ゲー）１２による遅延分だけ広がっている。
ように、入力端子１【に加えられた入力パルスを直接Ｏ
Ｒグー）１３〜１７の一方の入力に加えるとともにＡＮ
Ｄゲート１３〜１７の数と同じ数のインバータゲートを
直列に接続したインバータ多段ゲート１２の各接続点か
らＯＲグー）１３〜【７の他方の入力に加え、各ＯＲグ
ー）１３〜【７の出力からそれぞれデューティ比の異な
るパルスを得、このデユーティ比の異なるパルスを選択
して用いていた。各回路点ｆ、ｇ、ｈ の波形を第６図
に示した。回路点りに得られるパルスの幅は５個のイン
バータ多段ゲー）１２による遅延分だけ広がっている。
このように、従来のデユーティ比調整回路は構成が複雑
で内部ゲート間の配線長がばらつきやすり出力パルス幅
を一定にすることが困難でるり、容易に設計することが
できないという欠点がめりた０ 本発明の目的は、この問題を解決し、構成を単純化し、
容易にデユーティ比を調整できる回路を提供することに
ある。
で内部ゲート間の配線長がばらつきやすり出力パルス幅
を一定にすることが困難でるり、容易に設計することが
できないという欠点がめりた０ 本発明の目的は、この問題を解決し、構成を単純化し、
容易にデユーティ比を調整できる回路を提供することに
ある。
本発明のデューティ比調整回路は一導電型のトランジス
タと他の導電型のトランジスタとの対を複数用い、一方
の導電型のトランジスタ同志は直列に接続し、他方の導
電型のトランジスタ同志は並列に接続し、これら直列接
続と並列接続とを電源間で直列に接続して構成されるＮ
ＡＮＤゲートとＮＯＲゲートとを交互に縦続接続して形
成されている。
タと他の導電型のトランジスタとの対を複数用い、一方
の導電型のトランジスタ同志は直列に接続し、他方の導
電型のトランジスタ同志は並列に接続し、これら直列接
続と並列接続とを電源間で直列に接続して構成されるＮ
ＡＮＤゲートとＮＯＲゲートとを交互に縦続接続して形
成されている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例であり、第２図はそのタイミ
ングチャートである。２個のＮＡＮＤゲート２，４と２
個のＮＯＲゲート３，５が交互に縦続接続されている。
ングチャートである。２個のＮＡＮＤゲート２，４と２
個のＮＯＲゲート３，５が交互に縦続接続されている。
入力端子りに加えられるパルスは初段のＮＡＮＤゲート
出力２の一方の入力に加えられている。ＮＡＮＤゲート
２，４の入力の一方は電源ＶＤＤに接続されてインバー
タ動作をしており、ＮＯＲ，ゲート３．５の入力の一方
も接地電位ＧＮＤＫ接続されてインバータ動作している
。
出力２の一方の入力に加えられている。ＮＡＮＤゲート
２，４の入力の一方は電源ＶＤＤに接続されてインバー
タ動作をしており、ＮＯＲ，ゲート３．５の入力の一方
も接地電位ＧＮＤＫ接続されてインバータ動作している
。
本実施例の動作を説明する前に、０ＭＯ８の基本ゲート
についてその特性を説明する。第３図（ａｌに示す通り
、インバータ回路はＰチャンネルＭＯ８ＦＥＴ−とＮチ
ャンネルＭＯ８ＦＥＴがそれぞれＬつ直列に接続されて
いるが、２人力ＮＯＲゲートでは、同図（ｂｌに示すよ
うに、ＮチャネルＭＯ８Ｆ’ＥＴ２個が直列に接続され
、ＰチャンネルＭＯ８ＦＥＴ２個が並列に接続されてい
る。また、２人力ＮＯＲゲートでは、同図（ｃｌに示す
ように、ＰチャネルＭＯ８ＦＥＴ２個か直列に接続され
、ＮチャンネルＭＯ８ＦＥＴ２個が並列に接続されてい
る。仮にＰ。
についてその特性を説明する。第３図（ａｌに示す通り
、インバータ回路はＰチャンネルＭＯ８ＦＥＴ−とＮチ
ャンネルＭＯ８ＦＥＴがそれぞれＬつ直列に接続されて
いるが、２人力ＮＯＲゲートでは、同図（ｂｌに示すよ
うに、ＮチャネルＭＯ８Ｆ’ＥＴ２個が直列に接続され
、ＰチャンネルＭＯ８ＦＥＴ２個が並列に接続されてい
る。また、２人力ＮＯＲゲートでは、同図（ｃｌに示す
ように、ＰチャネルＭＯ８ＦＥＴ２個か直列に接続され
、ＮチャンネルＭＯ８ＦＥＴ２個が並列に接続されてい
る。仮にＰ。
Ｎ両チャンネルＭＯ８ＰＥＴの１個当りの躯動能力全同
じとすると、インバータ回路の出力特性は第４図（ａ）
の如くなるのに対し、２人力ＮＡＮＤ回路では同図（ｂ
ｌの如く立ち下がりが遅ぐなシ、また２人力ＮＯＲ回路
では同図（ｃｌの如く立ち上がりが遅くなる。
じとすると、インバータ回路の出力特性は第４図（ａ）
の如くなるのに対し、２人力ＮＡＮＤ回路では同図（ｂ
ｌの如く立ち下がりが遅ぐなシ、また２人力ＮＯＲ回路
では同図（ｃｌの如く立ち上がりが遅くなる。
さて、ここで第り図に示した一実施例の動作を第３図、
第４図の動作をもとに第２図のタイミングチャートを使
って説明する。
第４図の動作をもとに第２図のタイミングチャートを使
って説明する。
まず、入力端子１からデユーティ比５０チの方形波（ａ
ｔ ｋ入力すると、ＮＡＮＤゲート２を通過することに
よってその出力（ｂｌの立ち下りが立ち上りより遅くな
り、デユーティ比はその分小さくなる。次にＮＯＲゲー
ト３′ｔ−通過することによってその出力（ｃｌの立ち
上りが立下りより遅くなり、デユーティ−比はその分小
さくなる。同様にＮＡＮＤゲート４、ＮＯＲゲート５を
通過することによってパルスのデューティ比は第２図（
ｄ） 、 （ｅ）の如く小さくなって行く。
ｔ ｋ入力すると、ＮＡＮＤゲート２を通過することに
よってその出力（ｂｌの立ち下りが立ち上りより遅くな
り、デユーティ比はその分小さくなる。次にＮＯＲゲー
ト３′ｔ−通過することによってその出力（ｃｌの立ち
上りが立下りより遅くなり、デユーティ−比はその分小
さくなる。同様にＮＡＮＤゲート４、ＮＯＲゲート５を
通過することによってパルスのデューティ比は第２図（
ｄ） 、 （ｅ）の如く小さくなって行く。
以上説明したように、本発明はＮＡＮＤゲート。
ＮＯＲゲー）１−交互に縦続接続するという単純な回路
構成でデユーティ比を調整するものであり、縦続接続さ
れるＮＡＮＤグー）、ＮＯ几ゲー）・の層外まｔは段数
を変えることにより、必要なデ−ティ比を得ることがで
き、また内部ゲート間の配線長を一定にすることも容易
でるる。
構成でデユーティ比を調整するものであり、縦続接続さ
れるＮＡＮＤグー）、ＮＯ几ゲー）・の層外まｔは段数
を変えることにより、必要なデ−ティ比を得ることがで
き、また内部ゲート間の配線長を一定にすることも容易
でるる。
さらに、ＣＭＯ８論理集積回路の内、特にゲートアレイ
の開発ＶＣおいては上記ＮＡＮＤゲー） 、 ＮＯＲ。
の開発ＶＣおいては上記ＮＡＮＤゲー） 、 ＮＯＲ。
ゲートを一組のブロックとして登録し、容易に設計する
ことができる。
ことができる。
第【図は本発明の一実施例を示す回路ブロック図、第２
図（ａｔ〜（ｅ）は第Ｅ図における各部のタイミングチ
ャートでめる。 第３図（ａｔ〜（ｃｌは、ＣＭＯ８基本ゲートでるるイ
ンバーター、ＮＡＮＤゲー）、ＡＮＤゲートの回路図で
あり、第４図（ａｌ 〜（ｃ）は、第３図１ａｌ 〜（
ｃｌに示した各基本ゲートの出力特性を示す波形図でる
る。 第５図は従来技術の一実施例を示す回路プロッり図、第
６図＃千＃壬細は第５図における各部の波形図である。 １．１１・・・・・・入力端子、２，４・・・・・・Ｎ
ＡＮＤゲート、３，５・・・・・・Ｎｏｎ” −ト、１
２・・・・・・インバータ多段ゲート、１３，１４，１
５，１６，１７・・・・・・０几ゲート。 ＄１凶 躬２ 図 偵２イ）ハ”−タｒｊＭ＃ （ｔｙ）２人１
１ＮＡＮＤ＄ｇ （Ｃ）２人ｆ）Ｓｔ）ＲＩＢＫ
第３図 （ａΣイシハ゛°−夕１！ｌｉ＃ （ｂ）’２）ＪｙＮＡＮＤｆＪ犀 （Ｃ）２ＭＮＯＲＩｌｌＩ、 第４図
図（ａｔ〜（ｅ）は第Ｅ図における各部のタイミングチ
ャートでめる。 第３図（ａｔ〜（ｃｌは、ＣＭＯ８基本ゲートでるるイ
ンバーター、ＮＡＮＤゲー）、ＡＮＤゲートの回路図で
あり、第４図（ａｌ 〜（ｃ）は、第３図１ａｌ 〜（
ｃｌに示した各基本ゲートの出力特性を示す波形図でる
る。 第５図は従来技術の一実施例を示す回路プロッり図、第
６図＃千＃壬細は第５図における各部の波形図である。 １．１１・・・・・・入力端子、２，４・・・・・・Ｎ
ＡＮＤゲート、３，５・・・・・・Ｎｏｎ” −ト、１
２・・・・・・インバータ多段ゲート、１３，１４，１
５，１６，１７・・・・・・０几ゲート。 ＄１凶 躬２ 図 偵２イ）ハ”−タｒｊＭ＃ （ｔｙ）２人１
１ＮＡＮＤ＄ｇ （Ｃ）２人ｆ）Ｓｔ）ＲＩＢＫ
第３図 （ａΣイシハ゛°−夕１！ｌｉ＃ （ｂ）’２）ＪｙＮＡＮＤｆＪ犀 （Ｃ）２ＭＮＯＲＩｌｌＩ、 第４図
Claims (1)
- 一方の導電型のトランジスタと他方の導電型のトランジ
スタとの対を複数用い、一方の導電型のトランジスタ同
志は直列に接続し、他方の導電型のトランジスタ同志は
並列に接続し、各対を構成するトランジスタの入力電極
同志を接続して構成されるＮＡＮＤゲートとＮＯＲゲー
トとを交互に縦続接続したことを特徴とするデューティ
比調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10852585A JPS61265914A (ja) | 1985-05-20 | 1985-05-20 | デユ−テイ比調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10852585A JPS61265914A (ja) | 1985-05-20 | 1985-05-20 | デユ−テイ比調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61265914A true JPS61265914A (ja) | 1986-11-25 |
Family
ID=14487013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10852585A Pending JPS61265914A (ja) | 1985-05-20 | 1985-05-20 | デユ−テイ比調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61265914A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013030827A (ja) * | 2011-07-26 | 2013-02-07 | Toshiba Corp | レベルシフト回路 |
| JP2017167799A (ja) * | 2016-03-16 | 2017-09-21 | 株式会社東芝 | 乱数生成回路 |
-
1985
- 1985-05-20 JP JP10852585A patent/JPS61265914A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013030827A (ja) * | 2011-07-26 | 2013-02-07 | Toshiba Corp | レベルシフト回路 |
| JP2017167799A (ja) * | 2016-03-16 | 2017-09-21 | 株式会社東芝 | 乱数生成回路 |
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