JPS6349933B2 - - Google Patents
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- Publication number
- JPS6349933B2 JPS6349933B2 JP8901481A JP8901481A JPS6349933B2 JP S6349933 B2 JPS6349933 B2 JP S6349933B2 JP 8901481 A JP8901481 A JP 8901481A JP 8901481 A JP8901481 A JP 8901481A JP S6349933 B2 JPS6349933 B2 JP S6349933B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- circuit
- input
- output
- order
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は、位相の相異なる２つのパルスがある
とき、パルスの立上り、あるいはパルスの立下り
に関して、どちらのパルスが先に変化したかを判
別するパルス順序判定回路に関する。
とき、パルスの立上り、あるいはパルスの立下り
に関して、どちらのパルスが先に変化したかを判
別するパルス順序判定回路に関する。
従来から公知のパルス順序判定回路の一例とし
ては、第１図に示すように、２入力パルスの一方
を論理反転した後、両者の論理積を求める方法が
知られている。
ては、第１図に示すように、２入力パルスの一方
を論理反転した後、両者の論理積を求める方法が
知られている。
第１図において、１は第１の入力端子、２は第
２の入力端子、３は論理反転回路、５は出力端子
である。
２の入力端子、３は論理反転回路、５は出力端子
である。
第２図ａ，ｂは、２つの入力端子に印加される
入力パルスＡおよびＢと出力パルスＸの関係を示
したもので、もし第２の入力端子に早くパルスが
入力された場合にはその時刻において出力端子に
パルスが出力され、一方第１の入力端子に早くパ
ルスが入力された場合にはその時刻において出力
端子にパルスが出力されない。
入力パルスＡおよびＢと出力パルスＸの関係を示
したもので、もし第２の入力端子に早くパルスが
入力された場合にはその時刻において出力端子に
パルスが出力され、一方第１の入力端子に早くパ
ルスが入力された場合にはその時刻において出力
端子にパルスが出力されない。
次にパルスの立下り時刻に着目すると、第１の
入力端子のパルスが早く終了するとその時刻にお
いて出力端子にパルスが出力され、第１の入力端
子パルスが遅く終了した場合はその時刻において
出力端子にパルスが出力されない。
入力端子のパルスが早く終了するとその時刻にお
いて出力端子にパルスが出力され、第１の入力端
子パルスが遅く終了した場合はその時刻において
出力端子にパルスが出力されない。
以上説明したように、従来公知の回路によつて
もパルスの順序判定が可能であるが、従来公知の
回路には一つの重大な欠点が存在する。すなわち
入力パルスの順序判定は出力パルスの単なる有無
によつては不可能であり、パルスの立上り時刻を
比較する場合にはその時刻において、パルスの立
下り時刻を比較する場合にはその時刻において、
それぞれ出力パルスの有無を調べる必要がある。
もパルスの順序判定が可能であるが、従来公知の
回路には一つの重大な欠点が存在する。すなわち
入力パルスの順序判定は出力パルスの単なる有無
によつては不可能であり、パルスの立上り時刻を
比較する場合にはその時刻において、パルスの立
下り時刻を比較する場合にはその時刻において、
それぞれ出力パルスの有無を調べる必要がある。
本発明は従来のこの欠点を無くした出力パルス
の発生時刻にかかわらず、単に出力パルスの有無
を調べることのみによつて入力パルスの順序を判
定できる回路を提供する。
の発生時刻にかかわらず、単に出力パルスの有無
を調べることのみによつて入力パルスの順序を判
定できる回路を提供する。
本発明による順序判定回路は第１の入力信号を
インバータを経た後セツトリセツト付フリツプフ
ロツプのセツト入力に供給し、第２の入力信号は
前記フリツプフロツプのリセツト入力に供給し、
前記フリツプフロツプ出力と第１の入力信号との
論理積を出力端子より出力することを特徴とす
る。
インバータを経た後セツトリセツト付フリツプフ
ロツプのセツト入力に供給し、第２の入力信号は
前記フリツプフロツプのリセツト入力に供給し、
前記フリツプフロツプ出力と第１の入力信号との
論理積を出力端子より出力することを特徴とす
る。
第３図は本発明の一実施例を示したもので、第
１の入力端子１と第２の入力端子２と論理反転回
路と論理積回路４と新たに追加したフリツプフロ
ツプ５とから成つている。フリツプフロツプ５は
セツト・リセツトのできるものであればよく、例
として２入力NORゲート２個による構成のフリ
ツプフロツプを用いた。
１の入力端子１と第２の入力端子２と論理反転回
路と論理積回路４と新たに追加したフリツプフロ
ツプ５とから成つている。フリツプフロツプ５は
セツト・リセツトのできるものであればよく、例
として２入力NORゲート２個による構成のフリ
ツプフロツプを用いた。
まず、この回路を用いて２つの入力パルスの立
上り時刻の順序を判定する方法を説明する。
上り時刻の順序を判定する方法を説明する。
第４図ａは第１の入力端子１に早く、パルスの
立上りが来た場合の各部のタイミング図、第４図
ｂは第２の入力端子２に早くパルスの立上りが来
た場合のタイミング図で、これにより入力パルス
の立上り時における順序が正しく判定され、しか
も判定結果の出力パルスは１個のみであることが
わかる。一方、第４図ｃおよびｄは立上り時にお
ける相互関係はａおよびｂとそれぞれ同一とし、
立下り時における２つのパルスの相互関係を逆に
したものである。第４図ａ，ｂ，ｃ，ｄを比較検
討すると、第３図に示した回路は２つのパルスの
立上り時刻の順序を判定することができ、しかも
立下り時刻においては出力パルスが全く誤認のお
それがないことがわかる。
立上りが来た場合の各部のタイミング図、第４図
ｂは第２の入力端子２に早くパルスの立上りが来
た場合のタイミング図で、これにより入力パルス
の立上り時における順序が正しく判定され、しか
も判定結果の出力パルスは１個のみであることが
わかる。一方、第４図ｃおよびｄは立上り時にお
ける相互関係はａおよびｂとそれぞれ同一とし、
立下り時における２つのパルスの相互関係を逆に
したものである。第４図ａ，ｂ，ｃ，ｄを比較検
討すると、第３図に示した回路は２つのパルスの
立上り時刻の順序を判定することができ、しかも
立下り時刻においては出力パルスが全く誤認のお
それがないことがわかる。
第５図は本発明をパルスの立下り時刻の順序判
定回路として使用する場合の例を示したもので、
第３図の回路に論理反転回路６および７を追加し
たものである。第５図の回路では、パルスの立下
りという事象を論理反転回路によつてパルスの立
上りという事象に変換した後、第３図の回路に入
力してパルス順序判定を行なつている。ゆえに、
第５図の回路はパルスの立下り時刻を判定するこ
とができ、しかも立上り時刻においては出力パル
スが出ない回路であることがわかる。
定回路として使用する場合の例を示したもので、
第３図の回路に論理反転回路６および７を追加し
たものである。第５図の回路では、パルスの立下
りという事象を論理反転回路によつてパルスの立
上りという事象に変換した後、第３図の回路に入
力してパルス順序判定を行なつている。ゆえに、
第５図の回路はパルスの立下り時刻を判定するこ
とができ、しかも立上り時刻においては出力パル
スが出ない回路であることがわかる。
以上のように本発明の回路を用いれば、２つの
パルスの立上り時刻の順序あるいは立下り時刻の
順序をそれぞれ独立に出力パルスの有無だけで判
定することができる。
パルスの立上り時刻の順序あるいは立下り時刻の
順序をそれぞれ独立に出力パルスの有無だけで判
定することができる。
第１図は従来公知のパルス順序判定回路の一実
施例を示す図、第２図ａおよびｂは第１図の回路
の各部のタイミング図、第３図は本発明の一実施
例でパルスの立上り順序判定回路を示す図、第４
図ａ，ｂ，ｃ，ｄは第３図の回路の各部のタイミ
ング図、第５図は本発明のもう一つの実施例でパ
ルスの立上り順序判定回路を示す図である。 １，２……入力端子、３，６，７……反転回
路、４……AND回路。
施例を示す図、第２図ａおよびｂは第１図の回路
の各部のタイミング図、第３図は本発明の一実施
例でパルスの立上り順序判定回路を示す図、第４
図ａ，ｂ，ｃ，ｄは第３図の回路の各部のタイミ
ング図、第５図は本発明のもう一つの実施例でパ
ルスの立上り順序判定回路を示す図である。 １，２……入力端子、３，６，７……反転回
路、４……AND回路。
Claims (1)
- １ 第１の入力信号をインバータを経た後セツト
リセツト付フリツプフロツプのセツト入力に供給
し、第２の入力信号は前記フリツプフロツプのリ
セツト入力に供給し、前記フリツプフロツプ出力
と第１の入力信号との論理積を出力端子より出力
することを特徴とする順序判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8901481A JPS57203320A (en) | 1981-06-10 | 1981-06-10 | Sequence deciding circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8901481A JPS57203320A (en) | 1981-06-10 | 1981-06-10 | Sequence deciding circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57203320A JPS57203320A (en) | 1982-12-13 |
| JPS6349933B2 true JPS6349933B2 (ja) | 1988-10-06 |
Family
ID=13959053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8901481A Granted JPS57203320A (en) | 1981-06-10 | 1981-06-10 | Sequence deciding circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57203320A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6446317A (en) * | 1987-08-14 | 1989-02-20 | Nec Corp | Counter circuit |
-
1981
- 1981-06-10 JP JP8901481A patent/JPS57203320A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57203320A (en) | 1982-12-13 |
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