DE3715159A1 - Ic-halbleitervorrichtung - Google Patents

Description

Die vorliegende Erfindung betrifft eine IC-Halb­ leitervorrichtung, d. h. eine integrierte Halbleiter­ schaltungsanordnung einer Asynchronbusart, und be­ trifft insbesondere eine Verbesserung zur Reduzierung der Anzahl von Anschlüssen durch Verwendung einer An­ ordnung, in der ein Anschluß von zwei Arten von Steu­ ersignalen geteilt wird.

Wenn gewünscht wird, daß zwei Arten von Steuer­ signalen einem gemeinsamen Anschluß oder Stift zuge­ teilt werden oder hiervon übertragen werden, so kann eine in Fig. 1 dargestellte Schaltung in Betracht gezogen werden. Wie aus der Darstellung hervorgeht, weist die in Betracht gezogene denkbare Schaltung UND-Tore bzw. UND-Glieder 7 und 8 und einen Invertie­ rer 10 auf, dem ein Chipauswahlsignal CS und ein Steuersignal A/, welches eine Kombination von Steuer­ signalen A und B darstellt, zugeführt werden.

Die Fig. 2 zeigt die Funktionsweise der in Fig. 1 dargestellten Schaltung. Ein internes Steuersignal A′ auf einer internen Steuersignalleitung 4 kann aktiviert werden, wenn ein Chipauswahlanschluß 1 und ein Steuer­ anschluß 2 jeweils beide auf H sind (d. h. auf einem hohen Pegel). Ist jedoch das Chipauswahlsignal CS am Chipauswahlanschluß 1 länger als die Zeitdauer t 1 des kombinierten Steuersignals A/ am Steueranschluß 2, so tritt ein Fehler (ein unerwünschter H-Pegel) in einem internen Steuersignal B′ auf einer internen Steu­ ersignalleitung 3 für Zeitperioden t 2 und t 3 auf, in denen das Chipauswahlsignal vor Beginn bzw. nach Ablauf des Steuersignals A/ auftritt. Dieser Fehler ist inso­ fern verhängnisvoll, daß das interne Steuersignal B′ auf H gesetzt wird, wenn versucht wird, nur das interne Steuersignal A′ auf den H-Pegel zu setzen.

Infolge dieser Schwierigkeiten war es bislang unmöglich, zwei Steuersignale einem gemeinsamen An­ schluß in einer IC-Halbleitervorrichtung nach Asynchron­ busart zuzuweisen bzw. zuzuordnen.

Der vorliegenden Erfindung liegt die Aufgabe zu­ grunde, eine Verminderung der Anzahl von Anschlüssen einer IC-Halbleitervorrichtung nach Asynchronbusart zu ermöglichen.

Diese Aufgabe wird durch den Gegenstand des Patent­ anspruchs 1 gelöst. Danach ist eine IC-Halbleitervor­ richtung einer Asynchronbusart vorgesehen, die sich in einem ausgewählten Zustand befindet, wenn ein ihr zuge­ führtes Chipauswahlsignal auf einem H-Pegel ist. Diese Vorrichtung weist eine externe Steuersignalleitung, über die ein externes Steuersignal eingegeben wird, und eine erste und eine zweite interne Steuersignalleitung für die Übertragung eines ersten und eines zweiten Steuer­ signals auf, von denen jedes Steuersignal nicht akti­ viert ist, wenn das jeweils andere Steuersignal aktiviert ist. Ferner ist das erste Steuersignal einem ersten Pegel des H-Pegels und L-Pegels des externen Steuersi­ gnals zugewiesen bzw. zugeordnet, und das zweite Steuer­ signal wird aktiviert, wenn die externe Steuersignal­ leitung auf dem zweiten Pegel liegt, welcher das Inverse des ersten Pegels für das erste Steuersignal ist. Ferner weist die erfindungsgemäße IC-Halbleitervorrichtung eine Inhibitschaltung, d. h. eine Sperr- oder Blockier­ schaltung auf, die verhindert, daß das zweite Steuersi­ gnal fälschlicherweise aktiviert wird, während das erste Steuersignal zu aktivieren ist und wenn der erste Pegel des externen Steuersignals nach dem Chipauswahlsignal beginnt oder vor diesem endet.

Im folgenden wird die Erfindung an Hand der Zeich­ nungen näher erläutert. Dabei zeigt

Fig. 1 das Schaltbild einer IC-Halbleitervorrich­ tung, die in Betracht gezogen werden kann;

Fig. 2 ein Funktionszeitdiagramm, das die Funk­ tionsweise der Vorrichtung nach Fig. 1 zeigt;

Fig. 3 das Schaltbild eines Ausführungsbeispiels der erfindungsgemäßen IC-Halbleitervorrichtung;

Fig. 4 ein Funktionszeitdiagramm, das die Funk­ tion der in Fig. 3 dargestellten Vorrichtung zeigt;

Fig. 5 ein Schaltbild eines zweiten Ausführungs­ beispiels der erfindungsgemäßen IC-Halbleitervorrichtung; und

Fig. 6 ein Funktionszeitdiagramm, das die Funk­ tion der in Fig. 5 dargestellten Schaltung zeigt.

Ein in Fig. 3 gezeigtes erfindungsgemäßes Ausfüh­ rungsbeispiel schließt eine Anordnung zur Verhinderung einer fälschlichen und fehlerhaften Funktion bei der Zeitperiode t 3 in Fig. 2 ein, d. h. bei Beendigung des Chipauswahlsignals CS.

Die dargestellte IC-Halbleitervorrichtung weist ein Steueranschluß 2 auf, über den ein Steuersignal A/ eingegeben wird. Das Steuersignal A/ stellt die Kombina­ tion eines Steuersignals A und einer Invertierten eines Steuersignals B dar.

Ein Anlegen von H am Anschluß 2 bedeutet die Ein­ gabe des Steuersignals A, während das Anlegen von L am Anschluß 2 gleichbedeutend mit dem Anlegen des Steuer­ signals B ist.

Die IC-Halbleitervorrichtung weist ferner UND-Tore bzw. UND-Glieder 7 und 8 auf, deren Ausgangsleitungen Steuersignalleitungen 4 und 3 darstellen, auf denen interne Steuersignale A′ und B′ erzeugt werden. Das UND-Glied 8 empfängt das Chipauswahlsignal CS und das Steuersignal A/, so daß das Signal A′ ein logisches Produkt des Signals A/ und des Chipauswahlsignals CS ist.

Die IC-Halbleitervorrichtung weist ferner eine Inhibitschaltung 20 (eine Sperr- oder Blockierschaltung) auf, welche eine Verzögerungsschaltung 5, die das Steuer­ signal A/ empfängt, und ein NOR-Tor bzw. ein NOR-Glied 6 enthält, welchem das Ausgangssignal a der Verzögerungs­ schaltung 5 und das Steuersignal A/ zugeführt wird.

Das UND-Glied 7 empfängt das Chipauswahlsignal CS und das Ausgangssignal des NOR-Gliedes 6.

Im folgenden wird die Funktionsweise dieser in Fig. 3 dargestellten Schaltung unter Bezugnahme auf Fig. 4 näher erläutert.

Wenn eine Differenz im zeitlichen Ablauf, d. h. in der Synchronisierung zwischen dem Chipauswahlsignal CS und dem Steuersignal A/ vorliegt, so kann ein Fehler auftreten. Jedoch wird gemäß des dargestellten Ausfüh­ rungsbeispieles das Signal A/ durch die Verzögerungs­ schaltung 5 geführt, und das Ausgangssignal a der Verzö­ gerungsschaltung 5 und das Signal A/ (unverzögert) werden auf das NOR-Glied 6 gegeben, dessen Ausgangssignal b daraufhin zusammen mit dem Chipauswahlsignal CS dem UND-Glied 7 zugeführt wird. Auf diese Weise wird der in Fig. 2 gezeigte fehlerhafte oder fälschliche Impuls bei t 3 zurückgewiesen oder eliminiert. Die Verzögerungs­ zeit der Verzögerungsschaltung kann bestimmt und einge­ stellt werden, indem man die maximale Differenz in Betracht zieht, die im Chipauswahlsignal CS des Systems und der Impulsbreite des Steuersignals A/ auftreten kann.

Fig. 5 zeigt ein weiteres Ausführungsbeispiel der erfindungsgemäßen IC-Halbleitervorrichtung. Dieses Aus­ führungsbeispiel schließt eine Anordnung zum Verhindern einer fälschlichen oder fehlerhaften Funktion bei den Zeitperioden t 2 und t 3 ein, d. h. am Beginn und bei Been­ digung des Chipauswahlsignals CS.

Die dargestellte Schaltung schließt einen der in Fig. 1 gezeigten Schaltung identischen Schaltungsteil ein. Jedoch ist das Ausgangssignal des UND-Gliedes 7 in dieser Schaltung nicht mehr durch B′ sondern durch Ba angezeigt. Ferner sind eine Verzögerungsschaltung 11, der das Signal Ba zugeführt wird, und ein UND-Glied 12 vorgesehen, dem ein Ausgangssignal Bb der Verzögerungs­ schaltung 11 und das Ausgangssignal Ba des UND-Gliedes 7 zugeführt werden. Das Ausgangssignal des UND-Gliedes 7 stellt das zweite Steuersignal B′ dar. In diesem Ausfüh­ rungsbeispiel bilden die Verzögerungsschaltung 11 und das UND-Glied 12 eine Inhibitschaltung 21, die ein Steuersignal einer Impulsbreite, die kleiner als eine vorbestimmte Zeitdauer ist, zurückweist.

Die Fig. 6 zeigt die Funktionsweise der in Fig. 5 dargestellten Schaltung. Die Signale A/, CS und A′ sind identisch mit den Signalen, die in der Fig. 2 durch dieselben Bezugszahlen angezeigt sind. Das Signal Ba ist identisch mit dem in Fig. 2 gezeigten Signal B′. Das Signal Bb ist um die Verzögerungszeit Td der Verzöge­ rungsschaltung 11 bezüglich des Signals Ba verzögert. Das Signal B′ ist das logische Produkt von Ba und Bb. Hieraus ist ersichtlich, daß Impulse P 1 und P 2 am Aus­ gang des UND-Gliedes 7, die geringere Impulsbreiten als Td aufweisen, beseitigt oder zurückgewiesen werden und nicht am Ausgang des UND-Gliedes 12 auftreten.

Die Verzögerungszeit Td der Verzögerungsschaltung 11 wird so bestimmt und festgelegt, daß sie größer als die Abweichung im zeitlichen Verlauf der Vorder- und Hinterflanken des Chipauswahlsignals CS ist, die zuzulassen ist.

Wie zuvor beschrieben wurde, kann entsprechend der vorliegenden Erfindung die Anzahl der Stifte einer IC-Halbleitervorrichtung nach Asynchronbusart reduziert werden, und die Produktionskosten können aus diesem Grund ebenfalls vermindert werden. Darüber hinaus kann alternativ der eingesparte Stift für andere Zwecke ver­ wendet werden. Diese vorteilhaften Effekte vergrößern die Effizienz und Wirtschaftlichkeit der IC-Halbleiter­ vorrichtung.

Claims (4)

1. IC-Halbleitervorrichtung nach Asynchronbusart, die durch ein Chipauswahlsignal ausgewählt wird, dadurch gekennzeichnet,
daß eine externe Steuersignalleitung (2) vorge­ sehen ist, über die ein externes Steuersignal (A/) eingegeben wird, und
daß eine erste und eine zweite interne Steuersignal­ leitung (3, 4) für die Übertragung eines ersten und eines zweiten Steuersignals (A′, B′) vorgesehen sind, von denen jedes Steuersignal nicht aktiviert ist, wenn das jeweils andere Steuersignal aktiviert ist,
daß das erste Steuersignal (A′) einem ersten Pegel des H-Pegels und L-Pegels des externen Steuersignals zu­ gewiesen wird und daß das zweite Steuersignal (B′) ak­ tiviert wird, wenn die externe Steuersignalleitung auf dem zweiten Pegel liegt, welcher das Inverse des ersten Pegels für das erste Steuersignal ist, und
daß die IC-Halbleitervorrichtung ferner eine Inhibit­ schaltung (20; 21) aufweist, die verhindert, daß das zweite Steuersignal (B′) fälschlicherweise aktiviert wird, während das erste Steuersignal zu aktivieren ist und wenn der erste Pegel des externen Steuersignals nach dem Chip­ auswahlsignal (CS) beginnt oder vor diesem endet.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß diese Vorrichtung ferner ein UND-Glied (8) aufweist, dem das Chipauswahlsignal (CS) und das externe Steuer­ signal (A/) zugeführt werden, wobei das Ausgangssignal dieses UND-Gliedes das erste Steuersignal (A′) darstellt.

3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet,
daß die Inhibitschaltung eine Verzögerungsschaltung (5), der das externe Steuersignal (A/) zugeführt wird und die ein verzögertes Signal (a) erzeugt, und ein NOR- Glied (6) aufweist, dem das externe Steuersignal (A/) und das verzögerte Signal (a) zugeführt werden und das das Inverse einer logischen Summe der beiden Eingangs­ signale erzeugt, und
daß diese Vorrichtung ferner ein zweites UND-Glied (7) aufweist, dem das Chipauswahlsignal (CS) und das Ausgangssignal (b) des NOR-Gliedes (6) zugeführt werden, wobei das Ausgangssignal dieses zweiten UND-Gliedes das zweite Steuersignal (B′) darstellt.

4. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet,
daß diese Vorrichtung ferner einen Invertierer (10), dem das externe Steuersignal (A/) zugeführt wird, und ein zweites UND-Glied (7) aufweist, dem das Ausgangs­ signal des Invertierers (10) und das Chipauswahlsignal (CS) zugeführt werden, und
daß diese Inhibitschaltung (21) eine Verzögerungs­ schaltung (11), der das Ausgangssignal (Ba) des zweiten UND-Gliedes (7) zugeführt wird, und ein drittes UND- Glied (12) aufweist, dem das Ausgangssignal (Bb) der Verzögerungsschaltung (11) und das Ausgangssignal (Ba) des zweiten UND-Gliedes (7) zugeführt werden, wobei das Ausgangssignal des dritten UND-Gliedes (12) das zweite Steuersignal (B′) darstellt.