JP2002324369A - ディレイロックループ回路、可変遅延回路および記録信号補償回路 - Google Patents
ディレイロックループ回路、可変遅延回路および記録信号補償回路Info
- Publication number
- JP2002324369A JP2002324369A JP2001163818A JP2001163818A JP2002324369A JP 2002324369 A JP2002324369 A JP 2002324369A JP 2001163818 A JP2001163818 A JP 2001163818A JP 2001163818 A JP2001163818 A JP 2001163818A JP 2002324369 A JP2002324369 A JP 2002324369A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- pulse
- value
- data
- count value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims abstract description 33
- 230000000630 rising effect Effects 0.000 claims description 82
- 230000002194 synthesizing effect Effects 0.000 claims description 6
- 230000001934 delay Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 abstract description 22
- 230000003287 optical effect Effects 0.000 description 31
- 230000003111 delayed effect Effects 0.000 description 22
- 102100025800 E3 SUMO-protein ligase ZBED1 Human genes 0.000 description 18
- 101000786317 Homo sapiens E3 SUMO-protein ligase ZBED1 Proteins 0.000 description 18
- 238000010586 diagram Methods 0.000 description 18
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 description 6
- 101100422768 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SUL2 gene Proteins 0.000 description 6
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 description 6
- 230000002159 abnormal effect Effects 0.000 description 3
- 230000001678 irradiating effect Effects 0.000 description 3
- 230000001788 irregular Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 101000887307 Arabidopsis thaliana Short-chain dehydrogenase reductase ATA1 Proteins 0.000 description 1
- 101000713305 Homo sapiens Sodium-coupled neutral amino acid transporter 1 Proteins 0.000 description 1
- 102100036916 Sodium-coupled neutral amino acid transporter 1 Human genes 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005338 heat storage Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Optical Recording Or Reproduction (AREA)
Abstract
(57)【要約】
【課題】 温度および電源電圧の変動やプロセス条件等
によるディレイ量の変動にかかわらず、微少な遅延量を
安定的に得ることを可能にするディレイロックループ回
路を提供する。 【解決手段】 遅延量検出手段からのアップダウン制御
信号ＵＤに基づいて、カウント値ＢＩＣを設定初期値Ｂ
ＩＣ−ＩＮＴから設定最大値ＢＩＣ−ＭＡＸまたは設定
最小値ＢＩＣ−ＭＩＮへのカウントアップまたはカウン
トダウンを行い、このカウント値ＢＩＣが最大値または
最小値となった場合にカウント値ＳＥＬのカウントアッ
プおよびカウントダウンをそれぞれ行うことにより、ア
ップダウン制御信号ＵＤのノイズ成分をカットする。こ
れによって、カウント値ＳＥＬが供給されるディレイロ
ック検出部が、ディレイラインによるディレイ量の変動
にかかわらず正常に動作して、１Ｔの遅延を得るための
基準ディレイ段数が安定して出力される。
によるディレイ量の変動にかかわらず、微少な遅延量を
安定的に得ることを可能にするディレイロックループ回
路を提供する。 【解決手段】 遅延量検出手段からのアップダウン制御
信号ＵＤに基づいて、カウント値ＢＩＣを設定初期値Ｂ
ＩＣ−ＩＮＴから設定最大値ＢＩＣ−ＭＡＸまたは設定
最小値ＢＩＣ−ＭＩＮへのカウントアップまたはカウン
トダウンを行い、このカウント値ＢＩＣが最大値または
最小値となった場合にカウント値ＳＥＬのカウントアッ
プおよびカウントダウンをそれぞれ行うことにより、ア
ップダウン制御信号ＵＤのノイズ成分をカットする。こ
れによって、カウント値ＳＥＬが供給されるディレイロ
ック検出部が、ディレイラインによるディレイ量の変動
にかかわらず正常に動作して、１Ｔの遅延を得るための
基準ディレイ段数が安定して出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、所望の信号遅延量
を得るためのディレイロックループ回路、このディレイ
ロックループ回路を具備する可変遅延回路、およびこの
可変遅延回路を具備する記録信号補償回路に関する。
を得るためのディレイロックループ回路、このディレイ
ロックループ回路を具備する可変遅延回路、およびこの
可変遅延回路を具備する記録信号補償回路に関する。
【０００２】
【従来の技術】近年、開発が進められている光ディスク
を用いた高密度記録システムとして、光磁気ディスクシ
ステムと相変化型光ディスクシステムが挙げられる。こ
のうち、相変化型光ディスクシステムは、記録層を結晶
状態または非結晶状態（アモルファス状態）に変化させ
ることで情報を記録する方式を用いており、例えば、磁
気ヘッドが不要なため光学ヘッドの小型化が容易である
こと、記録面におけるマークの有無にかかわらず１回の
レーザ照射で情報を記録できるダイレクトオーバーライ
ト方式が容易に実現可能であること、信号強度が高く、
再生系のＳ／Ｎ（Signal／Noise）比を高くすることが
可能なこと等の理由から、近年ではこの相変化型光ディ
スクシステムの開発が特に重点的に進められている傾向
にある。
を用いた高密度記録システムとして、光磁気ディスクシ
ステムと相変化型光ディスクシステムが挙げられる。こ
のうち、相変化型光ディスクシステムは、記録層を結晶
状態または非結晶状態（アモルファス状態）に変化させ
ることで情報を記録する方式を用いており、例えば、磁
気ヘッドが不要なため光学ヘッドの小型化が容易である
こと、記録面におけるマークの有無にかかわらず１回の
レーザ照射で情報を記録できるダイレクトオーバーライ
ト方式が容易に実現可能であること、信号強度が高く、
再生系のＳ／Ｎ（Signal／Noise）比を高くすることが
可能なこと等の理由から、近年ではこの相変化型光ディ
スクシステムの開発が特に重点的に進められている傾向
にある。
【０００３】高記録密度の光ディスクシステムにおいて
は、微少なマーク列を正確な位置に記録する必要がある
が、特に相変化型光ディスクの場合、信号記録は純粋な
熱記録であることから、正確なマーク形成のためには記
録時の熱の管理が大変重要となる。例えば、比較的長い
マークを形成するために記録レベルのレーザ光を長時間
照射する場合、記録膜の蓄熱効果により後ろの部分ほど
ディスク半径方向の幅が太くなったマークが形成されて
しまう。このようなマークを再生すると、その終端部分
のエッジが理想的な位置からずれるため、エラーレート
が増加する。このため、相変化型光ディスクシステムで
は、記録時の熱の管理のために、マーク形成に用いるレ
ーザ光として連続したパルス列を用いており、また、単
にクロックに同期したパルスではなく、位置および幅を
最適に設定するための、いわゆる記録補償を行うことが
必須となっている。
は、微少なマーク列を正確な位置に記録する必要がある
が、特に相変化型光ディスクの場合、信号記録は純粋な
熱記録であることから、正確なマーク形成のためには記
録時の熱の管理が大変重要となる。例えば、比較的長い
マークを形成するために記録レベルのレーザ光を長時間
照射する場合、記録膜の蓄熱効果により後ろの部分ほど
ディスク半径方向の幅が太くなったマークが形成されて
しまう。このようなマークを再生すると、その終端部分
のエッジが理想的な位置からずれるため、エラーレート
が増加する。このため、相変化型光ディスクシステムで
は、記録時の熱の管理のために、マーク形成に用いるレ
ーザ光として連続したパルス列を用いており、また、単
にクロックに同期したパルスではなく、位置および幅を
最適に設定するための、いわゆる記録補償を行うことが
必須となっている。
【０００４】このような記録補償を行うデータ記録装置
の一例が、特開平１０−０９１９６１号公報に開示され
ている。この公報では、長さ１．５Ｔの始端パルスに続
いて、クロックに同期したパルス列が現れる記録パルス
を生成することにより、マークの幅が広がらないように
マークの後半部分におけるレーザ光の照射量を弱めてい
る。しかし、これによってマークの終端部分のエッジが
熱的に不安定になり、正確な位置にマークが形成されな
い場合があることから、さらにパルスの始端における立
ち上がり位置および終端における立ち下がり位置を遅延
させ、始端パルスおよび終端パルスのパルス幅を変化さ
せている。上記公報のデータ記録装置では、このような
記録パルスＢを通常の論理回路と遅延量可変型の遅延素
子を用いた記録補償回路によって得ている。
の一例が、特開平１０−０９１９６１号公報に開示され
ている。この公報では、長さ１．５Ｔの始端パルスに続
いて、クロックに同期したパルス列が現れる記録パルス
を生成することにより、マークの幅が広がらないように
マークの後半部分におけるレーザ光の照射量を弱めてい
る。しかし、これによってマークの終端部分のエッジが
熱的に不安定になり、正確な位置にマークが形成されな
い場合があることから、さらにパルスの始端における立
ち上がり位置および終端における立ち下がり位置を遅延
させ、始端パルスおよび終端パルスのパルス幅を変化さ
せている。上記公報のデータ記録装置では、このような
記録パルスＢを通常の論理回路と遅延量可変型の遅延素
子を用いた記録補償回路によって得ている。
【０００５】ところで、入力信号を遅延させるための遅
延素子としては、例えばＬＣ（インダクタとキャパシ
タ）、あるいは分布定数回路等によって形成されるオー
ルパスフィルタが知られている。また、遅延量可変型の
遅延素子としては、複数のＬＣ遅延素子を直列接続し、
それぞれの出力をセレクタにより選択するものがある。
この構造の遅延素子は、比較的安定した遅延量が得られ
る反面、素子自体が大きくなって実装面積がより必要と
なること、ＣＭＯＳ（Complementary Metal-Oxide Semi
conductor）プロセスを用いたＩＣ（Integrated Circui
t）等と比較して素子単価がひじょうに高価であること
等の問題を有している。また、例えばＣＭＯＳのＩＣに
内蔵可能な遅延量可変型の遅延素子を、ＰＬＬ（Phase-
Locked Loop）の具備する周波数逓倍機能を用いて実現
する方法も存在する。この方法では、遅延素子をＩＣに
内蔵することにより実装面積の問題は解決するが、ＰＬ
Ｌを内蔵することにより、コストは抑制されない。
延素子としては、例えばＬＣ（インダクタとキャパシ
タ）、あるいは分布定数回路等によって形成されるオー
ルパスフィルタが知られている。また、遅延量可変型の
遅延素子としては、複数のＬＣ遅延素子を直列接続し、
それぞれの出力をセレクタにより選択するものがある。
この構造の遅延素子は、比較的安定した遅延量が得られ
る反面、素子自体が大きくなって実装面積がより必要と
なること、ＣＭＯＳ（Complementary Metal-Oxide Semi
conductor）プロセスを用いたＩＣ（Integrated Circui
t）等と比較して素子単価がひじょうに高価であること
等の問題を有している。また、例えばＣＭＯＳのＩＣに
内蔵可能な遅延量可変型の遅延素子を、ＰＬＬ（Phase-
Locked Loop）の具備する周波数逓倍機能を用いて実現
する方法も存在する。この方法では、遅延素子をＩＣに
内蔵することにより実装面積の問題は解決するが、ＰＬ
Ｌを内蔵することにより、コストは抑制されない。
【０００６】これに対して、特にゲートアレイやエンベ
デッドアレイ等のデジタル集積回路への応用を念頭に開
発されたのが、インバータやＮＡＮＤゲートにより構成
したバッファの組み合わせを単位遅延素子として用い、
ＣＭＯＳロジックにおける信号の伝搬遅延時間を積極的
に利用して実現した遅延回路である。このような遅延回
路は、例えば、２段のインバータを直列接続したディレ
イラインを、所望する遅延量となるような段数だけ直列
に接続することにより得られる。この構造の遅延回路は
基本論理素子で構成可能であるため、ＣＭＯＳのＩＣ等
に容易に内蔵することができ、実装面積およびコストの
上昇がほとんどない。その反面、ＩＣの内部に構成され
るゲートによる遅延量は、温度や電源電圧の変動、プロ
セス条件等によって、最大３倍程度大きく変動してしま
う。
デッドアレイ等のデジタル集積回路への応用を念頭に開
発されたのが、インバータやＮＡＮＤゲートにより構成
したバッファの組み合わせを単位遅延素子として用い、
ＣＭＯＳロジックにおける信号の伝搬遅延時間を積極的
に利用して実現した遅延回路である。このような遅延回
路は、例えば、２段のインバータを直列接続したディレ
イラインを、所望する遅延量となるような段数だけ直列
に接続することにより得られる。この構造の遅延回路は
基本論理素子で構成可能であるため、ＣＭＯＳのＩＣ等
に容易に内蔵することができ、実装面積およびコストの
上昇がほとんどない。その反面、ＩＣの内部に構成され
るゲートによる遅延量は、温度や電源電圧の変動、プロ
セス条件等によって、最大３倍程度大きく変動してしま
う。
【０００７】ＣＭＯＳロジックによる遅延回路のこのよ
うな問題を解決するために、ディレイロックループ回路
を用いて、１Ｔ分の遅延量を得るためのディレイライン
の段数を調整することを可能にした可変遅延回路が、特
開平２０００−１３４０７２公報に開示されている。こ
こで図１５に、上記公報に示された可変遅延回路に用い
られるディレイロックループ回路の構成例を示す。
うな問題を解決するために、ディレイロックループ回路
を用いて、１Ｔ分の遅延量を得るためのディレイライン
の段数を調整することを可能にした可変遅延回路が、特
開平２０００−１３４０７２公報に開示されている。こ
こで図１５に、上記公報に示された可変遅延回路に用い
られるディレイロックループ回路の構成例を示す。
【０００８】図１５に示すディレイロックループ回路４
０は、入力パルスを所定の周期に分周して出力する分周
器４１と、ディレイ段数を変化させて任意の遅延量を得
ることが可能なディレイライン４２と、入力パルスの先
着順位を判定してこれに基づく制御信号を出力する遅延
量検出部４３と、この制御信号に応じてディレイライン
４２におけるディレイ段数をコントロールするアップダ
ウンカウンタ（以下、Ｕ／Ｄカウンタと略称する）４４
と、Ｕ／Ｄカウンタ４４の出力信号よりディレイライン
４２による遅延量が１Ｔとなるディレイ段数を出力する
ディレイロック検出部４５によって構成される。
０は、入力パルスを所定の周期に分周して出力する分周
器４１と、ディレイ段数を変化させて任意の遅延量を得
ることが可能なディレイライン４２と、入力パルスの先
着順位を判定してこれに基づく制御信号を出力する遅延
量検出部４３と、この制御信号に応じてディレイライン
４２におけるディレイ段数をコントロールするアップダ
ウンカウンタ（以下、Ｕ／Ｄカウンタと略称する）４４
と、Ｕ／Ｄカウンタ４４の出力信号よりディレイライン
４２による遅延量が１Ｔとなるディレイ段数を出力する
ディレイロック検出部４５によって構成される。
【０００９】分周器４１は、入力されたクロックＣＬＫ
を２分周した１ＴのデータパルスＴＰ、４分周した２Ｔ
のデータパルスＴＰ２、および８分周した４Ｔのデータ
パルスＴＰ４を生成する。ディレイライン４２は、例え
ば２つのインバータを直列接続し、これを所定の段数だ
け直列接続することにより遅延量が可変とされた信号遅
延回路であり、Ｕ／Ｄカウンタ４４によるカウント値Ｓ
ＥＬをディレイ段数の設定データとして、分周器４１か
らのデータパルスＴＰを１Ｔ分だけ遅延させる。遅延量
検出部４３は、ディレイライン４２により遅延されたデ
ータパルスＤＴＰと、分周器４１からのデータパルスＴ
Ｐ２に基づいて、Ｕ／Ｄカウンタ４４のカウントアップ
およびカウントダウンを制御するアップダウン制御信号
（以下、Ｕ／Ｄ制御信号と略称する）ＵＤを出力する。
を２分周した１ＴのデータパルスＴＰ、４分周した２Ｔ
のデータパルスＴＰ２、および８分周した４Ｔのデータ
パルスＴＰ４を生成する。ディレイライン４２は、例え
ば２つのインバータを直列接続し、これを所定の段数だ
け直列接続することにより遅延量が可変とされた信号遅
延回路であり、Ｕ／Ｄカウンタ４４によるカウント値Ｓ
ＥＬをディレイ段数の設定データとして、分周器４１か
らのデータパルスＴＰを１Ｔ分だけ遅延させる。遅延量
検出部４３は、ディレイライン４２により遅延されたデ
ータパルスＤＴＰと、分周器４１からのデータパルスＴ
Ｐ２に基づいて、Ｕ／Ｄカウンタ４４のカウントアップ
およびカウントダウンを制御するアップダウン制御信号
（以下、Ｕ／Ｄ制御信号と略称する）ＵＤを出力する。
【００１０】ここで、図１６に遅延量検出部４３の回路
構成例を示す。遅延量検出部４３は、入力段とされるＤ
−フリップフロップ（以下、Ｄ−ＦＦと略称する）４３
１と、排他的論理和ゲート（以下、ＥＯＲゲートと略称
する）４３２と、インバータ４３３と、出力段とされる
Ｄ−ＦＦ４３４によって構成される。この遅延量検出部
４３では、Ｄ−ＦＦ４３１において、ディレイライン４
２より出力されたデータパルスＤＴＰに基づき、分周器
４１からのデータパルスＴＰ２をラッチすることによっ
て、ディレイライン４２によって１Ｔ分だけ遅延された
データパルスＤＴＰの立ち上がりと、遅延量１Ｔ分のタ
イミングの基準となる、データパルスＴＰ２の反転との
先着判定を行うことにより、Ｄ−ＦＦ４３４からディレ
イ段数の増減を選択する制御信号として、Ｕ／Ｄ制御信
号ＵＤを出力している。出力されるＵ／Ｄ制御信号ＵＤ
は、データパルスＴＰ２の立ち上がりがデータパルスＤ
ＴＰの立ち上がりより早い場合にハイレベル、遅い場合
にローレベルとされる。
構成例を示す。遅延量検出部４３は、入力段とされるＤ
−フリップフロップ（以下、Ｄ−ＦＦと略称する）４３
１と、排他的論理和ゲート（以下、ＥＯＲゲートと略称
する）４３２と、インバータ４３３と、出力段とされる
Ｄ−ＦＦ４３４によって構成される。この遅延量検出部
４３では、Ｄ−ＦＦ４３１において、ディレイライン４
２より出力されたデータパルスＤＴＰに基づき、分周器
４１からのデータパルスＴＰ２をラッチすることによっ
て、ディレイライン４２によって１Ｔ分だけ遅延された
データパルスＤＴＰの立ち上がりと、遅延量１Ｔ分のタ
イミングの基準となる、データパルスＴＰ２の反転との
先着判定を行うことにより、Ｄ−ＦＦ４３４からディレ
イ段数の増減を選択する制御信号として、Ｕ／Ｄ制御信
号ＵＤを出力している。出力されるＵ／Ｄ制御信号ＵＤ
は、データパルスＴＰ２の立ち上がりがデータパルスＤ
ＴＰの立ち上がりより早い場合にハイレベル、遅い場合
にローレベルとされる。
【００１１】ここで、図１５に戻って説明する。Ｕ／Ｄ
カウンタ４４は、遅延量検出部４３からのＵ／Ｄ制御信
号ＵＤに基づいて、ディレイ段数のカウントアップおよ
びカウントダウンを行い、カウント値ＳＥＬを出力し
て、ディレイライン４２による遅延量１Ｔあたりのディ
レイ段数を制御する。ディレイロック検出部４５は、分
周器４１からのデータパルスＴＰ４のタイミングで、Ｕ
／Ｄカウンタ４４によるカウント値ＳＥＬに基づき、現
在と１クロック前および２クロック前とのディレイ段数
の比較を行い、ディレイ段数がロックされているか否か
を示すディレイロック信号ＬＯＣＫ、および、ディレイ
ライン４２によって１Ｔの遅延量を得るための基準ディ
レイ段数ＤＲＥＦを出力する。ここで、現在のディレイ
段数、すなわちＵ／Ｄカウンタ４４による現在のカウン
ト値ＳＥＬに対して、クロック入力ＣＫとされるデータ
パルスＴＰ４の１クロック前および２クロック前のディ
レイ段数をそれぞれＳＥＬ１およびＳＥＬ２とすると、
ＳＥＬ＝ＳＥＬ２のときディレイロック信号ＬＯＣＫが
ハイレベルとされ、それ以外のときローレベルとされ
る。また、ＳＥＬ＝ＳＥＬ２またはＳＥＬ＞ＳＥＬ１の
とき基準ディレイ段数ＤＲＥＦとしてＳＥＬ１が出力さ
れ、これ以外のとき現在のカウント値ＳＥＬが出力され
る。
カウンタ４４は、遅延量検出部４３からのＵ／Ｄ制御信
号ＵＤに基づいて、ディレイ段数のカウントアップおよ
びカウントダウンを行い、カウント値ＳＥＬを出力し
て、ディレイライン４２による遅延量１Ｔあたりのディ
レイ段数を制御する。ディレイロック検出部４５は、分
周器４１からのデータパルスＴＰ４のタイミングで、Ｕ
／Ｄカウンタ４４によるカウント値ＳＥＬに基づき、現
在と１クロック前および２クロック前とのディレイ段数
の比較を行い、ディレイ段数がロックされているか否か
を示すディレイロック信号ＬＯＣＫ、および、ディレイ
ライン４２によって１Ｔの遅延量を得るための基準ディ
レイ段数ＤＲＥＦを出力する。ここで、現在のディレイ
段数、すなわちＵ／Ｄカウンタ４４による現在のカウン
ト値ＳＥＬに対して、クロック入力ＣＫとされるデータ
パルスＴＰ４の１クロック前および２クロック前のディ
レイ段数をそれぞれＳＥＬ１およびＳＥＬ２とすると、
ＳＥＬ＝ＳＥＬ２のときディレイロック信号ＬＯＣＫが
ハイレベルとされ、それ以外のときローレベルとされ
る。また、ＳＥＬ＝ＳＥＬ２またはＳＥＬ＞ＳＥＬ１の
とき基準ディレイ段数ＤＲＥＦとしてＳＥＬ１が出力さ
れ、これ以外のとき現在のカウント値ＳＥＬが出力され
る。
【００１２】次に、図１７にディレイロックループ回路
４０における各信号のタイミングを示す。図１７におい
て、９００ｎｓｅｃから１１００ｎｓｅｃの期間では、
例えば、ディレイライン４２を構成するゲートによる遅
延量が、温度や電源電圧の変動等により変動した状態を
示している。このとき、ディレイライン４２におけるデ
ィレイ段数を示すカウント値ＳＥＬによる遅延量が、１
Ｔ分の遅延に対して不足しているため、Ｕ／Ｄカウンタ
４４によるカウント値ＳＥＬおよび基準ディレイ段数Ｄ
ＲＥＦは、それぞれ１ずつカウントアップされ、ディレ
イロック信号ＬＯＣＫはローレベルとなる。
４０における各信号のタイミングを示す。図１７におい
て、９００ｎｓｅｃから１１００ｎｓｅｃの期間では、
例えば、ディレイライン４２を構成するゲートによる遅
延量が、温度や電源電圧の変動等により変動した状態を
示している。このとき、ディレイライン４２におけるデ
ィレイ段数を示すカウント値ＳＥＬによる遅延量が、１
Ｔ分の遅延に対して不足しているため、Ｕ／Ｄカウンタ
４４によるカウント値ＳＥＬおよび基準ディレイ段数Ｄ
ＲＥＦは、それぞれ１ずつカウントアップされ、ディレ
イロック信号ＬＯＣＫはローレベルとなる。
【００１３】これに対して、１１００ｎｓｅｃのタイミ
ングでは、遅延量検出部４３に入力されるデータパルス
ＴＰ２の反転タイミングが、データパルスＤＴＰの立ち
上がりより早くなり、出力されるＵ／Ｄ制御信号ＵＤが
ローレベルとなって、Ｕ／Ｄカウンタ４４のカウント値
ＳＥＬがカウントダウンされる。以降、データパルスＴ
Ｐ４の立ち上がりにおいて、Ｕ／Ｄ制御信号ＵＤはハイ
レベル、ローレベルを交互に繰り返すことになり、これ
によってＵ／Ｄカウンタ４４のカウント値ＳＥＬは「２
９」および「２８」の値を交互に採ることになる。ま
た、１０５０ｎｓｅｃのタイミングにおいて、ディレイ
ロック検出部４５では、現在のカウント値ＳＥＬと、デ
ータパルスＴＰ４による２クロック前のカウント値ＳＥ
Ｌ２とが、ともに「２９」と一致したことが検出され
て、ディレイロック信号ＬＯＣＫがハイレベルとされ
る。これにより、ディレイライン４２によって１Ｔ分だ
け遅延されるときの基準ディレイ段数ＤＲＥＦの値が
「２８」で固定され、ディレイロックループ回路４０の
動作がロックされる。
ングでは、遅延量検出部４３に入力されるデータパルス
ＴＰ２の反転タイミングが、データパルスＤＴＰの立ち
上がりより早くなり、出力されるＵ／Ｄ制御信号ＵＤが
ローレベルとなって、Ｕ／Ｄカウンタ４４のカウント値
ＳＥＬがカウントダウンされる。以降、データパルスＴ
Ｐ４の立ち上がりにおいて、Ｕ／Ｄ制御信号ＵＤはハイ
レベル、ローレベルを交互に繰り返すことになり、これ
によってＵ／Ｄカウンタ４４のカウント値ＳＥＬは「２
９」および「２８」の値を交互に採ることになる。ま
た、１０５０ｎｓｅｃのタイミングにおいて、ディレイ
ロック検出部４５では、現在のカウント値ＳＥＬと、デ
ータパルスＴＰ４による２クロック前のカウント値ＳＥ
Ｌ２とが、ともに「２９」と一致したことが検出され
て、ディレイロック信号ＬＯＣＫがハイレベルとされ
る。これにより、ディレイライン４２によって１Ｔ分だ
け遅延されるときの基準ディレイ段数ＤＲＥＦの値が
「２８」で固定され、ディレイロックループ回路４０の
動作がロックされる。
【００１４】このようなディレイロックループ回路４０
を用いた可変遅延回路では、１Ｔパルス幅に対する遅延
量の比率を任意に設定し、この値と基準ディレイ段数Ｄ
ＲＥＦの値とを乗算し、ディレイライン４２と同様に構
成されたディレイラインに対して、この値をディレイ設
定段数として設定して、入力されたデータパルスを遅延
させる。これによって、ディレイロックループ回路４０
を用いた可変遅延回路では、温度や電源電圧の変動等に
よりディレイラインを構成するゲートによる遅延量が変
動した場合でも、その変動量にかかわらず常に所望する
遅延量を得ることが可能となっている。したがって、上
述した相変化型光ディスクシステムでは、このような可
変遅延回路を用いて、記録パルスの始端における立ち上
がり位置および終端における立ち下がり位置を、任意の
量だけ正確に遅延させ、ディスク上に形成されるマーク
の形状を正確に制御することが可能となる。
を用いた可変遅延回路では、１Ｔパルス幅に対する遅延
量の比率を任意に設定し、この値と基準ディレイ段数Ｄ
ＲＥＦの値とを乗算し、ディレイライン４２と同様に構
成されたディレイラインに対して、この値をディレイ設
定段数として設定して、入力されたデータパルスを遅延
させる。これによって、ディレイロックループ回路４０
を用いた可変遅延回路では、温度や電源電圧の変動等に
よりディレイラインを構成するゲートによる遅延量が変
動した場合でも、その変動量にかかわらず常に所望する
遅延量を得ることが可能となっている。したがって、上
述した相変化型光ディスクシステムでは、このような可
変遅延回路を用いて、記録パルスの始端における立ち上
がり位置および終端における立ち下がり位置を、任意の
量だけ正確に遅延させ、ディスク上に形成されるマーク
の形状を正確に制御することが可能となる。
【００１５】
【発明が解決しようとする課題】上記のディレイロック
ループ回路４０は、ＣＭＯＳゲートによるディレイライ
ンの欠点を解消し、安価で安定した遅延量が得られるた
め、光ディスクドライブの記録補償のためのＩＣとして
実現されている。しかし、このディレイロックループ回
路４０による実際の動作においては、基準ディレイ段数
ＤＲＥＦがほぼ安定した状態でも、Ｕ／Ｄカウンタ４４
によるカウント値ＳＥＬが±１段でなく、数段の幅で不
規則な変動を繰り返す現象が観測されている。
ループ回路４０は、ＣＭＯＳゲートによるディレイライ
ンの欠点を解消し、安価で安定した遅延量が得られるた
め、光ディスクドライブの記録補償のためのＩＣとして
実現されている。しかし、このディレイロックループ回
路４０による実際の動作においては、基準ディレイ段数
ＤＲＥＦがほぼ安定した状態でも、Ｕ／Ｄカウンタ４４
によるカウント値ＳＥＬが±１段でなく、数段の幅で不
規則な変動を繰り返す現象が観測されている。
【００１６】ここで、図１８にこのような異常動作が発
生した場合のディレイロックループ回路４０における各
信号のタイミングを示す。図１８において、１５７０ｎ
ｓｅｃまでの期間は、基準ディレイ段数ＤＲＥＦが「２
８」でロックされた状態となっている。しかし、１６７
０ｎｓｅｃ、１５７０ｎｓｅｃおよび１８７０ｎｓｅｃ
のタイミングにおいてＵ／Ｄ制御信号ＵＤがハイレベル
となり、カウント値ＳＥＬが連続してカウントアップさ
れている。このため、ディレイロック検出部４５の検出
によりディレイロック信号ＬＯＣＫがローレベルとな
る。この後、カウント値ＳＥＬは「２ｂ」の値までカウ
ントアップして、「２８」の値までカウントダウンし、
２２５０ｎｓｅｃのタイミングにおいて再びディレイロ
ックループ回路４０の動作がロックした状態となる。
生した場合のディレイロックループ回路４０における各
信号のタイミングを示す。図１８において、１５７０ｎ
ｓｅｃまでの期間は、基準ディレイ段数ＤＲＥＦが「２
８」でロックされた状態となっている。しかし、１６７
０ｎｓｅｃ、１５７０ｎｓｅｃおよび１８７０ｎｓｅｃ
のタイミングにおいてＵ／Ｄ制御信号ＵＤがハイレベル
となり、カウント値ＳＥＬが連続してカウントアップさ
れている。このため、ディレイロック検出部４５の検出
によりディレイロック信号ＬＯＣＫがローレベルとな
る。この後、カウント値ＳＥＬは「２ｂ」の値までカウ
ントアップして、「２８」の値までカウントダウンし、
２２５０ｎｓｅｃのタイミングにおいて再びディレイロ
ックループ回路４０の動作がロックした状態となる。
【００１７】このような基準ディレイ段数ＤＲＥＦの不
規則な変動は、遅延量検出部４３に使用されているＤ−
ＦＦ４３１に起因すると考えられる。遅延量検出部４３
におけるタイミング比較では、Ｄ−ＦＦ４３１における
クロック入力ＣＫのデータパルスＤＴＰの立ち上がり
と、データ入力ＤのデータパルスＴＰ２の反転の先着順
に基づいて、Ｑ出力すなわち位相比較中間信号ＱＡを出
力し、ＥＯＲゲート４３２で位相比較中間信号ＱＡとデ
ータパルスＴＰ２との排他的論理和をとることで、位相
比較信号ＵＰを出力している。ところが、Ｄ−ＦＦ４３
１におけるクロック入力ＣＫの立ち上がりとデータ入力
Ｄの反転とが、Ｄ−ＦＦ４３１の最小セットアップタイ
ムおよびホールドタイムより短い時間に続けて入力され
た場合は、出力される位相比較中間信号ＱＡが確定しな
いため、出力されるＵ／Ｄ制御信号ＵＤに短期間の擾乱
が生じる。
規則な変動は、遅延量検出部４３に使用されているＤ−
ＦＦ４３１に起因すると考えられる。遅延量検出部４３
におけるタイミング比較では、Ｄ−ＦＦ４３１における
クロック入力ＣＫのデータパルスＤＴＰの立ち上がり
と、データ入力ＤのデータパルスＴＰ２の反転の先着順
に基づいて、Ｑ出力すなわち位相比較中間信号ＱＡを出
力し、ＥＯＲゲート４３２で位相比較中間信号ＱＡとデ
ータパルスＴＰ２との排他的論理和をとることで、位相
比較信号ＵＰを出力している。ところが、Ｄ−ＦＦ４３
１におけるクロック入力ＣＫの立ち上がりとデータ入力
Ｄの反転とが、Ｄ−ＦＦ４３１の最小セットアップタイ
ムおよびホールドタイムより短い時間に続けて入力され
た場合は、出力される位相比較中間信号ＱＡが確定しな
いため、出力されるＵ／Ｄ制御信号ＵＤに短期間の擾乱
が生じる。
【００１８】ここで、クロック入力ＣＫの立ち上がりと
データ入力Ｄの反転とがほぼ同時となる場合とは、すな
わち、ディレイライン４２によるデータパルスＴＰとデ
ータパルスＤＴＰの間の遅延量が１Ｔに一致している場
合であり、ディレイロックループ回路４０においては、
常にこのような状態となるように制御が行われることか
ら、位相比較中間信号ＱＡが不定の状態は動作がほぼロ
ックしているときに高い割合で発生していると考えられ
る。図１８における１５７０ｎｓｅｃおよび１８７０ｎ
ｓｅｃのタイミングでのＵ／Ｄ制御信号ＵＤは、このよ
うな場合に発生したノイズ成分と考えられ、これによっ
てＵ／Ｄカウンタ４４のカウント値ＳＥＬも交互にカウ
ントアップおよびカウントダウンをせずに不規則に変化
し、基準ディレイ段数ＤＲＥＦの値がロックせずに±数
段の大きさで不安定に変化する。
データ入力Ｄの反転とがほぼ同時となる場合とは、すな
わち、ディレイライン４２によるデータパルスＴＰとデ
ータパルスＤＴＰの間の遅延量が１Ｔに一致している場
合であり、ディレイロックループ回路４０においては、
常にこのような状態となるように制御が行われることか
ら、位相比較中間信号ＱＡが不定の状態は動作がほぼロ
ックしているときに高い割合で発生していると考えられ
る。図１８における１５７０ｎｓｅｃおよび１８７０ｎ
ｓｅｃのタイミングでのＵ／Ｄ制御信号ＵＤは、このよ
うな場合に発生したノイズ成分と考えられ、これによっ
てＵ／Ｄカウンタ４４のカウント値ＳＥＬも交互にカウ
ントアップおよびカウントダウンをせずに不規則に変化
し、基準ディレイ段数ＤＲＥＦの値がロックせずに±数
段の大きさで不安定に変化する。
【００１９】したがって、このようなディレイロックル
ープ回路４０を用いた可変遅延回路では、ディレイライ
ンにおけるディレイ段数の設定において、例えばＴ／２
の遅延を得るために基準ディレイ段数ＤＲＥＦに１／２
を乗じても、基準ディレイ段数ＤＲＥＦが一定とならな
いために、ディレイラインの出力信号にジッタが生じて
しまう。
ープ回路４０を用いた可変遅延回路では、ディレイライ
ンにおけるディレイ段数の設定において、例えばＴ／２
の遅延を得るために基準ディレイ段数ＤＲＥＦに１／２
を乗じても、基準ディレイ段数ＤＲＥＦが一定とならな
いために、ディレイラインの出力信号にジッタが生じて
しまう。
【００２０】本発明はこのような課題に鑑みてなされた
ものであり、低コストで実装面積の小さい遅延回路を用
いた場合に、温度および電源電圧の変動やプロセス条件
等によるディレイ量の変動にかかわらず、安定した遅延
量を得ることを可能にするディレイロックループ回路を
提供することを目的とする。
ものであり、低コストで実装面積の小さい遅延回路を用
いた場合に、温度および電源電圧の変動やプロセス条件
等によるディレイ量の変動にかかわらず、安定した遅延
量を得ることを可能にするディレイロックループ回路を
提供することを目的とする。
【００２１】また、本発明の他の目的は、低コストで実
装面積の小さい遅延回路を用い、温度および電源電圧の
変動やプロセス条件等によるディレイ量の変動にかかわ
らず、安定した遅延量を得ることが可能な可変遅延回路
を提供することである。
装面積の小さい遅延回路を用い、温度および電源電圧の
変動やプロセス条件等によるディレイ量の変動にかかわ
らず、安定した遅延量を得ることが可能な可変遅延回路
を提供することである。
【００２２】さらに、本発明の他の目的は、ディスク状
記憶媒体にデータを記録する際に、低コストで実装面積
の小さい遅延回路を用い、記録パルスを正確に遅延させ
ることが可能な記録信号補償回路を提供することであ
る。
記憶媒体にデータを記録する際に、低コストで実装面積
の小さい遅延回路を用い、記録パルスを正確に遅延させ
ることが可能な記録信号補償回路を提供することであ
る。
【００２３】
【課題を解決するための手段】本発明では上記課題を解
決するために、所望の信号遅延量を得るためのディレイ
ロックループ回路において、入力されたクロックに基づ
いて、第１のパルスデータと、前記第１のパルスデータ
より大きい周期を有する第２のパルスデータと、前記第
２のパルスデータより大きい周期を有する第３のパルス
データを生成する分周手段と、カウント値に対する初期
値、最大値および最小値が設定され、前記第３のパルス
データの立ち上がりのタイミングにおいて、入力された
アップダウン制御信号に基づいてカウントアップまたは
カウントダウンを行い、前記カウント値が前記最大値お
よび前記最小値となった場合には、次のカウント値を前
記初期値にセットするサブカウンタを具備し、前記第３
のパルスデータの立ち上がりのタイミングにおいて、前
記サブカウンタによるカウント値が前記最大値であると
きカウントアップを行い、前記最小値であるときカウン
トダウンを行うアップダウンカウンタと、前記アップダ
ウンカウンタによるカウント出力に基づくディレイ段数
によって前記第１のパルスデータを遅延させるディレイ
手段と、前記第２のパルスデータの立ち上がりと、前記
ディレイ手段による出力パルスの立ち上がりとの先着判
定を行い、判定結果に基づいて前記アップダウン制御信
号を出力する遅延量検出手段と、前記第３のパルスデー
タの立ち上がりのタイミングにおいて、前記アップダウ
ンカウンタによる現在のカウント値と過去のカウント値
とを比較して遅延量がロックされているか否かを検出
し、かつ、前記現在および過去のカウント値のうちいず
れか一方の値を選択して、基準ディレイ段数として出力
するディレイロック検出手段と、を有することを特徴と
するディレイロックループ回路が提供される。
決するために、所望の信号遅延量を得るためのディレイ
ロックループ回路において、入力されたクロックに基づ
いて、第１のパルスデータと、前記第１のパルスデータ
より大きい周期を有する第２のパルスデータと、前記第
２のパルスデータより大きい周期を有する第３のパルス
データを生成する分周手段と、カウント値に対する初期
値、最大値および最小値が設定され、前記第３のパルス
データの立ち上がりのタイミングにおいて、入力された
アップダウン制御信号に基づいてカウントアップまたは
カウントダウンを行い、前記カウント値が前記最大値お
よび前記最小値となった場合には、次のカウント値を前
記初期値にセットするサブカウンタを具備し、前記第３
のパルスデータの立ち上がりのタイミングにおいて、前
記サブカウンタによるカウント値が前記最大値であると
きカウントアップを行い、前記最小値であるときカウン
トダウンを行うアップダウンカウンタと、前記アップダ
ウンカウンタによるカウント出力に基づくディレイ段数
によって前記第１のパルスデータを遅延させるディレイ
手段と、前記第２のパルスデータの立ち上がりと、前記
ディレイ手段による出力パルスの立ち上がりとの先着判
定を行い、判定結果に基づいて前記アップダウン制御信
号を出力する遅延量検出手段と、前記第３のパルスデー
タの立ち上がりのタイミングにおいて、前記アップダウ
ンカウンタによる現在のカウント値と過去のカウント値
とを比較して遅延量がロックされているか否かを検出
し、かつ、前記現在および過去のカウント値のうちいず
れか一方の値を選択して、基準ディレイ段数として出力
するディレイロック検出手段と、を有することを特徴と
するディレイロックループ回路が提供される。
【００２４】このようなディレイロックループ回路で
は、遅延量検出手段からのアップダウン制御信号に基づ
いて初期値から最大値または最小値へのカウントアップ
またはカウントダウンを行うサブカウンタを具備し、こ
のカウント値が最大値または最小値となった場合にアッ
プダウンカウンタのカウントアップおよびカウントダウ
ンをそれぞれ行うので、アップダウン制御信号の短期間
における擾乱が無視され、ディレイ手段によるディレイ
量の変動にかかわらずディレイロック検出手段が正常に
動作して、基準ディレイ段数が安定して出力される。
は、遅延量検出手段からのアップダウン制御信号に基づ
いて初期値から最大値または最小値へのカウントアップ
またはカウントダウンを行うサブカウンタを具備し、こ
のカウント値が最大値または最小値となった場合にアッ
プダウンカウンタのカウントアップおよびカウントダウ
ンをそれぞれ行うので、アップダウン制御信号の短期間
における擾乱が無視され、ディレイ手段によるディレイ
量の変動にかかわらずディレイロック検出手段が正常に
動作して、基準ディレイ段数が安定して出力される。
【００２５】また、本発明では、入力信号を任意の遅延
量だけ遅延させることが可能な可変遅延回路において、
入力されたクロックに基づいて、第１のパルスデータ
と、前記第１のパルスデータより大きい周期を有する第
２のパルスデータと、前記第２のパルスデータより大き
い周期を有する第３のパルスデータを生成する分周手段
と、カウント値に対する初期値、最大値および最小値が
設定され、前記第３のパルスデータの立ち上がりのタイ
ミングにおいて、入力されたアップダウン制御信号に基
づいてカウントアップまたはカウントダウンを行い、前
記カウント値が前記最大値および前記最小値となった場
合には、次のカウント値を前記初期値にセットするサブ
カウンタを具備し、前記第３のパルスデータの立ち上が
りのタイミングにおいて、前記サブカウンタによるカウ
ント値が前記最大値であるときカウントアップを行い、
前記最小値であるときカウントダウンを行うアップダウ
ンカウンタと、前記アップダウンカウンタによるカウン
ト出力に基づくディレイ段数によって前記第１のパルス
データを遅延させる第１のディレイ手段と、前記第２の
パルスデータの立ち上がりと、前記第１のディレイ手段
による出力パルスの立ち上がりとの先着判定を行い、判
定結果に基づいて前記アップダウン制御信号を出力する
遅延量検出手段と、前記第３のパルスデータの立ち上が
りのタイミングにおいて、前記アップダウンカウンタに
よる現在のカウント値と過去のカウント値とを比較して
遅延量がロックされているか否かを検出し、かつ、前記
現在および過去のカウント値のうちいずれか一方の値を
選択して、基準ディレイ段数として出力するディレイロ
ック検出手段と、を具備する基準ディレイ段数出力手段
と、前記クロックが供給されるとともに、前記基準ディ
レイ段数と所要のディレイ比率とを乗算するディレイ段
数設定手段と、前記第１のディレイ手段と同様に構成さ
れて、前記ディレイ段数設定手段によって設定されたデ
ィレイ段数により、入力したデータを遅延させる第２の
ディレイ手段と、を有することを特徴とする可変遅延回
路が提供される。
量だけ遅延させることが可能な可変遅延回路において、
入力されたクロックに基づいて、第１のパルスデータ
と、前記第１のパルスデータより大きい周期を有する第
２のパルスデータと、前記第２のパルスデータより大き
い周期を有する第３のパルスデータを生成する分周手段
と、カウント値に対する初期値、最大値および最小値が
設定され、前記第３のパルスデータの立ち上がりのタイ
ミングにおいて、入力されたアップダウン制御信号に基
づいてカウントアップまたはカウントダウンを行い、前
記カウント値が前記最大値および前記最小値となった場
合には、次のカウント値を前記初期値にセットするサブ
カウンタを具備し、前記第３のパルスデータの立ち上が
りのタイミングにおいて、前記サブカウンタによるカウ
ント値が前記最大値であるときカウントアップを行い、
前記最小値であるときカウントダウンを行うアップダウ
ンカウンタと、前記アップダウンカウンタによるカウン
ト出力に基づくディレイ段数によって前記第１のパルス
データを遅延させる第１のディレイ手段と、前記第２の
パルスデータの立ち上がりと、前記第１のディレイ手段
による出力パルスの立ち上がりとの先着判定を行い、判
定結果に基づいて前記アップダウン制御信号を出力する
遅延量検出手段と、前記第３のパルスデータの立ち上が
りのタイミングにおいて、前記アップダウンカウンタに
よる現在のカウント値と過去のカウント値とを比較して
遅延量がロックされているか否かを検出し、かつ、前記
現在および過去のカウント値のうちいずれか一方の値を
選択して、基準ディレイ段数として出力するディレイロ
ック検出手段と、を具備する基準ディレイ段数出力手段
と、前記クロックが供給されるとともに、前記基準ディ
レイ段数と所要のディレイ比率とを乗算するディレイ段
数設定手段と、前記第１のディレイ手段と同様に構成さ
れて、前記ディレイ段数設定手段によって設定されたデ
ィレイ段数により、入力したデータを遅延させる第２の
ディレイ手段と、を有することを特徴とする可変遅延回
路が提供される。
【００２６】このような可変遅延回路では、基準ディレ
イ段数出力手段が、遅延量検出手段からのアップダウン
制御信号に基づいて初期値から最大値または最小値への
カウントアップまたはカウントダウンを行うサブカウン
タを具備し、このカウント値が最大値または最小値とな
った場合にカウントアップおよびカウントダウンをそれ
ぞれ行うアップダウンカウンタを有するディレイロック
ループを形成しており、これにより第１のディレイ手段
によるディレイ量の変動にかかわらずディレイロック検
出手段が正常に動作して、基準ディレイ段数が安定して
出力される。したがって、第１のディレイ手段と同様に
構成された第２のディレイ手段によって、常に正確な遅
延量を得ることが可能となる。
イ段数出力手段が、遅延量検出手段からのアップダウン
制御信号に基づいて初期値から最大値または最小値への
カウントアップまたはカウントダウンを行うサブカウン
タを具備し、このカウント値が最大値または最小値とな
った場合にカウントアップおよびカウントダウンをそれ
ぞれ行うアップダウンカウンタを有するディレイロック
ループを形成しており、これにより第１のディレイ手段
によるディレイ量の変動にかかわらずディレイロック検
出手段が正常に動作して、基準ディレイ段数が安定して
出力される。したがって、第１のディレイ手段と同様に
構成された第２のディレイ手段によって、常に正確な遅
延量を得ることが可能となる。
【００２７】また、本発明では、始端パルス、バースト
パルス、および終端パルスを合成して得られる記録パル
スにしたがって、データをディスク状記録媒体に記録す
るための記録信号補償回路において、入力されたクロッ
クに基づいて、第１のパルスデータと、前記第１のパル
スデータより大きい周期を有する第２のパルスデータ
と、前記第２のパルスデータより大きい周期を有する第
３のパルスデータを生成する分周手段と、カウント値に
対する初期値、最大値および最小値が設定され、前記第
３のパルスデータの立ち上がりのタイミングにおいて、
入力されたアップダウン制御信号に基づいてカウントア
ップまたはカウントダウンを行い、前記カウント値が前
記最大値および前記最小値となった場合には、次のカウ
ント値を前記初期値にセットするサブカウンタを具備
し、前記第３のパルスデータの立ち上がりのタイミング
において、前記サブカウンタによるカウント値が前記最
大値であるときカウントアップを行い、前記最小値であ
るときカウントダウンを行うアップダウンカウンタと、
前記アップダウンカウンタによるカウント出力に基づく
ディレイ段数によって前記第１のパルスデータを遅延さ
せる第１のディレイ手段と、前記第２のパルスデータの
立ち上がりと、前記第１のディレイ手段による出力パル
スの立ち上がりとの先着判定を行い、判定結果に基づい
て前記アップダウン制御信号を出力する遅延量検出手段
と、前記第３のパルスデータの立ち上がりのタイミング
において、前記アップダウンカウンタによる現在のカウ
ント値と過去のカウント値とを比較して遅延量がロック
されているか否かを検出し、かつ、前記現在および過去
のカウント値のうちいずれか一方の値を選択して、基準
ディレイ段数として出力するディレイロック検出手段
と、を具備する基準ディレイ段数出力手段と、前記クロ
ックが供給されるとともに、前記基準ディレイ段数と所
要のディレイ比率とを乗算するディレイ段数設定手段
と、前記第１のディレイ手段と同様に構成されて、前記
ディレイ段数設定手段によって設定されたディレイ段数
により、入力したデータを遅延させる第２のディレイ手
段と、によってともに構成され、前記始端パルスの始端
エッジの位置、および前記終端パルスの終端エッジの位
置を遅延させることにより、前記始端パルスおよび前記
終端パルスのパルス幅をそれぞれ変化させる始端パルス
変化手段および終端パルス変化手段を有することを特徴
とする記録信号補償回路が提供される。
パルス、および終端パルスを合成して得られる記録パル
スにしたがって、データをディスク状記録媒体に記録す
るための記録信号補償回路において、入力されたクロッ
クに基づいて、第１のパルスデータと、前記第１のパル
スデータより大きい周期を有する第２のパルスデータ
と、前記第２のパルスデータより大きい周期を有する第
３のパルスデータを生成する分周手段と、カウント値に
対する初期値、最大値および最小値が設定され、前記第
３のパルスデータの立ち上がりのタイミングにおいて、
入力されたアップダウン制御信号に基づいてカウントア
ップまたはカウントダウンを行い、前記カウント値が前
記最大値および前記最小値となった場合には、次のカウ
ント値を前記初期値にセットするサブカウンタを具備
し、前記第３のパルスデータの立ち上がりのタイミング
において、前記サブカウンタによるカウント値が前記最
大値であるときカウントアップを行い、前記最小値であ
るときカウントダウンを行うアップダウンカウンタと、
前記アップダウンカウンタによるカウント出力に基づく
ディレイ段数によって前記第１のパルスデータを遅延さ
せる第１のディレイ手段と、前記第２のパルスデータの
立ち上がりと、前記第１のディレイ手段による出力パル
スの立ち上がりとの先着判定を行い、判定結果に基づい
て前記アップダウン制御信号を出力する遅延量検出手段
と、前記第３のパルスデータの立ち上がりのタイミング
において、前記アップダウンカウンタによる現在のカウ
ント値と過去のカウント値とを比較して遅延量がロック
されているか否かを検出し、かつ、前記現在および過去
のカウント値のうちいずれか一方の値を選択して、基準
ディレイ段数として出力するディレイロック検出手段
と、を具備する基準ディレイ段数出力手段と、前記クロ
ックが供給されるとともに、前記基準ディレイ段数と所
要のディレイ比率とを乗算するディレイ段数設定手段
と、前記第１のディレイ手段と同様に構成されて、前記
ディレイ段数設定手段によって設定されたディレイ段数
により、入力したデータを遅延させる第２のディレイ手
段と、によってともに構成され、前記始端パルスの始端
エッジの位置、および前記終端パルスの終端エッジの位
置を遅延させることにより、前記始端パルスおよび前記
終端パルスのパルス幅をそれぞれ変化させる始端パルス
変化手段および終端パルス変化手段を有することを特徴
とする記録信号補償回路が提供される。
【００２８】このような記録信号補償回路では、基準デ
ィレイ段数出力手段がディレイロックループを形成する
ことにより、第１のディレイ手段によるディレイ量の変
動にかかわらずディレイロック検出手段が正常に動作し
て、基準ディレイ段数が安定して出力される。したがっ
て、始端パルス変化手段および終端パルス変化手段にお
いては、それぞれが第１のディレイ手段と同様に構成さ
れた第２のディレイ手段を使用することによって、記録
パルスの始端位置および終端位置を常に正確な量だけ遅
延させることができ、ディスク状記録媒体上において、
遅延量に応じた正確な位置にマークを形成することが可
能になる。
ィレイ段数出力手段がディレイロックループを形成する
ことにより、第１のディレイ手段によるディレイ量の変
動にかかわらずディレイロック検出手段が正常に動作し
て、基準ディレイ段数が安定して出力される。したがっ
て、始端パルス変化手段および終端パルス変化手段にお
いては、それぞれが第１のディレイ手段と同様に構成さ
れた第２のディレイ手段を使用することによって、記録
パルスの始端位置および終端位置を常に正確な量だけ遅
延させることができ、ディスク状記録媒体上において、
遅延量に応じた正確な位置にマークを形成することが可
能になる。
【００２９】また、本発明では、所望の信号遅延量を得
るためのディレイロックループ回路において、入力され
たクロックに基づいて、第１のパルスデータと、前記第
１のパルスデータより大きい周期を有する第２のパルス
データと、前記第２のパルスデータより大きい周期を有
する第３のパルスデータを生成する分周手段と、前記第
３のパルスデータの立ち上がりのタイミングにおいてカ
ウントアップを行い、カウント値があらかじめ設定され
た設定値Ｍ（Ｍ：Ｍ＞０の整数）を超えると、リセット
信号を出力するとともに、カウント値をリセットする第
１のカウンタ、前記第３のパルスデータの立ち上がりの
タイミングにおいて、入力されたアップダウン制御信号
がハイレベルの場合にのみカウントアップを行い、前記
リセット信号が入力されるとカウント値をリセットする
第２のカウンタ、および、前記第３のパルスデータの立
ち上がりのタイミングにおいて、入力された前記アップ
ダウン制御信号がローレベルの場合にのみカウントアッ
プを行い、前記リセット信号が入力されるとカウント値
をリセットする第３のカウンタを具備し、前記リセット
信号の出力時において、前記第２のカウンタによるカウ
ント値があらかじめ設定された設定値Ｎ（Ｎ：０＜Ｎ＜
Ｍの整数）以上である場合にカウントアップを行い、前
記第３のカウンタによるカウント値が前記設定値Ｎ以上
である場合にカウントダウンを行うアップダウンカウン
タと、前記アップダウンカウンタによるカウント出力に
基づくディレイ段数によって前記第１のパルスデータを
遅延させるディレイ手段と、前記第２のパルスデータの
立ち上がりと、前記ディレイ手段による出力パルスの立
ち上がりとの先着判定を行い、判定結果に基づいて前記
アップダウン制御信号を出力する遅延量検出手段と、前
記第３のパルスデータの立ち上がりのタイミングにおい
て、前記アップダウンカウンタによる現在のカウント値
と過去のカウント値とを比較して遅延量がロックされて
いるか否かを検出し、かつ、前記現在および過去のカウ
ント値のうちいずれか一方の値を選択して、基準ディレ
イ段数として出力するディレイロック検出手段と、を有
することを特徴とするディレイロックループ回路が提供
される。
るためのディレイロックループ回路において、入力され
たクロックに基づいて、第１のパルスデータと、前記第
１のパルスデータより大きい周期を有する第２のパルス
データと、前記第２のパルスデータより大きい周期を有
する第３のパルスデータを生成する分周手段と、前記第
３のパルスデータの立ち上がりのタイミングにおいてカ
ウントアップを行い、カウント値があらかじめ設定され
た設定値Ｍ（Ｍ：Ｍ＞０の整数）を超えると、リセット
信号を出力するとともに、カウント値をリセットする第
１のカウンタ、前記第３のパルスデータの立ち上がりの
タイミングにおいて、入力されたアップダウン制御信号
がハイレベルの場合にのみカウントアップを行い、前記
リセット信号が入力されるとカウント値をリセットする
第２のカウンタ、および、前記第３のパルスデータの立
ち上がりのタイミングにおいて、入力された前記アップ
ダウン制御信号がローレベルの場合にのみカウントアッ
プを行い、前記リセット信号が入力されるとカウント値
をリセットする第３のカウンタを具備し、前記リセット
信号の出力時において、前記第２のカウンタによるカウ
ント値があらかじめ設定された設定値Ｎ（Ｎ：０＜Ｎ＜
Ｍの整数）以上である場合にカウントアップを行い、前
記第３のカウンタによるカウント値が前記設定値Ｎ以上
である場合にカウントダウンを行うアップダウンカウン
タと、前記アップダウンカウンタによるカウント出力に
基づくディレイ段数によって前記第１のパルスデータを
遅延させるディレイ手段と、前記第２のパルスデータの
立ち上がりと、前記ディレイ手段による出力パルスの立
ち上がりとの先着判定を行い、判定結果に基づいて前記
アップダウン制御信号を出力する遅延量検出手段と、前
記第３のパルスデータの立ち上がりのタイミングにおい
て、前記アップダウンカウンタによる現在のカウント値
と過去のカウント値とを比較して遅延量がロックされて
いるか否かを検出し、かつ、前記現在および過去のカウ
ント値のうちいずれか一方の値を選択して、基準ディレ
イ段数として出力するディレイロック検出手段と、を有
することを特徴とするディレイロックループ回路が提供
される。
【００３０】このようなディレイロックループ回路で
は、一定時間ごとにリセット信号を出力する第１のカウ
ンタと、遅延量検出手段からのアップダウン制御信号が
ハイレベルおよびローレベルの場合にそれぞれカウント
アップを行う第２および第３のカウンタを具備し、第１
のカウンタによるリセット信号の出力時において、第２
および第３のカウンタによる各カウント値が設定値Ｎに
達している場合に、アップダウンカウンタのカウントア
ップおよびカウントダウンがそれぞれ行われるので、ア
ップダウン制御信号の短期間における擾乱が無視され、
ディレイ手段によるディレイ量の変動にかかわらずディ
レイロック検出手段が正常に動作して、基準ディレイ段
数が安定して出力される。
は、一定時間ごとにリセット信号を出力する第１のカウ
ンタと、遅延量検出手段からのアップダウン制御信号が
ハイレベルおよびローレベルの場合にそれぞれカウント
アップを行う第２および第３のカウンタを具備し、第１
のカウンタによるリセット信号の出力時において、第２
および第３のカウンタによる各カウント値が設定値Ｎに
達している場合に、アップダウンカウンタのカウントア
ップおよびカウントダウンがそれぞれ行われるので、ア
ップダウン制御信号の短期間における擾乱が無視され、
ディレイ手段によるディレイ量の変動にかかわらずディ
レイロック検出手段が正常に動作して、基準ディレイ段
数が安定して出力される。
【００３１】また、本発明では、入力信号を任意の遅延
量だけ遅延させることが可能な可変遅延回路において、
入力されたクロックに基づいて、第１のパルスデータ
と、前記第１のパルスデータより大きい周期を有する第
２のパルスデータと、前記第２のパルスデータより大き
い周期を有する第３のパルスデータを生成する分周手段
と、前記第３のパルスデータの立ち上がりのタイミング
においてカウントアップを行い、カウント値があらかじ
め設定された設定値Ｍ（Ｍ：Ｍ＞０の整数）を超える
と、リセット信号を出力するとともに、カウント値をリ
セットする第１のカウンタ、前記第３のパルスデータの
立ち上がりのタイミングにおいて、入力されたアップダ
ウン制御信号がハイレベルの場合にのみカウントアップ
を行い、前記リセット信号が入力されるとカウント値を
リセットする第２のカウンタ、および、前記第３のパル
スデータの立ち上がりのタイミングにおいて、入力され
た前記アップダウン制御信号がローレベルの場合にのみ
カウントアップを行い、前記リセット信号が入力される
とカウント値をリセットする第３のカウンタを具備し、
前記リセット信号の出力時において、前記第２のカウン
タによるカウント値があらかじめ設定された設定値Ｎ
（Ｎ：０＜Ｎ＜Ｍの整数）以上である場合にカウントア
ップを行い、前記第３のカウンタによるカウント値が前
記設定値Ｎ以上である場合にカウントダウンを行うアッ
プダウンカウンタと、前記アップダウンカウンタによる
カウント出力に基づくディレイ段数によって前記第１の
パルスデータを遅延させる第１のディレイ手段と、前記
第２のパルスデータの立ち上がりと、前記第１のディレ
イ手段による出力パルスの立ち上がりとの先着判定を行
い、判定結果に基づいて前記アップダウン制御信号を出
力する遅延量検出手段と、前記第３のパルスデータの立
ち上がりのタイミングにおいて、前記アップダウンカウ
ンタによる現在のカウント値と過去のカウント値とを比
較して遅延量がロックされているか否かを検出し、か
つ、前記現在および過去のカウント値のうちいずれか一
方の値を選択して、基準ディレイ段数として出力するデ
ィレイロック検出手段と、を具備する基準ディレイ段数
出力手段と、前記クロックが供給されるとともに、前記
基準ディレイ段数と所要のディレイ比率とを乗算するデ
ィレイ段数設定手段と、前記第１のディレイ手段と同様
に構成されて、前記ディレイ段数設定手段によって設定
されたディレイ段数により、入力したデータを遅延させ
る第２のディレイ手段と、を有することを特徴とする可
変遅延回路が提供される。
量だけ遅延させることが可能な可変遅延回路において、
入力されたクロックに基づいて、第１のパルスデータ
と、前記第１のパルスデータより大きい周期を有する第
２のパルスデータと、前記第２のパルスデータより大き
い周期を有する第３のパルスデータを生成する分周手段
と、前記第３のパルスデータの立ち上がりのタイミング
においてカウントアップを行い、カウント値があらかじ
め設定された設定値Ｍ（Ｍ：Ｍ＞０の整数）を超える
と、リセット信号を出力するとともに、カウント値をリ
セットする第１のカウンタ、前記第３のパルスデータの
立ち上がりのタイミングにおいて、入力されたアップダ
ウン制御信号がハイレベルの場合にのみカウントアップ
を行い、前記リセット信号が入力されるとカウント値を
リセットする第２のカウンタ、および、前記第３のパル
スデータの立ち上がりのタイミングにおいて、入力され
た前記アップダウン制御信号がローレベルの場合にのみ
カウントアップを行い、前記リセット信号が入力される
とカウント値をリセットする第３のカウンタを具備し、
前記リセット信号の出力時において、前記第２のカウン
タによるカウント値があらかじめ設定された設定値Ｎ
（Ｎ：０＜Ｎ＜Ｍの整数）以上である場合にカウントア
ップを行い、前記第３のカウンタによるカウント値が前
記設定値Ｎ以上である場合にカウントダウンを行うアッ
プダウンカウンタと、前記アップダウンカウンタによる
カウント出力に基づくディレイ段数によって前記第１の
パルスデータを遅延させる第１のディレイ手段と、前記
第２のパルスデータの立ち上がりと、前記第１のディレ
イ手段による出力パルスの立ち上がりとの先着判定を行
い、判定結果に基づいて前記アップダウン制御信号を出
力する遅延量検出手段と、前記第３のパルスデータの立
ち上がりのタイミングにおいて、前記アップダウンカウ
ンタによる現在のカウント値と過去のカウント値とを比
較して遅延量がロックされているか否かを検出し、か
つ、前記現在および過去のカウント値のうちいずれか一
方の値を選択して、基準ディレイ段数として出力するデ
ィレイロック検出手段と、を具備する基準ディレイ段数
出力手段と、前記クロックが供給されるとともに、前記
基準ディレイ段数と所要のディレイ比率とを乗算するデ
ィレイ段数設定手段と、前記第１のディレイ手段と同様
に構成されて、前記ディレイ段数設定手段によって設定
されたディレイ段数により、入力したデータを遅延させ
る第２のディレイ手段と、を有することを特徴とする可
変遅延回路が提供される。
【００３２】このような可変遅延回路では、基準ディレ
イ段数出力手段が、一定時間ごとにリセット信号を出力
する第１のカウンタと、遅延量検出手段からのアップダ
ウン制御信号がハイレベルおよびローレベルの場合にそ
れぞれカウントアップを行う第２および第３のカウンタ
を具備し、第１のカウンタによるリセット信号の出力時
において、第２および第３のカウンタによる各カウント
値が設定値Ｎに達している場合に、アップダウンカウン
タのカウントアップおよびカウントダウンがそれぞれ行
われるので、アップダウン制御信号の短期間における擾
乱が無視され、ディレイ手段によるディレイ量の変動に
かかわらずディレイロック検出手段が正常に動作して、
基準ディレイ段数が安定して出力される。したがって、
第１のディレイ手段と同様に構成された第２のディレイ
手段によって、常に正確な遅延量を得ることが可能とな
る。
イ段数出力手段が、一定時間ごとにリセット信号を出力
する第１のカウンタと、遅延量検出手段からのアップダ
ウン制御信号がハイレベルおよびローレベルの場合にそ
れぞれカウントアップを行う第２および第３のカウンタ
を具備し、第１のカウンタによるリセット信号の出力時
において、第２および第３のカウンタによる各カウント
値が設定値Ｎに達している場合に、アップダウンカウン
タのカウントアップおよびカウントダウンがそれぞれ行
われるので、アップダウン制御信号の短期間における擾
乱が無視され、ディレイ手段によるディレイ量の変動に
かかわらずディレイロック検出手段が正常に動作して、
基準ディレイ段数が安定して出力される。したがって、
第１のディレイ手段と同様に構成された第２のディレイ
手段によって、常に正確な遅延量を得ることが可能とな
る。
【００３３】また、本発明の始端パルス、バーストパル
ス、および終端パルスを合成して得られる記録パルスに
したがって、データをディスク状記録媒体に記録するた
めの記録信号補償回路において、入力されたクロックに
基づいて、第１のパルスデータと、前記第１のパルスデ
ータより大きい周期を有する第２のパルスデータと、前
記第２のパルスデータより大きい周期を有する第３のパ
ルスデータを生成する分周手段と、前記第３のパルスデ
ータの立ち上がりのタイミングにおいてカウントアップ
を行い、カウント値があらかじめ設定された設定値Ｍ
（Ｍ：Ｍ＞０の整数）を超えると、リセット信号を出力
するとともに、カウント値をリセットする第１のカウン
タ、前記第３のパルスデータの立ち上がりのタイミング
において、入力されたアップダウン制御信号がハイレベ
ルの場合にのみカウントアップを行い、前記リセット信
号が入力されるとカウント値をリセットする第２のカウ
ンタ、および、前記第３のパルスデータの立ち上がりの
タイミングにおいて、入力された前記アップダウン制御
信号がローレベルの場合にのみカウントアップを行い、
前記リセット信号が入力されるとカウント値をリセット
する第３のカウンタを具備し、前記リセット信号の出力
時において、前記第２のカウンタによるカウント値があ
らかじめ設定された設定値Ｎ（Ｎ：０＜Ｎ＜Ｍの整数）
以上である場合にカウントアップを行い、前記第３のカ
ウンタによるカウント値が前記設定値Ｎ以上である場合
にカウントダウンを行うアップダウンカウンタと、前記
アップダウンカウンタによるカウント出力に基づくディ
レイ段数によって前記第１のパルスデータを遅延させる
第１のディレイ手段と、前記第２のパルスデータの立ち
上がりと、前記第１のディレイ手段による出力パルスの
立ち上がりとの先着判定を行い、判定結果に基づいて前
記アップダウン制御信号を出力する遅延量検出手段と、
前記第３のパルスデータの立ち上がりのタイミングにお
いて、前記アップダウンカウンタによる現在のカウント
値と過去のカウント値とを比較して遅延量がロックされ
ているか否かを検出し、かつ、前記現在および過去のカ
ウント値のうちいずれか一方の値を選択して、基準ディ
レイ段数として出力するディレイロック検出手段と、を
具備する基準ディレイ段数出力手段と、前記クロックが
供給されるとともに、前記基準ディレイ段数と所要のデ
ィレイ比率とを乗算するディレイ段数設定手段と、前記
第１のディレイ手段と同様に構成されて、前記ディレイ
段数設定手段によって設定されたディレイ段数により、
入力したデータを遅延させる第２のディレイ手段と、に
よってともに構成され、前記始端パルスの始端エッジの
位置、および前記終端パルスの終端エッジの位置を遅延
させることにより、前記始端パルスおよび前記終端パル
スのパルス幅をそれぞれ変化させる始端パルス変化手段
および終端パルス変化手段を有することを特徴とする記
録信号補償回路が提供される。
ス、および終端パルスを合成して得られる記録パルスに
したがって、データをディスク状記録媒体に記録するた
めの記録信号補償回路において、入力されたクロックに
基づいて、第１のパルスデータと、前記第１のパルスデ
ータより大きい周期を有する第２のパルスデータと、前
記第２のパルスデータより大きい周期を有する第３のパ
ルスデータを生成する分周手段と、前記第３のパルスデ
ータの立ち上がりのタイミングにおいてカウントアップ
を行い、カウント値があらかじめ設定された設定値Ｍ
（Ｍ：Ｍ＞０の整数）を超えると、リセット信号を出力
するとともに、カウント値をリセットする第１のカウン
タ、前記第３のパルスデータの立ち上がりのタイミング
において、入力されたアップダウン制御信号がハイレベ
ルの場合にのみカウントアップを行い、前記リセット信
号が入力されるとカウント値をリセットする第２のカウ
ンタ、および、前記第３のパルスデータの立ち上がりの
タイミングにおいて、入力された前記アップダウン制御
信号がローレベルの場合にのみカウントアップを行い、
前記リセット信号が入力されるとカウント値をリセット
する第３のカウンタを具備し、前記リセット信号の出力
時において、前記第２のカウンタによるカウント値があ
らかじめ設定された設定値Ｎ（Ｎ：０＜Ｎ＜Ｍの整数）
以上である場合にカウントアップを行い、前記第３のカ
ウンタによるカウント値が前記設定値Ｎ以上である場合
にカウントダウンを行うアップダウンカウンタと、前記
アップダウンカウンタによるカウント出力に基づくディ
レイ段数によって前記第１のパルスデータを遅延させる
第１のディレイ手段と、前記第２のパルスデータの立ち
上がりと、前記第１のディレイ手段による出力パルスの
立ち上がりとの先着判定を行い、判定結果に基づいて前
記アップダウン制御信号を出力する遅延量検出手段と、
前記第３のパルスデータの立ち上がりのタイミングにお
いて、前記アップダウンカウンタによる現在のカウント
値と過去のカウント値とを比較して遅延量がロックされ
ているか否かを検出し、かつ、前記現在および過去のカ
ウント値のうちいずれか一方の値を選択して、基準ディ
レイ段数として出力するディレイロック検出手段と、を
具備する基準ディレイ段数出力手段と、前記クロックが
供給されるとともに、前記基準ディレイ段数と所要のデ
ィレイ比率とを乗算するディレイ段数設定手段と、前記
第１のディレイ手段と同様に構成されて、前記ディレイ
段数設定手段によって設定されたディレイ段数により、
入力したデータを遅延させる第２のディレイ手段と、に
よってともに構成され、前記始端パルスの始端エッジの
位置、および前記終端パルスの終端エッジの位置を遅延
させることにより、前記始端パルスおよび前記終端パル
スのパルス幅をそれぞれ変化させる始端パルス変化手段
および終端パルス変化手段を有することを特徴とする記
録信号補償回路が提供される。
【００３４】このような記録信号補償回路では、基準デ
ィレイ段数出力手段がディレイロックループを形成する
ことにより、第１のディレイ手段によるディレイ量の変
動にかかわらずディレイロック検出手段が正常に動作し
て、基準ディレイ段数が安定して出力される。したがっ
て、始端パルス変化手段および終端パルス変化手段にお
いては、それぞれが第１のディレイ手段と同様に構成さ
れた第２のディレイ手段を使用することによって、記録
パルスの始端位置および終端位置を常に正確な量だけ遅
延させることができ、ディスク状記録媒体上において、
遅延量に応じた正確な位置にマークを形成することが可
能になる。
ィレイ段数出力手段がディレイロックループを形成する
ことにより、第１のディレイ手段によるディレイ量の変
動にかかわらずディレイロック検出手段が正常に動作し
て、基準ディレイ段数が安定して出力される。したがっ
て、始端パルス変化手段および終端パルス変化手段にお
いては、それぞれが第１のディレイ手段と同様に構成さ
れた第２のディレイ手段を使用することによって、記録
パルスの始端位置および終端位置を常に正確な量だけ遅
延させることができ、ディスク状記録媒体上において、
遅延量に応じた正確な位置にマークを形成することが可
能になる。
【００３５】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。まず、図１に本発明のディレイロ
ックループ回路の構成例を示す。
を参照して説明する。まず、図１に本発明のディレイロ
ックループ回路の構成例を示す。
【００３６】図１に示すディレイロックループ回路１０
は、入力パルスを所定の周期に分周して出力する分周器
１１と、ディレイ段数を変化させて任意の遅延量を得る
ことが可能なディレイライン１２と、入力パルスの先着
順位を判定してこれに基づく制御信号を出力する遅延量
検出部１３と、この制御信号に応じてディレイライン１
２におけるディレイ段数をコントロールするアップダウ
ンカウンタ（以下、Ｕ／Ｄカウンタと略称する）１４
と、Ｕ／Ｄカウンタ１４の出力信号よりディレイライン
１２による遅延量が１Ｔとなるディレイ段数を出力する
ディレイロック検出部１５によって構成される。
は、入力パルスを所定の周期に分周して出力する分周器
１１と、ディレイ段数を変化させて任意の遅延量を得る
ことが可能なディレイライン１２と、入力パルスの先着
順位を判定してこれに基づく制御信号を出力する遅延量
検出部１３と、この制御信号に応じてディレイライン１
２におけるディレイ段数をコントロールするアップダウ
ンカウンタ（以下、Ｕ／Ｄカウンタと略称する）１４
と、Ｕ／Ｄカウンタ１４の出力信号よりディレイライン
１２による遅延量が１Ｔとなるディレイ段数を出力する
ディレイロック検出部１５によって構成される。
【００３７】分周器１１は、入力されたクロックＣＬＫ
を２分周した１ＴのデータパルスＴＰ、４分周した２Ｔ
のデータパルスＴＰ２、および８分周した４Ｔのデータ
パルスＴＰ４を生成する。ディレイライン１２は、例え
ば２つのインバータを直列接続する等によって構成され
る単位遅延素子を所定の段数だけ直列接続することによ
り構成され、この単位遅延素子の段数を選択することに
より遅延量が可変とされた信号遅延回路である。このよ
うな信号遅延回路は、例えばＣＭＯＳロジックにより容
易に形成可能である。このディレイライン１２は、Ｕ／
Ｄカウンタ１４によるカウント値ＳＥＬをディレイ段数
の設定データとして、分周器１１からのデータパルスＴ
Ｐを１Ｔ分だけ遅延させる。遅延量検出部１３は、ディ
レイライン１２により遅延されたデータパルスＤＴＰ
と、分周器１１からのデータパルスＴＰ２に基づいて、
Ｕ／Ｄカウンタ１４によるカウント値ＳＥＬのカウント
アップおよびカウントダウンを制御するアップダウン制
御信号ＵＤを出力する。
を２分周した１ＴのデータパルスＴＰ、４分周した２Ｔ
のデータパルスＴＰ２、および８分周した４Ｔのデータ
パルスＴＰ４を生成する。ディレイライン１２は、例え
ば２つのインバータを直列接続する等によって構成され
る単位遅延素子を所定の段数だけ直列接続することによ
り構成され、この単位遅延素子の段数を選択することに
より遅延量が可変とされた信号遅延回路である。このよ
うな信号遅延回路は、例えばＣＭＯＳロジックにより容
易に形成可能である。このディレイライン１２は、Ｕ／
Ｄカウンタ１４によるカウント値ＳＥＬをディレイ段数
の設定データとして、分周器１１からのデータパルスＴ
Ｐを１Ｔ分だけ遅延させる。遅延量検出部１３は、ディ
レイライン１２により遅延されたデータパルスＤＴＰ
と、分周器１１からのデータパルスＴＰ２に基づいて、
Ｕ／Ｄカウンタ１４によるカウント値ＳＥＬのカウント
アップおよびカウントダウンを制御するアップダウン制
御信号ＵＤを出力する。
【００３８】ここで、図２に遅延量検出部１３の構成例
を示す。遅延量検出部１３は、入力段とされるＤ−フリ
ップフロップ（以下、Ｄ−ＦＦと略称する）１３１と、
排他的論理和ゲート（以下、ＥＯＲゲートと略称する）
１３２と、インバータ１３３と、出力段とされるＤ−Ｆ
Ｆ１３４によって構成される。この遅延量検出部１３で
は、Ｄ−ＦＦ１３１において、ディレイライン１２より
出力されたデータパルスＤＴＰに基づき、分周器１１か
らのデータパルスＴＰ２をラッチすることによって、デ
ィレイライン１２によって１Ｔ分だけ遅延されたデータ
パルスＤＴＰの立ち上がりと、遅延量１Ｔ分のタイミン
グの基準となる、データパルスＴＰ２の反転との先着判
定を行うことにより、Ｄ−ＦＦ１３４からディレイ段数
の増減を選択する制御信号として、Ｕ／Ｄ制御信号ＵＤ
を出力している。出力されるＵ／Ｄ制御信号ＵＤは、デ
ータパルスＴＰ２の立ち上がりがデータパルスＤＴＰの
立ち上がりより早い場合にハイレベル、遅い場合にロー
レベルとされる。
を示す。遅延量検出部１３は、入力段とされるＤ−フリ
ップフロップ（以下、Ｄ−ＦＦと略称する）１３１と、
排他的論理和ゲート（以下、ＥＯＲゲートと略称する）
１３２と、インバータ１３３と、出力段とされるＤ−Ｆ
Ｆ１３４によって構成される。この遅延量検出部１３で
は、Ｄ−ＦＦ１３１において、ディレイライン１２より
出力されたデータパルスＤＴＰに基づき、分周器１１か
らのデータパルスＴＰ２をラッチすることによって、デ
ィレイライン１２によって１Ｔ分だけ遅延されたデータ
パルスＤＴＰの立ち上がりと、遅延量１Ｔ分のタイミン
グの基準となる、データパルスＴＰ２の反転との先着判
定を行うことにより、Ｄ−ＦＦ１３４からディレイ段数
の増減を選択する制御信号として、Ｕ／Ｄ制御信号ＵＤ
を出力している。出力されるＵ／Ｄ制御信号ＵＤは、デ
ータパルスＴＰ２の立ち上がりがデータパルスＤＴＰの
立ち上がりより早い場合にハイレベル、遅い場合にロー
レベルとされる。
【００３９】ここで、図１に戻って説明する。Ｕ／Ｄカ
ウンタ１４は、遅延量検出部１３からのＵ／Ｄ制御信号
ＵＤに基づいて、ディレイ段数のカウントアップおよび
カウントダウンを行い、カウント値ＳＥＬを出力して、
ディレイライン１２による遅延量１Ｔあたりのディレイ
段数を制御する。なお、このＵ／Ｄカウンタ１４の詳細
については後述する。ディレイロック検出部１５は、分
周器１１からのデータパルスＴＰ４のタイミングで、Ｕ
／Ｄカウンタ１４によるカウント値ＳＥＬに基づき、現
在と１クロック前および２クロック前とのディレイ段数
の比較を行い、ディレイ段数がロックされているか否か
を示すディレイロック信号ＬＯＣＫ、および、ディレイ
ライン１２によって１Ｔの遅延量を得るための基準ディ
レイ段数ＤＲＥＦを出力する。ここで、現在のディレイ
段数、すなわちＵ／Ｄカウンタ１４による現在のカウン
ト値ＳＥＬに対して、クロック入力ＣＫとされるデータ
パルスＴＰ４の１クロック前および２クロック前のディ
レイ段数をそれぞれＳＥＬ１およびＳＥＬ２とすると、
ＳＥＬ＝ＳＥＬ２のときディレイロック信号ＬＯＣＫが
ハイレベルとされ、それ以外のときローレベルとされ
る。また、ＳＥＬ＝ＳＥＬ２またはＳＥＬ＞ＳＥＬ１の
とき基準ディレイ段数ＤＲＥＦとしてＳＥＬ１が出力さ
れ、これ以外のとき現在のカウント値ＳＥＬが出力され
る。
ウンタ１４は、遅延量検出部１３からのＵ／Ｄ制御信号
ＵＤに基づいて、ディレイ段数のカウントアップおよび
カウントダウンを行い、カウント値ＳＥＬを出力して、
ディレイライン１２による遅延量１Ｔあたりのディレイ
段数を制御する。なお、このＵ／Ｄカウンタ１４の詳細
については後述する。ディレイロック検出部１５は、分
周器１１からのデータパルスＴＰ４のタイミングで、Ｕ
／Ｄカウンタ１４によるカウント値ＳＥＬに基づき、現
在と１クロック前および２クロック前とのディレイ段数
の比較を行い、ディレイ段数がロックされているか否か
を示すディレイロック信号ＬＯＣＫ、および、ディレイ
ライン１２によって１Ｔの遅延量を得るための基準ディ
レイ段数ＤＲＥＦを出力する。ここで、現在のディレイ
段数、すなわちＵ／Ｄカウンタ１４による現在のカウン
ト値ＳＥＬに対して、クロック入力ＣＫとされるデータ
パルスＴＰ４の１クロック前および２クロック前のディ
レイ段数をそれぞれＳＥＬ１およびＳＥＬ２とすると、
ＳＥＬ＝ＳＥＬ２のときディレイロック信号ＬＯＣＫが
ハイレベルとされ、それ以外のときローレベルとされ
る。また、ＳＥＬ＝ＳＥＬ２またはＳＥＬ＞ＳＥＬ１の
とき基準ディレイ段数ＤＲＥＦとしてＳＥＬ１が出力さ
れ、これ以外のとき現在のカウント値ＳＥＬが出力され
る。
【００４０】ところで、前述したように、遅延量検出部
１３におけるタイミング比較では、Ｄ−ＦＦ１３１にお
けるクロック入力ＣＫのデータパルスＤＴＰの立ち上が
りと、データ入力ＤのデータパルスＴＰ２の反転とが、
Ｄ−ＦＦ１３１の最小セットアップタイムおよびホール
ドタイムより短い時間に続けて入力された場合は、出力
される位相比較中間信号ＱＡが確定せず、遅延量検出部
１３から出力されるＵ／Ｄ制御信号ＵＤに短期間の擾乱
が発生する。したがって、このようなＵ／Ｄ制御信号Ｕ
Ｄに基づいてカウントされたＵ／Ｄカウンタ１４のカウ
ント値ＳＥＬは不規則に変化し、基準ディレイ段数ＤＲ
ＥＦの値がロックせずに±数段の大きさで不安定に変化
する。本発明では、Ｕ／Ｄカウンタ１４において、遅延
量検出部１３から出力されたＵ／Ｄ制御信号ＵＤを、ロ
ーパスフィルタと同等の動作を行う非線形カウンタに通
過させた後にカウントアップおよびカウントダウンの動
作を行うようにすることで、上記の問題を解決する。
１３におけるタイミング比較では、Ｄ−ＦＦ１３１にお
けるクロック入力ＣＫのデータパルスＤＴＰの立ち上が
りと、データ入力ＤのデータパルスＴＰ２の反転とが、
Ｄ−ＦＦ１３１の最小セットアップタイムおよびホール
ドタイムより短い時間に続けて入力された場合は、出力
される位相比較中間信号ＱＡが確定せず、遅延量検出部
１３から出力されるＵ／Ｄ制御信号ＵＤに短期間の擾乱
が発生する。したがって、このようなＵ／Ｄ制御信号Ｕ
Ｄに基づいてカウントされたＵ／Ｄカウンタ１４のカウ
ント値ＳＥＬは不規則に変化し、基準ディレイ段数ＤＲ
ＥＦの値がロックせずに±数段の大きさで不安定に変化
する。本発明では、Ｕ／Ｄカウンタ１４において、遅延
量検出部１３から出力されたＵ／Ｄ制御信号ＵＤを、ロ
ーパスフィルタと同等の動作を行う非線形カウンタに通
過させた後にカウントアップおよびカウントダウンの動
作を行うようにすることで、上記の問題を解決する。
【００４１】以下、このような動作を可能とするＵ／Ｄ
カウンタ１４の回路構成の一例について説明する。図３
に、Ｕ／Ｄカウンタ１４の第１の構成例を示す。図３に
示すＵ／Ｄカウンタ１４は、現在のカウント値ＢＩＣを
保持するためのＤ−フリップフロップ（以下、Ｄ−ＦＦ
と略称する）１４１と、カウント値ＢＩＣに１を加算す
る加算回路１４２と、カウント値ＢＩＣから１を減算す
る減算回路１４３と、カウント値ＢＩＣと設定最大値Ｂ
ＩＣ−ＭＡＸとを比較し、これに応じてリセット信号Ｒ
ＭＡＸを出力する比較回路１４４と、カウント値ＢＩＣ
と設定最小値ＢＩＣ−ＭＩＮとを比較し、これに応じて
リセット信号ＲＭＩＮを出力する比較回路１４５と、入
力ＸとされたＵ／Ｄ制御信号ＵＤに応じて入力Ａまたは
Ｂを選択出力Ｓとして出力するセレクタ１４６と、入力
されたリセット信号ＲＭＡＸおよびＲＭＩＮに応じて、
選択出力Ｓと設定初期値ＢＩＣ−ＩＮＴとを選択してＤ
−ＦＦ１４１に出力するセレクタ１４７と、リセット信
号ＲＭＡＸおよびＲＭＩＮに応じてカウント値ＳＥＬの
カウントアップまたはカウントダウンを行うカウンタ１
４８によって構成される。
カウンタ１４の回路構成の一例について説明する。図３
に、Ｕ／Ｄカウンタ１４の第１の構成例を示す。図３に
示すＵ／Ｄカウンタ１４は、現在のカウント値ＢＩＣを
保持するためのＤ−フリップフロップ（以下、Ｄ−ＦＦ
と略称する）１４１と、カウント値ＢＩＣに１を加算す
る加算回路１４２と、カウント値ＢＩＣから１を減算す
る減算回路１４３と、カウント値ＢＩＣと設定最大値Ｂ
ＩＣ−ＭＡＸとを比較し、これに応じてリセット信号Ｒ
ＭＡＸを出力する比較回路１４４と、カウント値ＢＩＣ
と設定最小値ＢＩＣ−ＭＩＮとを比較し、これに応じて
リセット信号ＲＭＩＮを出力する比較回路１４５と、入
力ＸとされたＵ／Ｄ制御信号ＵＤに応じて入力Ａまたは
Ｂを選択出力Ｓとして出力するセレクタ１４６と、入力
されたリセット信号ＲＭＡＸおよびＲＭＩＮに応じて、
選択出力Ｓと設定初期値ＢＩＣ−ＩＮＴとを選択してＤ
−ＦＦ１４１に出力するセレクタ１４７と、リセット信
号ＲＭＡＸおよびＲＭＩＮに応じてカウント値ＳＥＬの
カウントアップまたはカウントダウンを行うカウンタ１
４８によって構成される。
【００４２】このＵ／Ｄカウンタ１４では、出力するカ
ウント値ＳＥＬのカウントアップおよびカウントダウン
を行うために、Ｄ−ＦＦ１４１、加算回路１４２、減算
回路１４３、比較回路１４４および１４５、セレクタ１
４６および１４７によって構成されるサブカウンタが用
いられる。このサブカウンタのカウント値ＢＩＣに対し
ては、カウントアップの最大値である設定最大値ＢＩＣ
−ＭＡＸ、カウントダウンの最小値である設定最小値Ｂ
ＩＣ−ＭＩＮ、およびカウントアップ、カウントダウン
の際に初期値となるＢＩＣ−ＩＮＴがそれぞれ任意に設
定される。また、カウンタ１４８のカウント値ＳＥＬの
初期値として、設定初期値ＤＩＮＴが設定される。
ウント値ＳＥＬのカウントアップおよびカウントダウン
を行うために、Ｄ−ＦＦ１４１、加算回路１４２、減算
回路１４３、比較回路１４４および１４５、セレクタ１
４６および１４７によって構成されるサブカウンタが用
いられる。このサブカウンタのカウント値ＢＩＣに対し
ては、カウントアップの最大値である設定最大値ＢＩＣ
−ＭＡＸ、カウントダウンの最小値である設定最小値Ｂ
ＩＣ−ＭＩＮ、およびカウントアップ、カウントダウン
の際に初期値となるＢＩＣ−ＩＮＴがそれぞれ任意に設
定される。また、カウンタ１４８のカウント値ＳＥＬの
初期値として、設定初期値ＤＩＮＴが設定される。
【００４３】Ｄ−ＦＦ１４１は、セレクタ１４７からの
選択出力ＢＩＣ−０を、データパルスＴＰ４によってラ
ッチし、加算回路１４２、減算回路１４３，比較回路１
４４および１４５に対してカウント値ＢＩＣを出力す
る。セレクタ１４６は、加算回路１４２および減算回路
１４３においてカウント値ＢＩＣに対してそれぞれ１を
加算、１を減算されたカウント値ＢＩＣ−Ｉ、ＢＩＣ−
Ｄの供給を受け、遅延量検出部１３からのＵ／Ｄ制御信
号ＵＤが例えばハイレベルの場合にカウント値ＢＩＣ−
Ｉを、ローレベルの場合にカウント値ＢＩＣ−Ｄを、選
択出力Ｓとしてセレクタ１４７に出力する。また、比較
回路１４４および１４５は、入力されたカウント値ＢＩ
Ｃが設定最大値ＢＩＣ−ＭＡＸ、設定最小値ＢＩＣ−Ｍ
ＩＮと等しい場合に、それぞれリセット信号ＲＭＡＸお
よびＲＭＩＮをハイレベルとして出力する。セレクタ１
４７は、入力されたリセット信号ＲＭＡＸおよびＲＭＩ
Ｎのいずれかがハイレベルの場合に、設定初期値ＢＩＣ
−ＩＮＴを選択し、それ以外の場合にセレクタ１４６か
らの選択出力Ｓを選択して、選択出力ＢＩＣ−０として
Ｄ−ＦＦ１４１に対して出力する。
選択出力ＢＩＣ−０を、データパルスＴＰ４によってラ
ッチし、加算回路１４２、減算回路１４３，比較回路１
４４および１４５に対してカウント値ＢＩＣを出力す
る。セレクタ１４６は、加算回路１４２および減算回路
１４３においてカウント値ＢＩＣに対してそれぞれ１を
加算、１を減算されたカウント値ＢＩＣ−Ｉ、ＢＩＣ−
Ｄの供給を受け、遅延量検出部１３からのＵ／Ｄ制御信
号ＵＤが例えばハイレベルの場合にカウント値ＢＩＣ−
Ｉを、ローレベルの場合にカウント値ＢＩＣ−Ｄを、選
択出力Ｓとしてセレクタ１４７に出力する。また、比較
回路１４４および１４５は、入力されたカウント値ＢＩ
Ｃが設定最大値ＢＩＣ−ＭＡＸ、設定最小値ＢＩＣ−Ｍ
ＩＮと等しい場合に、それぞれリセット信号ＲＭＡＸお
よびＲＭＩＮをハイレベルとして出力する。セレクタ１
４７は、入力されたリセット信号ＲＭＡＸおよびＲＭＩ
Ｎのいずれかがハイレベルの場合に、設定初期値ＢＩＣ
−ＩＮＴを選択し、それ以外の場合にセレクタ１４６か
らの選択出力Ｓを選択して、選択出力ＢＩＣ−０として
Ｄ−ＦＦ１４１に対して出力する。
【００４４】これによってカウント値ＢＩＣは、データ
パルスＴＰ４の立ち上がりのタイミングにおいて、Ｕ／
Ｄ制御信号ＵＤがハイレベルの場合には、設定初期値Ｂ
ＩＣ−ＩＮＴから設定最大値ＢＩＣ−ＭＡＸまでの間を
繰り返しカウントアップされ、Ｕ／Ｄ制御信号ＵＤがロ
ーレベルの場合には、設定初期値ＢＩＣ−ＩＮＴから設
定最小値ＢＩＣ−ＭＩＮまでの間を繰り返しカウントダ
ウンされる。また、Ｕ／Ｄ制御信号ＵＤが変化したタイ
ミングでは、カウント値ＢＩＣは必ず設定初期値ＢＩＣ
−ＩＮＴの値にセットされる。
パルスＴＰ４の立ち上がりのタイミングにおいて、Ｕ／
Ｄ制御信号ＵＤがハイレベルの場合には、設定初期値Ｂ
ＩＣ−ＩＮＴから設定最大値ＢＩＣ−ＭＡＸまでの間を
繰り返しカウントアップされ、Ｕ／Ｄ制御信号ＵＤがロ
ーレベルの場合には、設定初期値ＢＩＣ−ＩＮＴから設
定最小値ＢＩＣ−ＭＩＮまでの間を繰り返しカウントダ
ウンされる。また、Ｕ／Ｄ制御信号ＵＤが変化したタイ
ミングでは、カウント値ＢＩＣは必ず設定初期値ＢＩＣ
−ＩＮＴの値にセットされる。
【００４５】また、カウンタ１４８は、データパルスＴ
Ｐ４の立ち上がりのタイミングにおいて、比較回路１４
４からのリセット信号ＲＭＡＸがハイレベルの場合に、
カウント値ＳＥＬをカウントアップし、比較回路１４５
からのリセット信号ＲＭＩＮがハイレベルの場合に、カ
ウント値ＳＥＬをカウントダウンする。これによって、
カウント値ＢＩＣが設定初期値ＢＩＣ−ＩＮＴよりカウ
ントアップされて設定最大値ＢＩＣ−ＭＡＸとなったと
きに、カウント値ＳＥＬのカウントアップが行われ、カ
ウント値ＢＩＣが設定初期値ＢＩＣ−ＩＮＴよりカウン
トダウンされて設定最小値ＢＩＣ−ＭＩＮとなったとき
に、カウント値ＳＥＬのカウントダウンが行われる。
Ｐ４の立ち上がりのタイミングにおいて、比較回路１４
４からのリセット信号ＲＭＡＸがハイレベルの場合に、
カウント値ＳＥＬをカウントアップし、比較回路１４５
からのリセット信号ＲＭＩＮがハイレベルの場合に、カ
ウント値ＳＥＬをカウントダウンする。これによって、
カウント値ＢＩＣが設定初期値ＢＩＣ−ＩＮＴよりカウ
ントアップされて設定最大値ＢＩＣ−ＭＡＸとなったと
きに、カウント値ＳＥＬのカウントアップが行われ、カ
ウント値ＢＩＣが設定初期値ＢＩＣ−ＩＮＴよりカウン
トダウンされて設定最小値ＢＩＣ−ＭＩＮとなったとき
に、カウント値ＳＥＬのカウントダウンが行われる。
【００４６】次に、図４に上記のＵ／Ｄカウンタ１４を
具備するディレイロックループ回路１０における各信号
のタイミングを示す。図４は、遅延量検出部１３から出
力されるＵ／Ｄ制御信号ＵＤに擾乱が発生していない場
合の信号波形を示している。また、Ｕ／Ｄカウンタ１４
における設定最大値ＢＩＣ−ＭＡＸ、設定最小値ＢＩＣ
−ＭＩＮ、および設定初期値ＢＩＣ−ＩＮＴは、例とし
てそれぞれ「０８」「００」「０４」に設定されてい
る。この図４において、７０００ｎｓｅｃのタイミング
以前では、データパルスＴＰ４の立ち上がりのタイミン
グで遅延量検出部１３から出力されるＵ／Ｄ制御信号Ｕ
Ｄがローレベルとなっているため、カウント値ＢＩＣが
カウントダウンされる。このとき、カウント値ＳＥＬが
「２９」で、基準ディレイ段数ＤＲＥＦの値が「２８」
でロックされている。やがて、カウント値ＢＩＣが「０
０」となって設定最小値ＢＩＣ−ＭＩＮと一致すると、
これを検出した比較回路１４５よりリセット信号ＲＭＩ
Ｎが出力されて、セレクタ１４７によって設定初期値Ｂ
ＩＣ−ＩＮＴの値である「０４」が選択出力される。こ
れによって、７０００ｎｓｅｃのタイミングにおいて、
カウント値ＢＩＣが「０４」に戻り、これと同時に、リ
セット信号ＲＭＩＮの入力に基づき、カウンタ１４８に
よってカウント値ＳＥＬが「２８」にカウントダウンさ
れる。
具備するディレイロックループ回路１０における各信号
のタイミングを示す。図４は、遅延量検出部１３から出
力されるＵ／Ｄ制御信号ＵＤに擾乱が発生していない場
合の信号波形を示している。また、Ｕ／Ｄカウンタ１４
における設定最大値ＢＩＣ−ＭＡＸ、設定最小値ＢＩＣ
−ＭＩＮ、および設定初期値ＢＩＣ−ＩＮＴは、例とし
てそれぞれ「０８」「００」「０４」に設定されてい
る。この図４において、７０００ｎｓｅｃのタイミング
以前では、データパルスＴＰ４の立ち上がりのタイミン
グで遅延量検出部１３から出力されるＵ／Ｄ制御信号Ｕ
Ｄがローレベルとなっているため、カウント値ＢＩＣが
カウントダウンされる。このとき、カウント値ＳＥＬが
「２９」で、基準ディレイ段数ＤＲＥＦの値が「２８」
でロックされている。やがて、カウント値ＢＩＣが「０
０」となって設定最小値ＢＩＣ−ＭＩＮと一致すると、
これを検出した比較回路１４５よりリセット信号ＲＭＩ
Ｎが出力されて、セレクタ１４７によって設定初期値Ｂ
ＩＣ−ＩＮＴの値である「０４」が選択出力される。こ
れによって、７０００ｎｓｅｃのタイミングにおいて、
カウント値ＢＩＣが「０４」に戻り、これと同時に、リ
セット信号ＲＭＩＮの入力に基づき、カウンタ１４８に
よってカウント値ＳＥＬが「２８」にカウントダウンさ
れる。
【００４７】また、７０００ｎｓｅｃから７０９０ｎｓ
ｅｃの期間では、カウント値ＳＥＬのカウントダウンに
よって、ディレイライン１２による遅延量が１Ｔ分より
短くなるため、これを検出した遅延量検出部１３におい
てＵ／Ｄ制御信号ＵＤがハイレベルに切り替わる。これ
により、セレクタ１４６はカウント値ＢＩＣに１が加算
された値を出力し、この値がセレクタ１４７より出力さ
れて、７０９０ｎｓｅｃのタイミングでカウント値ＢＩ
Ｃが「０５」にカウントアップされる。以後、５４００
ｎｓｅｃのタイミングまでの間、Ｕ／Ｄ制御信号ＵＤが
概ねハイレベルとなって、カウント値ＢＩＣが設定最大
値ＢＩＣ−ＭＡＸの「０８」までカウントアップされ、
５４００ｎｓｅｃのタイミングにおいて、再び設定初期
値ＢＩＣ−ＩＮＴの「０４」に戻り、同時にカウント値
ＳＥＬが「２９」にカウントアップされる。この直後
に、ディレイライン１２による遅延量が１Ｔ分より長く
なってＵ／Ｄ制御信号ＵＤがローレベルに切り替わり、
カウント値ＢＩＣがカウントダウンされる。このよう
に、カウント値ＢＩＣは設定初期値ＢＩＣ−ＩＮＴを中
心にカウントアップおよびカウントダウンを交互に繰り
返し、カウント値ＳＥＬが「２８」と「２９」の値を交
互にとることによって、ディレイロックループ回路１０
の動作がロックされ、ディレイライン１２よる遅延量が
常に１Ｔとなるように制御される。
ｅｃの期間では、カウント値ＳＥＬのカウントダウンに
よって、ディレイライン１２による遅延量が１Ｔ分より
短くなるため、これを検出した遅延量検出部１３におい
てＵ／Ｄ制御信号ＵＤがハイレベルに切り替わる。これ
により、セレクタ１４６はカウント値ＢＩＣに１が加算
された値を出力し、この値がセレクタ１４７より出力さ
れて、７０９０ｎｓｅｃのタイミングでカウント値ＢＩ
Ｃが「０５」にカウントアップされる。以後、５４００
ｎｓｅｃのタイミングまでの間、Ｕ／Ｄ制御信号ＵＤが
概ねハイレベルとなって、カウント値ＢＩＣが設定最大
値ＢＩＣ−ＭＡＸの「０８」までカウントアップされ、
５４００ｎｓｅｃのタイミングにおいて、再び設定初期
値ＢＩＣ−ＩＮＴの「０４」に戻り、同時にカウント値
ＳＥＬが「２９」にカウントアップされる。この直後
に、ディレイライン１２による遅延量が１Ｔ分より長く
なってＵ／Ｄ制御信号ＵＤがローレベルに切り替わり、
カウント値ＢＩＣがカウントダウンされる。このよう
に、カウント値ＢＩＣは設定初期値ＢＩＣ−ＩＮＴを中
心にカウントアップおよびカウントダウンを交互に繰り
返し、カウント値ＳＥＬが「２８」と「２９」の値を交
互にとることによって、ディレイロックループ回路１０
の動作がロックされ、ディレイライン１２よる遅延量が
常に１Ｔとなるように制御される。
【００４８】次に、図５にＵ／Ｄ制御信号ＵＤに擾乱が
発生した場合のディレイロックループ回路１０における
各信号のタイミングを示す。なお、図５では、図４と同
様に、Ｕ／Ｄカウンタ１４における設定最大値ＢＩＣ−
ＭＡＸ、設定最小値ＢＩＣ−ＭＩＮ、および設定初期値
ＢＩＣ−ＩＮＴはそれぞれ「０８」「００」「０４」に
設定されている。
発生した場合のディレイロックループ回路１０における
各信号のタイミングを示す。なお、図５では、図４と同
様に、Ｕ／Ｄカウンタ１４における設定最大値ＢＩＣ−
ＭＡＸ、設定最小値ＢＩＣ−ＭＩＮ、および設定初期値
ＢＩＣ−ＩＮＴはそれぞれ「０８」「００」「０４」に
設定されている。
【００４９】この図５において、７８００ｎｓｅｃまで
の期間では、カウント値ＳＥＬが「２９」で、カウント
値ＢＩＣが設定最小値ＢＩＣ−ＭＩＮの「００」までカ
ウントダウンされており、７８００ｎｓｅｃのタイミン
グにおいて、カウント値ＢＩＣが「０４」に戻ると同時
に、カウント値ＳＥＬが「２８」にカウントダウンされ
る。これによって、ディレイライン１２による遅延量が
１Ｔ分より短くなり、遅延量検出部１３で出力されるＵ
／Ｄ制御信号ＵＤがハイレベルに切り替えられて、７８
９０ｎｓｅｃから８１２０ｎｓｅｃの期間においてカウ
ント値ＢＩＣはカウントアップされる。
の期間では、カウント値ＳＥＬが「２９」で、カウント
値ＢＩＣが設定最小値ＢＩＣ−ＭＩＮの「００」までカ
ウントダウンされており、７８００ｎｓｅｃのタイミン
グにおいて、カウント値ＢＩＣが「０４」に戻ると同時
に、カウント値ＳＥＬが「２８」にカウントダウンされ
る。これによって、ディレイライン１２による遅延量が
１Ｔ分より短くなり、遅延量検出部１３で出力されるＵ
／Ｄ制御信号ＵＤがハイレベルに切り替えられて、７８
９０ｎｓｅｃから８１２０ｎｓｅｃの期間においてカウ
ント値ＢＩＣはカウントアップされる。
【００５０】ところが、カウント値ＢＩＣが設定最大値
ＢＩＣ−ＭＡＸの「０８」となる前に、８１２０ｎｓｅ
ｃのタイミングにおいてＵ／Ｄ制御信号ＵＤの擾乱が発
生してローレベルとなり、カウント値ＢＩＣが「０７」
から「０６」にカウントダウンされている。さらに次の
８２１０ｎｓｅｃのタイミングにおいても、同様にカウ
ント値ＢＩＣがカウントダウンされている。この後、Ｕ
／Ｄ制御信号ＵＤはハイレベルで安定し、８３００ｎｓ
ｅｃから８５４０ｎｓｅｃの期間においてカウント値Ｂ
ＩＣは再び正常にカウントアップされ、８５４０ｎｓｅ
ｃのタイミングにおいて設定初期値ＢＩＣ−ＩＮＴの
「０４」に戻り、カウントダウンが行われる。
ＢＩＣ−ＭＡＸの「０８」となる前に、８１２０ｎｓｅ
ｃのタイミングにおいてＵ／Ｄ制御信号ＵＤの擾乱が発
生してローレベルとなり、カウント値ＢＩＣが「０７」
から「０６」にカウントダウンされている。さらに次の
８２１０ｎｓｅｃのタイミングにおいても、同様にカウ
ント値ＢＩＣがカウントダウンされている。この後、Ｕ
／Ｄ制御信号ＵＤはハイレベルで安定し、８３００ｎｓ
ｅｃから８５４０ｎｓｅｃの期間においてカウント値Ｂ
ＩＣは再び正常にカウントアップされ、８５４０ｎｓｅ
ｃのタイミングにおいて設定初期値ＢＩＣ−ＩＮＴの
「０４」に戻り、カウントダウンが行われる。
【００５１】このようなカウント値ＢＩＣの異常なカウ
ント動作は、上述したように遅延量検出部１３における
Ｄ−ＦＦ１３１に入力されたデータパルスＤＴＰの立ち
上がりとデータパルスＴＰ２の反転とが、Ｄ−ＦＦ１３
１の最小セットアップタイムおよびホールドタイムより
短い時間に続けて入力された場合に、位相比較中間信号
ＱＡが確定しないために、Ｕ／Ｄ制御信号ＵＤに短期間
のノイズ成分が含まれてしまうことにより発生する。し
かし、Ｕ／Ｄカウンタ１４では、図５のように、８１２
０ｎｓｅｃおよび８２１０ｎｓｅｃにおけるＵ／Ｄ制御
信号ＵＤの擾乱発生の際、カウント値ＢＩＣのカウント
動作に変化が現れるだけで、カウント値ＳＥＬは変動し
ない。すなわち、カウント値ＢＩＣのカウントによっ
て、Ｕ／Ｄ制御信号ＵＤに含まれる高周波のノイズ成分
のカウント値ＳＥＬに対する影響が断絶され、これによ
りカウント値ＳＥＬは「２８」と「２９」の値を交互に
とって正常なカウントが行われる。
ント動作は、上述したように遅延量検出部１３における
Ｄ−ＦＦ１３１に入力されたデータパルスＤＴＰの立ち
上がりとデータパルスＴＰ２の反転とが、Ｄ−ＦＦ１３
１の最小セットアップタイムおよびホールドタイムより
短い時間に続けて入力された場合に、位相比較中間信号
ＱＡが確定しないために、Ｕ／Ｄ制御信号ＵＤに短期間
のノイズ成分が含まれてしまうことにより発生する。し
かし、Ｕ／Ｄカウンタ１４では、図５のように、８１２
０ｎｓｅｃおよび８２１０ｎｓｅｃにおけるＵ／Ｄ制御
信号ＵＤの擾乱発生の際、カウント値ＢＩＣのカウント
動作に変化が現れるだけで、カウント値ＳＥＬは変動し
ない。すなわち、カウント値ＢＩＣのカウントによっ
て、Ｕ／Ｄ制御信号ＵＤに含まれる高周波のノイズ成分
のカウント値ＳＥＬに対する影響が断絶され、これによ
りカウント値ＳＥＬは「２８」と「２９」の値を交互に
とって正常なカウントが行われる。
【００５２】以上のＵ／Ｄカウンタ１４によるカウント
動作によって、ディレイロック検出部１５から出力され
るディレイロック信号ＬＯＣＫはハイレベルに保持さ
れ、ディレイロックループ回路１０の動作は安定的にロ
ックされる。これにより、遅延量検出部１３のＤ−ＦＦ
１３１での誤動作の発生にかかわらず、１Ｔ分の遅延を
得るために必要な基準ディレイ段数ＤＲＥＦが一定に保
たれ、ディレイライン１２と同様に構成されるディレイ
ラインを使用して常に正確な遅延量を得ることが可能と
なる。
動作によって、ディレイロック検出部１５から出力され
るディレイロック信号ＬＯＣＫはハイレベルに保持さ
れ、ディレイロックループ回路１０の動作は安定的にロ
ックされる。これにより、遅延量検出部１３のＤ−ＦＦ
１３１での誤動作の発生にかかわらず、１Ｔ分の遅延を
得るために必要な基準ディレイ段数ＤＲＥＦが一定に保
たれ、ディレイライン１２と同様に構成されるディレイ
ラインを使用して常に正確な遅延量を得ることが可能と
なる。
【００５３】ところで、図３に示した上記のＵ／Ｄカウ
ンタ１４の回路構成は一例に過ぎず、これに限ったこと
ではない。以下、このＵ／Ｄカウンタの他の実施形態に
ついて説明する。図６にＵ／Ｄカウンタの第２の構成例
を示す。
ンタ１４の回路構成は一例に過ぎず、これに限ったこと
ではない。以下、このＵ／Ｄカウンタの他の実施形態に
ついて説明する。図６にＵ／Ｄカウンタの第２の構成例
を示す。
【００５４】図６に示したＵ／Ｄカウンタ２４は、カウ
ント値が所定値となるまで繰り返しカウントアップする
カウンタ２４１と、遅延量検出部１３から出力されるＵ
／Ｄ制御信号ＵＤのハイレベルおよびローレベルの状態
に基づいてそれぞれカウントアップを行うカウンタ２４
２および２４３と、カウンタ２４２および２４３からの
各カウント値ＣＡおよびＣＢが所定値に達している場合
に、出力する各フラグ信号Ｕ−ＦＬＧおよびＤ−ＦＬＧ
をハイレベルにする比較回路２４４および２４５と、フ
ラグ信号Ｕ−ＦＬＧおよびＤ−ＦＬＧに基づいてカウン
トアップおよびカウントダウンするカウント値ＳＥＬを
出力するカウンタ２４６によって構成される。
ント値が所定値となるまで繰り返しカウントアップする
カウンタ２４１と、遅延量検出部１３から出力されるＵ
／Ｄ制御信号ＵＤのハイレベルおよびローレベルの状態
に基づいてそれぞれカウントアップを行うカウンタ２４
２および２４３と、カウンタ２４２および２４３からの
各カウント値ＣＡおよびＣＢが所定値に達している場合
に、出力する各フラグ信号Ｕ−ＦＬＧおよびＤ−ＦＬＧ
をハイレベルにする比較回路２４４および２４５と、フ
ラグ信号Ｕ−ＦＬＧおよびＤ−ＦＬＧに基づいてカウン
トアップおよびカウントダウンするカウント値ＳＥＬを
出力するカウンタ２４６によって構成される。
【００５５】カウンタ２４１は、カウント値の最大値と
して設定値ＣＭがあらかじめ任意に与えられて、データ
パルスＴＰ４の立ち上がりのタイミングにおいてカウン
トアップを行い、カウント値が設定値ＣＭに達すると、
次のデータパルスＴＰ４の立ち上がりのタイミングにお
いて、リセット信号ＲＳＴを出力するとともに、カウン
ト値をリセットして０からカウントを行う。これにより
カウンタ２４１は、一定時間ごとにリセット信号ＲＳＴ
を出力する。
して設定値ＣＭがあらかじめ任意に与えられて、データ
パルスＴＰ４の立ち上がりのタイミングにおいてカウン
トアップを行い、カウント値が設定値ＣＭに達すると、
次のデータパルスＴＰ４の立ち上がりのタイミングにお
いて、リセット信号ＲＳＴを出力するとともに、カウン
ト値をリセットして０からカウントを行う。これにより
カウンタ２４１は、一定時間ごとにリセット信号ＲＳＴ
を出力する。
【００５６】カウンタ２４２および２４３には、遅延量
検出部１３よりＵ／Ｄ制御信号ＵＤが供給される。カウ
ンタ２４２は、データパルスＴＰ４の立ち上がりのタイ
ミングにおいて、Ｕ／Ｄ制御信号ＵＤがハイレベルの場
合にはカウント値ＣＡのカウントアップを行い、ローレ
ベルの場合にはカウント値ＣＡを保持する。また、カウ
ンタ２４１よりリセット信号ＲＳＴが入力された場合に
は、データパルスＴＰ４の次の立ち上がりのタイミング
においてカウント値ＣＡをリセットする。一方、カウン
タ２４３は、データパルスＴＰ４の立ち上がりのタイミ
ングにおいて、Ｕ／Ｄ制御信号ＵＤがローレベルの場合
にはカウント値ＣＢのカウントアップを行い、ハイレベ
ルの場合にはカウント値ＣＢを保持する。また、カウン
タ２４１よりリセット信号ＲＳＴが入力された場合に
は、データパルスＴＰ４の次の立ち上がりのタイミング
においてカウント値ＣＢをリセットする。
検出部１３よりＵ／Ｄ制御信号ＵＤが供給される。カウ
ンタ２４２は、データパルスＴＰ４の立ち上がりのタイ
ミングにおいて、Ｕ／Ｄ制御信号ＵＤがハイレベルの場
合にはカウント値ＣＡのカウントアップを行い、ローレ
ベルの場合にはカウント値ＣＡを保持する。また、カウ
ンタ２４１よりリセット信号ＲＳＴが入力された場合に
は、データパルスＴＰ４の次の立ち上がりのタイミング
においてカウント値ＣＡをリセットする。一方、カウン
タ２４３は、データパルスＴＰ４の立ち上がりのタイミ
ングにおいて、Ｕ／Ｄ制御信号ＵＤがローレベルの場合
にはカウント値ＣＢのカウントアップを行い、ハイレベ
ルの場合にはカウント値ＣＢを保持する。また、カウン
タ２４１よりリセット信号ＲＳＴが入力された場合に
は、データパルスＴＰ４の次の立ち上がりのタイミング
においてカウント値ＣＢをリセットする。
【００５７】比較回路２４４および２４５には、あらか
じめ任意の設定値ＣＮが与えられ、比較回路２４４は、
カウンタ２４２によるカウント値ＣＡが設定値ＣＮ以上
である場合に、出力するフラグ信号Ｕ−ＦＬＧをハイレ
ベルとし、比較回路２４５は、カウンタ２４５によるカ
ウント値ＣＢが設定値ＣＮ以上である場合に、出力する
フラグ信号Ｄ−ＦＬＧをハイレベルとする。カウンタ２
４６は、カウンタ２４１からリセット信号ＲＳＴが入力
された時点における各フラグ信号Ｕ−ＦＬＧおよびＤ−
ＦＬＧの状態を検出し、フラグ信号Ｕ−ＦＬＧがハイレ
ベルである場合は、データパルスＴＰ４の次の立ち上が
りのタイミングにおいて、カウント値ＳＥＬのカウント
アップを行い、フラグ信号Ｄ−ＦＬＧがハイレベルであ
る場合は、データパルスＴＰ４の次の立ち上がりのタイ
ミングにおいて、カウント値ＳＥＬのカウントダウンを
行う。
じめ任意の設定値ＣＮが与えられ、比較回路２４４は、
カウンタ２４２によるカウント値ＣＡが設定値ＣＮ以上
である場合に、出力するフラグ信号Ｕ−ＦＬＧをハイレ
ベルとし、比較回路２４５は、カウンタ２４５によるカ
ウント値ＣＢが設定値ＣＮ以上である場合に、出力する
フラグ信号Ｄ−ＦＬＧをハイレベルとする。カウンタ２
４６は、カウンタ２４１からリセット信号ＲＳＴが入力
された時点における各フラグ信号Ｕ−ＦＬＧおよびＤ−
ＦＬＧの状態を検出し、フラグ信号Ｕ−ＦＬＧがハイレ
ベルである場合は、データパルスＴＰ４の次の立ち上が
りのタイミングにおいて、カウント値ＳＥＬのカウント
アップを行い、フラグ信号Ｄ−ＦＬＧがハイレベルであ
る場合は、データパルスＴＰ４の次の立ち上がりのタイ
ミングにおいて、カウント値ＳＥＬのカウントダウンを
行う。
【００５８】以上のＵ／Ｄカウンタ２４では、リセット
信号ＲＳＴが出力される一定時間内に、データパルスＴ
Ｐ４の立ち上がりのタイミングにおいて、Ｕ／Ｄ制御信
号ＵＤがハイレベルおよびローレベルのいずれかとなっ
た回数が設定値Ｎに達した場合にのみ、カウンタ２４６
におけるカウント値ＳＥＬのカウントアップまたはカウ
ントダウンが行われ、Ｕ／Ｄ制御信号ＵＤのハイレベル
およびローレベルのそれぞれの回数が少ない場合には、
カウント値ＳＥＬは変化しない。これにより、Ｕ／Ｄ制
御信号ＵＤに含まれる高周波のノイズ成分が無視され、
カウント値ＳＥＬが正確かつ安定的に出力される。
信号ＲＳＴが出力される一定時間内に、データパルスＴ
Ｐ４の立ち上がりのタイミングにおいて、Ｕ／Ｄ制御信
号ＵＤがハイレベルおよびローレベルのいずれかとなっ
た回数が設定値Ｎに達した場合にのみ、カウンタ２４６
におけるカウント値ＳＥＬのカウントアップまたはカウ
ントダウンが行われ、Ｕ／Ｄ制御信号ＵＤのハイレベル
およびローレベルのそれぞれの回数が少ない場合には、
カウント値ＳＥＬは変化しない。これにより、Ｕ／Ｄ制
御信号ＵＤに含まれる高周波のノイズ成分が無視され、
カウント値ＳＥＬが正確かつ安定的に出力される。
【００５９】次に、図７および図８に、上記のＵ／Ｄカ
ウンタ２４を具備する場合のディレイロックループ回路
１０における各信号のタイミングの第１および第２の例
を示す。なお、図８では図７より継続した各信号のタイ
ミングが示されている。
ウンタ２４を具備する場合のディレイロックループ回路
１０における各信号のタイミングの第１および第２の例
を示す。なお、図８では図７より継続した各信号のタイ
ミングが示されている。
【００６０】図７および図８では、Ｕ／Ｄカウンタ２４
における設定値ＣＭが例として「ｆ」に設定され、カウ
ンタ２４１によるカウント値ＣＴは、「０」から「ｆ」
まで繰り返しカウントアップしている。また、比較回路
２４４および２４５には、設定値Ｎとして「ｄ」が設定
されている。まず、図７において、１７０００ｎｓｅｃ
のタイミング以前では、データパルスＴＰ４の立ち上が
りのタイミングで遅延量検出部１３から出力されるＵ／
Ｄ制御信号ＵＤが、概ねローレベルとなっており、カウ
ンタ２４３によるカウント値ＣＢがカウントアップされ
ている。このとき、カウント値ＳＥＬが「２９」で、基
準ディレイ段数ＤＲＥＦの値は「２８」であるが、例え
ばロックされていないものとする。
における設定値ＣＭが例として「ｆ」に設定され、カウ
ンタ２４１によるカウント値ＣＴは、「０」から「ｆ」
まで繰り返しカウントアップしている。また、比較回路
２４４および２４５には、設定値Ｎとして「ｄ」が設定
されている。まず、図７において、１７０００ｎｓｅｃ
のタイミング以前では、データパルスＴＰ４の立ち上が
りのタイミングで遅延量検出部１３から出力されるＵ／
Ｄ制御信号ＵＤが、概ねローレベルとなっており、カウ
ンタ２４３によるカウント値ＣＢがカウントアップされ
ている。このとき、カウント値ＳＥＬが「２９」で、基
準ディレイ段数ＤＲＥＦの値は「２８」であるが、例え
ばロックされていないものとする。
【００６１】やがて、１７０００ｎｓｅｃのタイミング
において、カウント値ＣＴが「０」となってカウンタ２
４１からリセット信号ＲＳＴが出力される。このときカ
ウント値ＣＢが「ｆ」となり、設定値ＣＮより大きいこ
とから、これを検出した比較回路２４５からのフラグ信
号Ｄ−ＦＬＧがハイレベルとされて、次のデータパルス
ＴＰ４の立ち上がりタイミングである１７０８０ｎｓｅ
ｃにおいて、カウンタ２４６によるカウント値ＳＥＬが
「２８」にカウントダウンされる。これにより、ディレ
イロック検出部１５において、基準ディレイ段数ＤＲＥ
Ｆの値が「２８」でロックされる。また、これと同時
に、カウンタ２４２および２４３によるカウンタ値ＣＡ
およびＣＢが「０」にリセットされる。
において、カウント値ＣＴが「０」となってカウンタ２
４１からリセット信号ＲＳＴが出力される。このときカ
ウント値ＣＢが「ｆ」となり、設定値ＣＮより大きいこ
とから、これを検出した比較回路２４５からのフラグ信
号Ｄ−ＦＬＧがハイレベルとされて、次のデータパルス
ＴＰ４の立ち上がりタイミングである１７０８０ｎｓｅ
ｃにおいて、カウンタ２４６によるカウント値ＳＥＬが
「２８」にカウントダウンされる。これにより、ディレ
イロック検出部１５において、基準ディレイ段数ＤＲＥ
Ｆの値が「２８」でロックされる。また、これと同時
に、カウンタ２４２および２４３によるカウンタ値ＣＡ
およびＣＢが「０」にリセットされる。
【００６２】その後、データパルスＴＰ４の立ち上がり
のタイミングにおいて、カウント値ＣＴのカウントアッ
プが行われ、このタイミングにおいて、Ｕ／Ｄ制御信号
ＵＤがハイレベルの場合はカウント値ＣＡがカウントア
ップされ、ローレベルの場合はカウント値ＣＢがカウン
トアップされる。そして、１８２８０ｎｓｅｃのタイミ
ングにおいて、カウント値ＣＴが「０」となる。このと
き、カウント値ＣＡおよびＣＢの値はそれぞれ「ｃ」
「３」であり、ともに設定値ＣＮの値「ｄ」に達してい
ないため、カウンタ２４６に入力されたフラグ信号Ｕ−
ＦＬＧおよびＤ−ＦＬＧはともにローレベルとなって、
データパルスＴＰ４の次の立ち上がりタイミングである
１８３６０ｎｓｅｃでは、カウント値ＳＥＬは変化しな
い。
のタイミングにおいて、カウント値ＣＴのカウントアッ
プが行われ、このタイミングにおいて、Ｕ／Ｄ制御信号
ＵＤがハイレベルの場合はカウント値ＣＡがカウントア
ップされ、ローレベルの場合はカウント値ＣＢがカウン
トアップされる。そして、１８２８０ｎｓｅｃのタイミ
ングにおいて、カウント値ＣＴが「０」となる。このと
き、カウント値ＣＡおよびＣＢの値はそれぞれ「ｃ」
「３」であり、ともに設定値ＣＮの値「ｄ」に達してい
ないため、カウンタ２４６に入力されたフラグ信号Ｕ−
ＦＬＧおよびＤ−ＦＬＧはともにローレベルとなって、
データパルスＴＰ４の次の立ち上がりタイミングである
１８３６０ｎｓｅｃでは、カウント値ＳＥＬは変化しな
い。
【００６３】次に、図８において、１８３６０ｎｓｅｃ
のタイミングより、カウント値ＣＴのカウントアップが
再び行われ、次のリセット信号ＲＳＴの出力タイミング
である１９５６０ｎｓｅｃのタイミングまで、データパ
ルスＴＰ４の立ち上がりのタイミングにおいて、Ｕ／Ｄ
制御信号ＵＤがハイレベルの場合はカウント値ＣＡがカ
ウントアップされ、ローレベルの場合はカウント値ＣＢ
がカウントアップされる。１９５６０ｎｓｅｃのタイミ
ングにおいて、カウント値ＣＴが「０」となり、このと
きカウント値ＣＡが「ｄ」となるので、フラグ信号Ｕ−
ＦＬＧがハイレベルとなる。これにより、次のデータパ
ルスＴＰ４の立ち上がりタイミングである１９６４０ｎ
ｓｅｃにおいて、カウンタ２４６によるカウント値ＳＥ
Ｌが「２９」にカウントアップされる。また、カウンタ
２４２および２４３によるカウンタ値ＣＡおよびＣＢが
再び「０」にリセットされる。
のタイミングより、カウント値ＣＴのカウントアップが
再び行われ、次のリセット信号ＲＳＴの出力タイミング
である１９５６０ｎｓｅｃのタイミングまで、データパ
ルスＴＰ４の立ち上がりのタイミングにおいて、Ｕ／Ｄ
制御信号ＵＤがハイレベルの場合はカウント値ＣＡがカ
ウントアップされ、ローレベルの場合はカウント値ＣＢ
がカウントアップされる。１９５６０ｎｓｅｃのタイミ
ングにおいて、カウント値ＣＴが「０」となり、このと
きカウント値ＣＡが「ｄ」となるので、フラグ信号Ｕ−
ＦＬＧがハイレベルとなる。これにより、次のデータパ
ルスＴＰ４の立ち上がりタイミングである１９６４０ｎ
ｓｅｃにおいて、カウンタ２４６によるカウント値ＳＥ
Ｌが「２９」にカウントアップされる。また、カウンタ
２４２および２４３によるカウンタ値ＣＡおよびＣＢが
再び「０」にリセットされる。
【００６４】以上のようなＵ／Ｄカウンタ２４では、Ｕ
／Ｄ制御信号ＵＤを出力する遅延量検出部１３が正常に
作動した場合は、通常、カウンタ２４６によるカウント
値ＳＥＬが例えば「２８」と「２９」の値を交互にと
る。上記の図７および図８では、１７０００〜１８２８
０ｎｓｅｃの期間において、遅延量検出部１３の誤動作
により発生したＵ／Ｄ制御信号ＵＤの擾乱が、カウンタ
値ＣＡおよびＣＢの双方のカウントアップ動作によって
吸収されている。これにより、Ｕ／Ｄ制御信号ＵＤに含
まれる高周波のノイズ成分のカウント値ＳＥＬに対する
影響が断絶されて、１９６４０ｎｓｅｃのタイミングと
なるまでカウント値ＳＥＬが「２８」の値のまま変化せ
ずに、正常なカウント動作が行われており、ディレイ段
数ＤＲＥＦが安定的にロックされている。
／Ｄ制御信号ＵＤを出力する遅延量検出部１３が正常に
作動した場合は、通常、カウンタ２４６によるカウント
値ＳＥＬが例えば「２８」と「２９」の値を交互にと
る。上記の図７および図８では、１７０００〜１８２８
０ｎｓｅｃの期間において、遅延量検出部１３の誤動作
により発生したＵ／Ｄ制御信号ＵＤの擾乱が、カウンタ
値ＣＡおよびＣＢの双方のカウントアップ動作によって
吸収されている。これにより、Ｕ／Ｄ制御信号ＵＤに含
まれる高周波のノイズ成分のカウント値ＳＥＬに対する
影響が断絶されて、１９６４０ｎｓｅｃのタイミングと
なるまでカウント値ＳＥＬが「２８」の値のまま変化せ
ずに、正常なカウント動作が行われており、ディレイ段
数ＤＲＥＦが安定的にロックされている。
【００６５】次に、図９に、上記のようなディレイロッ
クループ回路１０を使用して構成される可変遅延回路の
構成例を示す。図９に示す可変遅延回路１は、図１にお
いて示したディレイロックループ回路１０と、所望の遅
延量となるようにディレイ段数を設定するディレイ段数
設定部２０と、設定されたディレイ段数で入力信号を遅
延させるディレイライン３０によって構成される。ディ
レイロックループ回路１０は、図３に示すＵ／Ｄカウン
タ１４または図６に示すＵ／Ｄカウンタ２４のいずれか
を具備し、ディレイライン３０によって１Ｔ分遅延させ
るための基準ディレイ段数ＤＲＥＦを、ディレイ段数設
定部２０に対して出力する。ディレイ段数設定部２０
は、１Ｔ分の遅延量に対する遅延比率ＤＲＡＴＥの供給
を受けて、この遅延比率ＤＲＡＴＥと基準ディレイ段数
ＤＲＥＦとを乗算したディレイ段数ＤＳＤを出力する。
ディレイライン３０は、例えば、２つのインバータを直
列接続する等によって構成される単位遅延素子が複数の
段数だけ直列接続される等、ディレイロックループ回路
１０の具備するディレイライン１２と同様の構成とされ
ており、例えばディレイライン１２と同一チップ内に形
成される。このディレイライン３０は、ディレイ段数設
定部２０において設定されたディレイ段数ＤＳＤに基づ
き、入力データＤＩＮを遅延させる。
クループ回路１０を使用して構成される可変遅延回路の
構成例を示す。図９に示す可変遅延回路１は、図１にお
いて示したディレイロックループ回路１０と、所望の遅
延量となるようにディレイ段数を設定するディレイ段数
設定部２０と、設定されたディレイ段数で入力信号を遅
延させるディレイライン３０によって構成される。ディ
レイロックループ回路１０は、図３に示すＵ／Ｄカウン
タ１４または図６に示すＵ／Ｄカウンタ２４のいずれか
を具備し、ディレイライン３０によって１Ｔ分遅延させ
るための基準ディレイ段数ＤＲＥＦを、ディレイ段数設
定部２０に対して出力する。ディレイ段数設定部２０
は、１Ｔ分の遅延量に対する遅延比率ＤＲＡＴＥの供給
を受けて、この遅延比率ＤＲＡＴＥと基準ディレイ段数
ＤＲＥＦとを乗算したディレイ段数ＤＳＤを出力する。
ディレイライン３０は、例えば、２つのインバータを直
列接続する等によって構成される単位遅延素子が複数の
段数だけ直列接続される等、ディレイロックループ回路
１０の具備するディレイライン１２と同様の構成とされ
ており、例えばディレイライン１２と同一チップ内に形
成される。このディレイライン３０は、ディレイ段数設
定部２０において設定されたディレイ段数ＤＳＤに基づ
き、入力データＤＩＮを遅延させる。
【００６６】これによって可変遅延回路１では、ディレ
イ段数設定部２０において、入力データＤＩＮに対する
ディレイライン３０における遅延量を任意に設定するこ
とができる。このとき、ディレイロックループ回路１０
の動作によって、温度や電源電圧の変動、プロセス条件
等のためにディレイライン３０における遅延量が変動し
た場合に、この変動に応じて基準ディレイ段数ＤＲＥＦ
が変化することで、所望の遅延量を正確に得ることがで
きる。また、これに加え、ディレイロックループ回路１
０の遅延量検出部１３から出力されるＵ／Ｄ制御信号Ｕ
Ｄが、短期間に不規則に変動した場合に、この変動にか
かわらず正確な遅延量を安定的に得ることが可能とな
り、例えば、クロックの周期Ｔと比較して微少な遅延量
を正確に得る必要がある場合に特に有効である。このよ
うな可変遅延回路１、およびディレイロックループ回路
１０は、ディレイライン３０および１２を含めてＣＭＯ
Ｓの論理回路プロセスにより作製可能であり、製造コス
トや実装面積、消費電力を増加させることなく、信頼性
の高い可変遅延回路１、およびディレイロックループ回
路１０を実現することが可能である。
イ段数設定部２０において、入力データＤＩＮに対する
ディレイライン３０における遅延量を任意に設定するこ
とができる。このとき、ディレイロックループ回路１０
の動作によって、温度や電源電圧の変動、プロセス条件
等のためにディレイライン３０における遅延量が変動し
た場合に、この変動に応じて基準ディレイ段数ＤＲＥＦ
が変化することで、所望の遅延量を正確に得ることがで
きる。また、これに加え、ディレイロックループ回路１
０の遅延量検出部１３から出力されるＵ／Ｄ制御信号Ｕ
Ｄが、短期間に不規則に変動した場合に、この変動にか
かわらず正確な遅延量を安定的に得ることが可能とな
り、例えば、クロックの周期Ｔと比較して微少な遅延量
を正確に得る必要がある場合に特に有効である。このよ
うな可変遅延回路１、およびディレイロックループ回路
１０は、ディレイライン３０および１２を含めてＣＭＯ
Ｓの論理回路プロセスにより作製可能であり、製造コス
トや実装面積、消費電力を増加させることなく、信頼性
の高い可変遅延回路１、およびディレイロックループ回
路１０を実現することが可能である。
【００６７】次に、上記の可変遅延回路１の具体的な使
用例について説明する。図１０に、可変遅延回路１を使
用して構成される光ディスク装置の概略構成例を示す。
図１０に示す光ディスク装置５０は、いわゆる相変化型
の記録方式を用いて光ディスク５１の記録再生を行うた
めの装置であり、光ディスク５１を回転駆動するスピン
ドルモータ５２と、光ディスク５１の信号記録面に対し
てレーザ光を照射するレーザダイオード（以下、ＬＤと
略称する）５３ａ、および光ディスク５１からの反射光
を受光するフォトディテクタ（以下、ＰＤと略称する）
５３ｂを具備する光学ヘッド５３と、スピンドルモータ
５２の回転、および光学ヘッド５３の移動を制御するサ
ーボ制御部５４と、ＬＤ５３ａからのレーザ光の出力を
制御するレーザダイオードコントローラ（以下、ＬＤＣ
と略称する）５５と、記録パルスを始めとする種々の制
御信号を生成するライトプロセッサ（以下、ＷＰと略称
する）５６と、記録信号を変調するデータ変調部５７
と、ＰＤ５３ｂからの出力信号を復調するリードプロセ
ッサ（以下、ＲＰと略称する）７８と、記録信号および
再生信号のエンコード、デコードや、光ディスク装置５
０全体の制御を行うシステムコントローラ（以下、シス
コンと略称する）５９によって構成される。
用例について説明する。図１０に、可変遅延回路１を使
用して構成される光ディスク装置の概略構成例を示す。
図１０に示す光ディスク装置５０は、いわゆる相変化型
の記録方式を用いて光ディスク５１の記録再生を行うた
めの装置であり、光ディスク５１を回転駆動するスピン
ドルモータ５２と、光ディスク５１の信号記録面に対し
てレーザ光を照射するレーザダイオード（以下、ＬＤと
略称する）５３ａ、および光ディスク５１からの反射光
を受光するフォトディテクタ（以下、ＰＤと略称する）
５３ｂを具備する光学ヘッド５３と、スピンドルモータ
５２の回転、および光学ヘッド５３の移動を制御するサ
ーボ制御部５４と、ＬＤ５３ａからのレーザ光の出力を
制御するレーザダイオードコントローラ（以下、ＬＤＣ
と略称する）５５と、記録パルスを始めとする種々の制
御信号を生成するライトプロセッサ（以下、ＷＰと略称
する）５６と、記録信号を変調するデータ変調部５７
と、ＰＤ５３ｂからの出力信号を復調するリードプロセ
ッサ（以下、ＲＰと略称する）７８と、記録信号および
再生信号のエンコード、デコードや、光ディスク装置５
０全体の制御を行うシステムコントローラ（以下、シス
コンと略称する）５９によって構成される。
【００６８】この光ディスク装置５０において、光ディ
スク５１の再生が行われる場合は、まず、サーボ制御部
５４を介したシスコン５９の制御によりスピンドルモー
タ５２が回転駆動され、光学ヘッド５３が所定の位置へ
移動されて、ＬＤ５３ａより光ディスク５１に対して再
生レベルのレーザ光が照射される。このレーザ光は、光
ディスク５１の記録面で反射されてＰＤ５３ｂに受光さ
れ、ＲＰ７８において増幅および復調される。サーボ制
御部５４は、ＲＰ７８からの復調信号およびシスコン５
９からの制御信号に基づいて、スピンドルモータ５２の
回転速度制御、および光学ヘッド５３の移動によるトラ
ッキング制御、フォーカス制御を行う。一方、シスコン
５９はＲＰ７８からの復調信号に対して、例えばＮＲＺ
Ｉ（NonReturn to Zero Inverted）方式等の復調処理や
所定のデコード処理、エラー訂正処理等を行い、再生信
号を出力する。
スク５１の再生が行われる場合は、まず、サーボ制御部
５４を介したシスコン５９の制御によりスピンドルモー
タ５２が回転駆動され、光学ヘッド５３が所定の位置へ
移動されて、ＬＤ５３ａより光ディスク５１に対して再
生レベルのレーザ光が照射される。このレーザ光は、光
ディスク５１の記録面で反射されてＰＤ５３ｂに受光さ
れ、ＲＰ７８において増幅および復調される。サーボ制
御部５４は、ＲＰ７８からの復調信号およびシスコン５
９からの制御信号に基づいて、スピンドルモータ５２の
回転速度制御、および光学ヘッド５３の移動によるトラ
ッキング制御、フォーカス制御を行う。一方、シスコン
５９はＲＰ７８からの復調信号に対して、例えばＮＲＺ
Ｉ（NonReturn to Zero Inverted）方式等の復調処理や
所定のデコード処理、エラー訂正処理等を行い、再生信
号を出力する。
【００６９】また、光ディスク装置５０において、光デ
ィスク５１への信号記録が行われる場合は、シスコン５
９において所定のエンコード処理等が行われた記録信号
に対して、データ変調部５７において例えばＮＲＺＩ方
式等の変調処理が行われ、この変調信号を始めとする信
号がＬＤＣ５５に供給される。ＬＤＣ５５は供給された
信号に基づいてＬＤ５３ａを駆動し、これにより光ディ
スク５１の信号記録面にレーザ光が照射され、記録動作
が行われる。ここで、データ変調部５７からの出力を記
録データＡ、ＷＰ５６からの出力信号をそれぞれ読み出
し用制御信号Ｂ、記録用制御信号Ｃ、および記録パルス
Ｄとし、ＬＤＣ５５によるＬＤ５３ａの駆動電流を駆動
電流Ｅとして、図１１に信号記録時に出力されるこれら
の信号および電流の波形を示す。
ィスク５１への信号記録が行われる場合は、シスコン５
９において所定のエンコード処理等が行われた記録信号
に対して、データ変調部５７において例えばＮＲＺＩ方
式等の変調処理が行われ、この変調信号を始めとする信
号がＬＤＣ５５に供給される。ＬＤＣ５５は供給された
信号に基づいてＬＤ５３ａを駆動し、これにより光ディ
スク５１の信号記録面にレーザ光が照射され、記録動作
が行われる。ここで、データ変調部５７からの出力を記
録データＡ、ＷＰ５６からの出力信号をそれぞれ読み出
し用制御信号Ｂ、記録用制御信号Ｃ、および記録パルス
Ｄとし、ＬＤＣ５５によるＬＤ５３ａの駆動電流を駆動
電流Ｅとして、図１１に信号記録時に出力されるこれら
の信号および電流の波形を示す。
【００７０】図１１において、記録データＡは、記録を
行う信号に対してエンコード処理やＮＲＺＩ方式等の変
調処理等が行われた後のデータであり、これはすなわち
光ディスク５１上に理想的に形成されるマークを示して
いる。また、読み出し用制御信号Ｂは、光ディスク５１
に対する信号の書き込みが行われるまでに、光ディスク
５１にレーザ光を照射するための信号で、この信号に基
づいて照射されたレーザ光の反射光をＰＤ５３ｂにおい
て受光して、信号を書き込み位置の検出が行われた後、
記録用制御信号Ｃおよび記録パルスＤを合成した信号に
基づくレーザ光の照射が行われ、信号の書き込みが開始
される。
行う信号に対してエンコード処理やＮＲＺＩ方式等の変
調処理等が行われた後のデータであり、これはすなわち
光ディスク５１上に理想的に形成されるマークを示して
いる。また、読み出し用制御信号Ｂは、光ディスク５１
に対する信号の書き込みが行われるまでに、光ディスク
５１にレーザ光を照射するための信号で、この信号に基
づいて照射されたレーザ光の反射光をＰＤ５３ｂにおい
て受光して、信号を書き込み位置の検出が行われた後、
記録用制御信号Ｃおよび記録パルスＤを合成した信号に
基づくレーザ光の照射が行われ、信号の書き込みが開始
される。
【００７１】また、相変化型光ディスクの書き込みにお
いては、正確なマーク形成のためにディスク記録面にお
ける熱の管理が大変重要となる。このため記録時におい
ては、ＬＤ５３ａに対してＤＣバイアスを与える記録用
制御信号Ｃと、入力データを変調した記録パルスＤとが
合成された信号に基づく駆動電流Ｅが、ＬＤ５３ａに対
して供給される。また、記録パルスＤは、例えば図１１
に示すように、パルスの始端エッジが遅延され、この始
端パルスの後の部分がクロックに同期したパルス列とな
るように、記録データＡが変調された信号となってお
り、これによっていわゆる記録補償が行われる。記録補
償は、特に記録密度の高い相変化型光ディスクの書き込
みの際に、マークの幅や長さを記録面に正確に生成する
ために必要とされ、照射するレーザ光を変化させて、レ
ーザ光の照射面における温度を制御する。
いては、正確なマーク形成のためにディスク記録面にお
ける熱の管理が大変重要となる。このため記録時におい
ては、ＬＤ５３ａに対してＤＣバイアスを与える記録用
制御信号Ｃと、入力データを変調した記録パルスＤとが
合成された信号に基づく駆動電流Ｅが、ＬＤ５３ａに対
して供給される。また、記録パルスＤは、例えば図１１
に示すように、パルスの始端エッジが遅延され、この始
端パルスの後の部分がクロックに同期したパルス列とな
るように、記録データＡが変調された信号となってお
り、これによっていわゆる記録補償が行われる。記録補
償は、特に記録密度の高い相変化型光ディスクの書き込
みの際に、マークの幅や長さを記録面に正確に生成する
ために必要とされ、照射するレーザ光を変化させて、レ
ーザ光の照射面における温度を制御する。
【００７２】このような記録補償を行う例として、記録
パルスＤとして以下に示す式（１）または（２）で表さ
れる信号波形を生成する方法が挙げられる。この方法で
は、１クロックに対応するパルス幅をＴとしたとき、長
さがｎＴ（ｎ：整数）のマークを形成するために、式
（１）または（２）で表される記録パルスＤ１またはＤ
２によってレーザダイオードを駆動して、信号の記録を
行う。
パルスＤとして以下に示す式（１）または（２）で表さ
れる信号波形を生成する方法が挙げられる。この方法で
は、１クロックに対応するパルス幅をＴとしたとき、長
さがｎＴ（ｎ：整数）のマークを形成するために、式
（１）または（２）で表される記録パルスＤ１またはＤ
２によってレーザダイオードを駆動して、信号の記録を
行う。
【００７３】
【数１】 ｘＳ＋（１．５−ｘ）Ｍ＋（ｎ−２）（０．５Ｓ＋０．５Ｍ）＋ｙＭ＋（０．５ −ｙ）Ｓ ………（１）
【００７４】
【数２】 ｘＳ＋（１．５−ｘ）Ｍ＋（ｎ−３）（０．５Ｓ＋０．５Ｍ）＋０．５Ｓ＋ｙＭ ＋（１−ｙ）Ｓ ………（２） ただし、Ｍ：長さＴのハイレベルに対応するマーク、
Ｓ：長さＴのローレベルに対応するスペース、ｘ、ｙ、
ｚ：遅延量である。
Ｓ：長さＴのローレベルに対応するスペース、ｘ、ｙ、
ｚ：遅延量である。
【００７５】この式（１）および（２）で表される記録
パルスＤ１およびＤ２では、パルス全体の始端エッジお
よび終端エッジの位置をそれぞれｘ、ｙだけ遅延させる
ことにより、正確にマークが形成されるような記録補償
が行われている。また、例えばこの式（１）および
（２）の中において（０．５Ｓ＋０．５Ｍ）で表される
バーストパルスのデューティ比を制御することによる記
録補償が行われることもある。
パルスＤ１およびＤ２では、パルス全体の始端エッジお
よび終端エッジの位置をそれぞれｘ、ｙだけ遅延させる
ことにより、正確にマークが形成されるような記録補償
が行われている。また、例えばこの式（１）および
（２）の中において（０．５Ｓ＋０．５Ｍ）で表される
バーストパルスのデューティ比を制御することによる記
録補償が行われることもある。
【００７６】ここで、図１２に上記の式（１）および
（２）を用い、記録補償を行う場合の記録パルスの波形
の様子を示す。図１２（ａ）は記録パルスＤ１、（ｂ）
は記録パルスＤ２をそれぞれ示す。
（２）を用い、記録補償を行う場合の記録パルスの波形
の様子を示す。図１２（ａ）は記録パルスＤ１、（ｂ）
は記録パルスＤ２をそれぞれ示す。
【００７７】式（１）においてｘ＝ｙ＝０とすると、図
１２（ａ）において実線で示すように、記録パルスＤ１
は、例えば長さ３Ｔすなわちｎ＝３の場合、１．５Ｔの
ハイレベルに続き、０．５Ｔのスペースをはさんで０．
５Ｔのハイレベルが現れるパルス列となり、長さ５Ｔす
なわちｎ＝５の場合、１．５Ｔのハイレベルに続き、
０．５Ｔのローレベルと０．５Ｔのハイレベルとが交互
に３回現れるパルス列となって、このようなパルス列に
よってＬＤ５３ａが駆動される。また、同様に式（２）
においてｘ＝ｙ＝０とすると、図１２（ｂ）において実
線で示すように、記録パルスＤ２は、例えばｎ＝３の場
合、１．５Ｔのハイレベルのみによってなるパルスとな
り、ｎ＝５の場合、１．５Ｔのハイレベルに続き、０．
５Ｔのスペースをはさんで０．５Ｔのハイレベルが現れ
るパルス列となる。さらに、ｘの値を設定した場合は、
このｘの値に応じて各パルスにおける始端の立ち上がり
位置が遅延され、さらにｙの値を設定すると、式（１）
による記録パルスＤ１の場合は、ｙの値に応じて各パル
スにおける終端の立ち下がり位置が遅延され、式（２）
による記録パルスＤ２の場合は、終端から０．５Ｔ分だ
け後に、ｙの値に応じたパルスが形成される。
１２（ａ）において実線で示すように、記録パルスＤ１
は、例えば長さ３Ｔすなわちｎ＝３の場合、１．５Ｔの
ハイレベルに続き、０．５Ｔのスペースをはさんで０．
５Ｔのハイレベルが現れるパルス列となり、長さ５Ｔす
なわちｎ＝５の場合、１．５Ｔのハイレベルに続き、
０．５Ｔのローレベルと０．５Ｔのハイレベルとが交互
に３回現れるパルス列となって、このようなパルス列に
よってＬＤ５３ａが駆動される。また、同様に式（２）
においてｘ＝ｙ＝０とすると、図１２（ｂ）において実
線で示すように、記録パルスＤ２は、例えばｎ＝３の場
合、１．５Ｔのハイレベルのみによってなるパルスとな
り、ｎ＝５の場合、１．５Ｔのハイレベルに続き、０．
５Ｔのスペースをはさんで０．５Ｔのハイレベルが現れ
るパルス列となる。さらに、ｘの値を設定した場合は、
このｘの値に応じて各パルスにおける始端の立ち上がり
位置が遅延され、さらにｙの値を設定すると、式（１）
による記録パルスＤ１の場合は、ｙの値に応じて各パル
スにおける終端の立ち下がり位置が遅延され、式（２）
による記録パルスＤ２の場合は、終端から０．５Ｔ分だ
け後に、ｙの値に応じたパルスが形成される。
【００７８】また、このような式（１）および（２）に
よる記録パルスＤ１およびＤ２で行われる記録補償に加
え、例えば図１２中に示した遅延量ｚの値に応じた遅延
のように、０．５Ｔのパルス幅で現れているバーストパ
ルスの始端エッジまたは終端エッジの位置を遅延させる
ことによる記録補償が行われることもある。
よる記録パルスＤ１およびＤ２で行われる記録補償に加
え、例えば図１２中に示した遅延量ｚの値に応じた遅延
のように、０．５Ｔのパルス幅で現れているバーストパ
ルスの始端エッジまたは終端エッジの位置を遅延させる
ことによる記録補償が行われることもある。
【００７９】このような記録補償を行うための記録パル
スＤ１およびＤ２の生成は、例えば多段シフトレジスタ
等を用いた論理回路によって実現することができる。こ
の論理回路において、ｘ、ｙおよびｚの設定によるパル
スの変化は、遅延量を任意に設定可能な可変遅延回路に
よって実現されるが、特に高記録密度の光ディスク装置
５０の場合、クロック周期に対して微少な遅延量が要求
される。そこで、微少な遅延を正確に得るために、図９
に示した可変遅延回路１が用いられる。
スＤ１およびＤ２の生成は、例えば多段シフトレジスタ
等を用いた論理回路によって実現することができる。こ
の論理回路において、ｘ、ｙおよびｚの設定によるパル
スの変化は、遅延量を任意に設定可能な可変遅延回路に
よって実現されるが、特に高記録密度の光ディスク装置
５０の場合、クロック周期に対して微少な遅延量が要求
される。そこで、微少な遅延を正確に得るために、図９
に示した可変遅延回路１が用いられる。
【００８０】ここで例として、図１３に式（１）による
記録パルスＤ１を生成して記録補償を行うための記録信
号補償回路の構成例を示す。なお、この記録信号補償回
路１００では、式（１）による記録パルスＤ１の生成に
加えて、上述したバーストパルスの始端エッジまたは終
端エッジの位置の遅延のための構成を含めて示されてい
る。
記録パルスＤ１を生成して記録補償を行うための記録信
号補償回路の構成例を示す。なお、この記録信号補償回
路１００では、式（１）による記録パルスＤ１の生成に
加えて、上述したバーストパルスの始端エッジまたは終
端エッジの位置の遅延のための構成を含めて示されてい
る。
【００８１】図１３に示す記録信号補償回路１００は、
入力データＤＡＴＡに対する多段シフトレジスタを構成
するＤ−フリップフロップ（以下、Ｄ−ＦＦと略称す
る）１０１、１０２、１０３、１０４、１０５、１０
６、１０７、およびインバータ１０８と、Ｄ−ＦＦ１０
３および１０４からの各出力を任意の量だけ遅延するデ
ィレイライン１ａおよび１ｂと、シフトレジスタからの
出力に対するインバータ１０９および１１０、ＡＮＤゲ
ート１１１、１１２および１１３と、ディレイライン１
ｃを用いてクロックＣＬＫのパルス幅を調整するクロッ
ク調整部１１４と、ＡＮＤゲート１１１および１１２と
クロック調整部１１４からの出力に対するＯＲゲート１
１５と、出力段とされるＡＮＤゲート１１６によって構
成される。
入力データＤＡＴＡに対する多段シフトレジスタを構成
するＤ−フリップフロップ（以下、Ｄ−ＦＦと略称す
る）１０１、１０２、１０３、１０４、１０５、１０
６、１０７、およびインバータ１０８と、Ｄ−ＦＦ１０
３および１０４からの各出力を任意の量だけ遅延するデ
ィレイライン１ａおよび１ｂと、シフトレジスタからの
出力に対するインバータ１０９および１１０、ＡＮＤゲ
ート１１１、１１２および１１３と、ディレイライン１
ｃを用いてクロックＣＬＫのパルス幅を調整するクロッ
ク調整部１１４と、ＡＮＤゲート１１１および１１２と
クロック調整部１１４からの出力に対するＯＲゲート１
１５と、出力段とされるＡＮＤゲート１１６によって構
成される。
【００８２】Ｄ−ＦＦ１０１では入力データＤＡＴＡを
クロックＣＬＫの立ち上がりでラッチしたＣＤＡＴＡ０
が生成され、Ｄ−ＦＦ１０２〜１０７ではこのＣＤＡＴ
Ａ０に対してそれぞれ０．５Ｔずつ遅延されたデータパ
ルスＤＡＴＡ０、ＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ
３、ＤＡＴＡ４およびＤＡＴＡ５が生成される。なお、
入力データＤＡＴＡは、図１１に示す記録データＡに相
当する。ディレイライン１ａおよび１ｂは、図９に示し
た可変遅延回路１と同様の構成によってなり、データパ
ルスＤＡＴＡ１およびＤＡＴＡ２を、任意に設定したｙ
およびｘの値に応じた量だけ遅延したデータパルスＤＤ
ＡＴＡ１、ＤＤＡＴＡ２を出力する。ＡＮＤゲート１１
２では、データパルスＤＡＴＡ５の逆相とデータパルス
ＤＤＡＴＡ５との論理積により始端パルスＴＯＰが出力
される。ＡＮＤゲート１１１では、データパルスＤＡＴ
Ａ０の逆相とデータパルスＤＡＴＡ３との論理積により
終端パルスＥＮＤが出力される。ＡＮＤゲート１１３で
は、データパルスＤＤＡＴＡ１およびＤＤＡＴＡ２の論
理積によりデータパルスＧＡＴＥが出力される。
クロックＣＬＫの立ち上がりでラッチしたＣＤＡＴＡ０
が生成され、Ｄ−ＦＦ１０２〜１０７ではこのＣＤＡＴ
Ａ０に対してそれぞれ０．５Ｔずつ遅延されたデータパ
ルスＤＡＴＡ０、ＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ
３、ＤＡＴＡ４およびＤＡＴＡ５が生成される。なお、
入力データＤＡＴＡは、図１１に示す記録データＡに相
当する。ディレイライン１ａおよび１ｂは、図９に示し
た可変遅延回路１と同様の構成によってなり、データパ
ルスＤＡＴＡ１およびＤＡＴＡ２を、任意に設定したｙ
およびｘの値に応じた量だけ遅延したデータパルスＤＤ
ＡＴＡ１、ＤＤＡＴＡ２を出力する。ＡＮＤゲート１１
２では、データパルスＤＡＴＡ５の逆相とデータパルス
ＤＤＡＴＡ５との論理積により始端パルスＴＯＰが出力
される。ＡＮＤゲート１１１では、データパルスＤＡＴ
Ａ０の逆相とデータパルスＤＡＴＡ３との論理積により
終端パルスＥＮＤが出力される。ＡＮＤゲート１１３で
は、データパルスＤＤＡＴＡ１およびＤＤＡＴＡ２の論
理積によりデータパルスＧＡＴＥが出力される。
【００８３】ディレイライン１ｃは、図９で示した可変
遅延回路１と同様の構成となっており、クロック調整部
１１４は、クロックＣＬＫと、ディレイライン１ｃにお
いてクロックＣＬＫを、任意に設定したｚの値に応じた
量だけ遅延したパルスとの論理和あるいは論理積をとっ
たバーストパルスＢＰを出力する。ＯＲゲート１１５で
は、始端パルスＴＯＰ、終端パルスＥＮＤおよびバース
トパルスＢＰの論理和によりデータパルスＭＰが出力さ
れる。ＡＮＤゲート１１６では、データパルスＭＰおよ
びＧＡＴＥの論理積により記録パルスＲＥＣが出力され
る。なお、この記録パルスＲＥＣは図１１に示す記録パ
ルスＤに相当する。
遅延回路１と同様の構成となっており、クロック調整部
１１４は、クロックＣＬＫと、ディレイライン１ｃにお
いてクロックＣＬＫを、任意に設定したｚの値に応じた
量だけ遅延したパルスとの論理和あるいは論理積をとっ
たバーストパルスＢＰを出力する。ＯＲゲート１１５で
は、始端パルスＴＯＰ、終端パルスＥＮＤおよびバース
トパルスＢＰの論理和によりデータパルスＭＰが出力さ
れる。ＡＮＤゲート１１６では、データパルスＭＰおよ
びＧＡＴＥの論理積により記録パルスＲＥＣが出力され
る。なお、この記録パルスＲＥＣは図１１に示す記録パ
ルスＤに相当する。
【００８４】次に、図１４にこの記録信号補償回路１０
０における各信号のタイミングを示す。図１４では例と
して、入力データＤＡＴＡすなわち記録パルスＤが長さ
２Ｔ、３Ｔおよび５Ｔ、すなわちｎ＝２、３、５とされ
た場合についての各信号を示している。また、図中の信
号はディレイライン１ａ、１ｂおよび１ｃにおける遅延
量が０の場合、すなわちｘ＝ｙ＝ｚ＝０の場合を示して
いる。この図１４のように、ＡＮＤゲート１１２および
１１１から出力される始端パルスＴＯＰおよび終端パル
スＥＮＤは、ともに長さが１．５Ｔのパルスとなり、Ｏ
Ｒゲート１１５によりこれらとバーストパルスＢＰが合
成され、データパルスＭＰとなる。また、ＡＮＤゲート
１１６において、このデータパルスＭＰの始端エッジお
よび終端エッジがデータパルスＧＡＴＥによって決定さ
れて、記録パルスＲＥＣが生成される。この結果、記録
パルスＲＥＣは、ｎ＝２の場合、パルス幅が１．５Ｔの
パルスとなり、ｎ＝３の場合、１．５Ｔのハイレベルに
続き、０．５Ｔのスペースをはさんで０．５Ｔのハイレ
ベルが現れるパルス列となり、長さ５Ｔすなわちｎ＝５
の場合、１．５Ｔのハイレベルに続き、０．５Ｔのロー
レベルと０．５Ｔのハイレベルとが交互に３回現れるパ
ルス列となる。
０における各信号のタイミングを示す。図１４では例と
して、入力データＤＡＴＡすなわち記録パルスＤが長さ
２Ｔ、３Ｔおよび５Ｔ、すなわちｎ＝２、３、５とされ
た場合についての各信号を示している。また、図中の信
号はディレイライン１ａ、１ｂおよび１ｃにおける遅延
量が０の場合、すなわちｘ＝ｙ＝ｚ＝０の場合を示して
いる。この図１４のように、ＡＮＤゲート１１２および
１１１から出力される始端パルスＴＯＰおよび終端パル
スＥＮＤは、ともに長さが１．５Ｔのパルスとなり、Ｏ
Ｒゲート１１５によりこれらとバーストパルスＢＰが合
成され、データパルスＭＰとなる。また、ＡＮＤゲート
１１６において、このデータパルスＭＰの始端エッジお
よび終端エッジがデータパルスＧＡＴＥによって決定さ
れて、記録パルスＲＥＣが生成される。この結果、記録
パルスＲＥＣは、ｎ＝２の場合、パルス幅が１．５Ｔの
パルスとなり、ｎ＝３の場合、１．５Ｔのハイレベルに
続き、０．５Ｔのスペースをはさんで０．５Ｔのハイレ
ベルが現れるパルス列となり、長さ５Ｔすなわちｎ＝５
の場合、１．５Ｔのハイレベルに続き、０．５Ｔのロー
レベルと０．５Ｔのハイレベルとが交互に３回現れるパ
ルス列となる。
【００８５】また、ディレイライン１ａおよび１ｂにお
いて、それぞれ遅延量ｙおよびｘが設定された場合に
は、データパルスＧＡＴＥの終端エッジおよび始端エッ
ジの位置がｙおよびｘの値に応じてそれぞれ遅延され、
これによって、記録パルスＲＥＣの終端エッジおよび始
端エッジの位置が遅延される。さらに、ディレイライン
１ｃにおいて遅延量ｚが設定されると、記録パルスＲＥ
Ｃに現れるクロックパルス成分、例えばｎ＝５の記録パ
ルスＲＥＣに示したバーストパルスＢＰ５の始端エッジ
の位置あるいは終端エッジの位置が、遅延量ｚの値に応
じて遅延される。例えば、クロック調整部１１４におい
てこのディレイライン１ｃを通過した信号とクロックＣ
ＬＫとの論理積がとられた場合は、バーストパルスＢＰ
５の始端エッジの位置が遅延され、論理和がとられた場
合はバーストパルスＢＰ５の終端エッジの位置が遅延さ
れる。
いて、それぞれ遅延量ｙおよびｘが設定された場合に
は、データパルスＧＡＴＥの終端エッジおよび始端エッ
ジの位置がｙおよびｘの値に応じてそれぞれ遅延され、
これによって、記録パルスＲＥＣの終端エッジおよび始
端エッジの位置が遅延される。さらに、ディレイライン
１ｃにおいて遅延量ｚが設定されると、記録パルスＲＥ
Ｃに現れるクロックパルス成分、例えばｎ＝５の記録パ
ルスＲＥＣに示したバーストパルスＢＰ５の始端エッジ
の位置あるいは終端エッジの位置が、遅延量ｚの値に応
じて遅延される。例えば、クロック調整部１１４におい
てこのディレイライン１ｃを通過した信号とクロックＣ
ＬＫとの論理積がとられた場合は、バーストパルスＢＰ
５の始端エッジの位置が遅延され、論理和がとられた場
合はバーストパルスＢＰ５の終端エッジの位置が遅延さ
れる。
【００８６】前述したように、ディレイライン１ａ、１
ｂおよび１ｃは、それぞれ図９に示した可変遅延回路１
によって構成され、温度や電源電圧の変動、プロセス条
件等のために、各ディレイライン１ａ、１ｂおよび１ｃ
の具備する同一構成の遅延素子における遅延量が変動し
た場合に、この変動にかかわらず、所望の微少な遅延量
を正確に得ることができる。したがって、相変化型光デ
ィスクに対する信号書き込み時に欠かせない記録補償に
おいて、レーザ光の照射をクロックＣＬＫより短い時間
で正確に制御することが可能となり、このような信頼性
の高い記録補償を実現する回路を、製造コストや実装面
積、消費電力を増加させずに実現することが可能とな
る。
ｂおよび１ｃは、それぞれ図９に示した可変遅延回路１
によって構成され、温度や電源電圧の変動、プロセス条
件等のために、各ディレイライン１ａ、１ｂおよび１ｃ
の具備する同一構成の遅延素子における遅延量が変動し
た場合に、この変動にかかわらず、所望の微少な遅延量
を正確に得ることができる。したがって、相変化型光デ
ィスクに対する信号書き込み時に欠かせない記録補償に
おいて、レーザ光の照射をクロックＣＬＫより短い時間
で正確に制御することが可能となり、このような信頼性
の高い記録補償を実現する回路を、製造コストや実装面
積、消費電力を増加させずに実現することが可能とな
る。
【００８７】なお、図１３では上記の式（１）による記
録パルスＤ１を生成するための回路を示したが、式
（２）による記録パルスＤ２を生成するためには、例え
ば、図１３において、ディレイライン１ａの入力を、Ｄ
−ＦＦ１０３の出力からＤ−ＦＦ１０２の出力となるよ
うに変更し、ＡＮＤゲート１１３の入力が、Ｄ−ＦＦ１
０４の出力と、このディレイライン１ａの出力となるよ
うに変更すればよい。
録パルスＤ１を生成するための回路を示したが、式
（２）による記録パルスＤ２を生成するためには、例え
ば、図１３において、ディレイライン１ａの入力を、Ｄ
−ＦＦ１０３の出力からＤ−ＦＦ１０２の出力となるよ
うに変更し、ＡＮＤゲート１１３の入力が、Ｄ−ＦＦ１
０４の出力と、このディレイライン１ａの出力となるよ
うに変更すればよい。
【００８８】
【発明の効果】以上説明したように、本発明のディレイ
ロックループ回路では、遅延量検出手段からのアップダ
ウン制御信号に基づいて初期値から最大値または最小値
へのカウントアップまたはカウントダウンを行うサブカ
ウンタを具備し、このカウント値が最大値または最小値
となった場合にアップダウンカウンタのカウントアップ
およびカウントダウンをそれぞれ行うので、アップダウ
ン制御信号の短期間における擾乱が無視され、ディレイ
手段によるディレイ量の変動にかかわらずディレイロッ
ク検出手段が正常に動作して、基準ディレイ段数が安定
して出力される。
ロックループ回路では、遅延量検出手段からのアップダ
ウン制御信号に基づいて初期値から最大値または最小値
へのカウントアップまたはカウントダウンを行うサブカ
ウンタを具備し、このカウント値が最大値または最小値
となった場合にアップダウンカウンタのカウントアップ
およびカウントダウンをそれぞれ行うので、アップダウ
ン制御信号の短期間における擾乱が無視され、ディレイ
手段によるディレイ量の変動にかかわらずディレイロッ
ク検出手段が正常に動作して、基準ディレイ段数が安定
して出力される。
【００８９】また、本発明の可変遅延回路では、基準デ
ィレイ段数出力手段が、遅延量検出手段からのアップダ
ウン制御信号に基づいて初期値から最大値または最小値
へのカウントアップまたはカウントダウンを行うサブカ
ウンタを具備し、このカウント値が最大値または最小値
となった場合にカウントアップおよびカウントダウンを
それぞれ行うアップダウンカウンタを有するディレイロ
ックループを形成しており、これにより第１のディレイ
手段によるディレイ量の変動にかかわらずディレイロッ
ク検出手段が正常に動作して、基準ディレイ段数が安定
して出力される。したがって、第１のディレイ手段と同
様に構成された第２のディレイ手段によって、常に正確
な遅延量を得ることが可能となる。
ィレイ段数出力手段が、遅延量検出手段からのアップダ
ウン制御信号に基づいて初期値から最大値または最小値
へのカウントアップまたはカウントダウンを行うサブカ
ウンタを具備し、このカウント値が最大値または最小値
となった場合にカウントアップおよびカウントダウンを
それぞれ行うアップダウンカウンタを有するディレイロ
ックループを形成しており、これにより第１のディレイ
手段によるディレイ量の変動にかかわらずディレイロッ
ク検出手段が正常に動作して、基準ディレイ段数が安定
して出力される。したがって、第１のディレイ手段と同
様に構成された第２のディレイ手段によって、常に正確
な遅延量を得ることが可能となる。
【００９０】また、本発明の記録信号補償回路では、基
準ディレイ段数出力手段がディレイロックループを形成
することにより、第１のディレイ手段によるディレイ量
の変動にかかわらずディレイロック検出手段が正常に動
作して、基準ディレイ段数が安定して出力される。した
がって、始端パルス変化手段および終端パルス変化手段
においては、それぞれが第１のディレイ手段と同様に構
成された第２のディレイ手段を使用することによって、
記録パルスの始端位置および終端位置を常に正確な量だ
け遅延させることができ、ディスク状記録媒体上におい
て、遅延量に応じた正確な位置にマークを形成すること
が可能になる。
準ディレイ段数出力手段がディレイロックループを形成
することにより、第１のディレイ手段によるディレイ量
の変動にかかわらずディレイロック検出手段が正常に動
作して、基準ディレイ段数が安定して出力される。した
がって、始端パルス変化手段および終端パルス変化手段
においては、それぞれが第１のディレイ手段と同様に構
成された第２のディレイ手段を使用することによって、
記録パルスの始端位置および終端位置を常に正確な量だ
け遅延させることができ、ディスク状記録媒体上におい
て、遅延量に応じた正確な位置にマークを形成すること
が可能になる。
【図１】本発明のディレイロックループ回路の構成例を
示す図である。
示す図である。
【図２】遅延量検出部の構成例を示す図である。
【図３】アップダウンカウンタの第１の構成例を示す図
である。
である。
【図４】本発明のディレイロックループ回路における各
信号のタイミングを示す図である。
信号のタイミングを示す図である。
【図５】Ｕ／Ｄ制御信号ＵＤに擾乱が発生した場合のデ
ィレイロックループ回路における各信号のタイミングを
示す図である。
ィレイロックループ回路における各信号のタイミングを
示す図である。
【図６】アップダウンカウンタの第２の構成例を示す図
である。
である。
【図７】第２の構成例によるアップダウンカウンタを具
備する場合のディレイロックループ回路における各信号
のタイミングを示す第１の図である。
備する場合のディレイロックループ回路における各信号
のタイミングを示す第１の図である。
【図８】第２の構成例によるアップダウンカウンタを具
備する場合のディレイロックループ回路における各信号
のタイミングを示す第２の図である。
備する場合のディレイロックループ回路における各信号
のタイミングを示す第２の図である。
【図９】本発明のディレイロックループ回路を使用して
構成される可変遅延回路の構成例を示す図である。
構成される可変遅延回路の構成例を示す図である。
【図１０】可変遅延回路を使用して構成される光ディス
ク装置の概略構成例を示す図である。
ク装置の概略構成例を示す図である。
【図１１】信号記録時に出力される各信号および電流を
表す波形を示す図である。
表す波形を示す図である。
【図１２】記録補償を行う場合の記録パルスの波形の例
を示す図であり、（ａ）は記録パルスＤ１を示し、
（ｂ）は記録パルスＤ２を示す。
を示す図であり、（ａ）は記録パルスＤ１を示し、
（ｂ）は記録パルスＤ２を示す。
【図１３】記録パルスＤ１を生成する記録信号補償回路
の構成例を示す図である。
の構成例を示す図である。
【図１４】記録信号補償回路における各信号のタイミン
グを示す図である。
グを示す図である。
【図１５】従来の可変遅延回路に用いられるディレイロ
ックループ回路の構成例を示す図である。
ックループ回路の構成例を示す図である。
【図１６】従来の遅延量検出部の回路構成例を示す図で
ある。
ある。
【図１７】従来のディレイロックループ回路における各
信号のタイミングを示す図である。
信号のタイミングを示す図である。
【図１８】異常動作が発生した場合の従来のディレイロ
ックループ回路における各信号のタイミングを示す図で
ある。
ックループ回路における各信号のタイミングを示す図で
ある。
１……可変遅延回路、１０……ディレイロックループ回
路、１１……分周器、１２……ディレイライン、１３…
…遅延量検出部、１４……Ｕ／Ｄカウンタ、１５……デ
ィレイロック検出部、２０……ディレイ段数設定部、３
０……ディレイライン、１３１……Ｄ−フリップフロッ
プ、１３２……排他的論理和ゲート、１３３……インバ
ータ、１３４……Ｄ−フリップフロップ、１４１……Ｄ
−フリップフロップ、１４２……加算回路、１４３……
減算回路、１４４、１４５……比較回路、１４６、１４
７……セレクタ、１４８……カウンタ
路、１１……分周器、１２……ディレイライン、１３…
…遅延量検出部、１４……Ｕ／Ｄカウンタ、１５……デ
ィレイロック検出部、２０……ディレイ段数設定部、３
０……ディレイライン、１３１……Ｄ−フリップフロッ
プ、１３２……排他的論理和ゲート、１３３……インバ
ータ、１３４……Ｄ−フリップフロップ、１４１……Ｄ
−フリップフロップ、１４２……加算回路、１４３……
減算回路、１４４、１４５……比較回路、１４６、１４
７……セレクタ、１４８……カウンタ
Claims (10)
- 【請求項１】 所望の信号遅延量を得るためのディレイ
ロックループ回路において、 入力されたクロックに基づいて、第１のパルスデータ
と、前記第１のパルスデータより大きい周期を有する第
２のパルスデータと、前記第２のパルスデータより大き
い周期を有する第３のパルスデータを生成する分周手段
と、 カウント値に対する初期値、最大値および最小値が設定
され、前記第３のパルスデータの立ち上がりのタイミン
グにおいて、入力されたアップダウン制御信号に基づい
てカウントアップまたはカウントダウンを行い、前記カ
ウント値が前記最大値および前記最小値となった場合に
は、次のカウント値を前記初期値にセットするサブカウ
ンタを具備し、前記第３のパルスデータの立ち上がりの
タイミングにおいて、前記サブカウンタによるカウント
値が前記最大値であるときカウントアップを行い、前記
最小値であるときカウントダウンを行うアップダウンカ
ウンタと、 前記アップダウンカウンタによるカウント出力に基づく
ディレイ段数によって前記第１のパルスデータを遅延さ
せるディレイ手段と、 前記第２のパルスデータの立ち上がりと、前記ディレイ
手段による出力パルスの立ち上がりとの先着判定を行
い、判定結果に基づいて前記アップダウン制御信号を出
力する遅延量検出手段と、 前記第３のパルスデータの立ち上がりのタイミングにお
いて、前記アップダウンカウンタによる現在のカウント
値と過去のカウント値とを比較して遅延量がロックされ
ているか否かを検出し、かつ、前記現在および過去のカ
ウント値のうちいずれか一方の値を選択して、基準ディ
レイ段数として出力するディレイロック検出手段と、 を有することを特徴とするディレイロックループ回路。 - 【請求項２】 前記サブカウンタは、 供給されたデータを前記第３のパルスデータの立ち上が
りのタイミングでラッチして出力するラッチ手段と、 前記ラッチ手段からのラッチデータの値に１を加算する
加算手段と、 前記ラッチデータの値から１を減算する減算手段と、 前記ラッチデータの値が前記最大値と等しい場合に、こ
れを示す第１のリセット信号を出力する第１の比較手段
と、 前記ラッチデータの値が前記最小値と等しい場合に、こ
れを示す第２のリセット信号を出力する第２の比較手段
と、 前記アップダウン制御信号に基づいて、前記加算手段お
よび前記減算手段からのデータを選択出力する第１のセ
レクタと、 前記第１および第２のリセット信号のいずれかが供給さ
れた場合には前記初期値を、それ以外の場合には前記第
１のセレクタによる出力データを、前記ラッチ手段に対
して供給する第２のセレクタと、 によって構成されることを特徴とする請求項１記載のデ
ィレイロックループ回路。 - 【請求項３】 入力信号を任意の遅延量だけ遅延させる
ことが可能な可変遅延回路において、 入力されたクロックに基づいて、第１のパルスデータ
と、前記第１のパルスデータより大きい周期を有する第
２のパルスデータと、前記第２のパルスデータより大き
い周期を有する第３のパルスデータを生成する分周手段
と、 カウント値に対する初期値、最大値および最小値が設定
され、前記第３のパルスデータの立ち上がりのタイミン
グにおいて、入力されたアップダウン制御信号に基づい
てカウントアップまたはカウントダウンを行い、前記カ
ウント値が前記最大値および前記最小値となった場合に
は、次のカウント値を前記初期値にセットするサブカウ
ンタを具備し、前記第３のパルスデータの立ち上がりの
タイミングにおいて、前記サブカウンタによるカウント
値が前記最大値であるときカウントアップを行い、前記
最小値であるときカウントダウンを行うアップダウンカ
ウンタと、 前記アップダウンカウンタによるカウント出力に基づく
ディレイ段数によって前記第１のパルスデータを遅延さ
せる第１のディレイ手段と、 前記第２のパルスデータの立ち上がりと、前記第１のデ
ィレイ手段による出力パルスの立ち上がりとの先着判定
を行い、判定結果に基づいて前記アップダウン制御信号
を出力する遅延量検出手段と、 前記第３のパルスデータの立ち上がりのタイミングにお
いて、前記アップダウンカウンタによる現在のカウント
値と過去のカウント値とを比較して遅延量がロックされ
ているか否かを検出し、かつ、前記現在および過去のカ
ウント値のうちいずれか一方の値を選択して、基準ディ
レイ段数として出力するディレイロック検出手段と、 を具備する基準ディレイ段数出力手段と、 前記クロックが供給されるとともに、前記基準ディレイ
段数と所要のディレイ比率とを乗算するディレイ段数設
定手段と、 前記第１のディレイ手段と同様に構成されて、前記ディ
レイ段数設定手段によって設定されたディレイ段数によ
り、入力したデータを遅延させる第２のディレイ手段
と、 を有することを特徴とする可変遅延回路。 - 【請求項４】 始端パルス、バーストパルス、および終
端パルスを合成して得られる記録パルスにしたがって、
データをディスク状記録媒体に記録するための記録信号
補償回路において、 入力されたクロックに基づいて、第１のパルスデータ
と、前記第１のパルスデータより大きい周期を有する第
２のパルスデータと、前記第２のパルスデータより大き
い周期を有する第３のパルスデータを生成する分周手段
と、 カウント値に対する初期値、最大値および最小値が設定
され、前記第３のパルスデータの立ち上がりのタイミン
グにおいて、入力されたアップダウン制御信号に基づい
てカウントアップまたはカウントダウンを行い、前記カ
ウント値が前記最大値および前記最小値となった場合に
は、次のカウント値を前記初期値にセットするサブカウ
ンタを具備し、前記第３のパルスデータの立ち上がりの
タイミングにおいて、前記サブカウンタによるカウント
値が前記最大値であるときカウントアップを行い、前記
最小値であるときカウントダウンを行うアップダウンカ
ウンタと、 前記アップダウンカウンタによるカウント出力に基づく
ディレイ段数によって前記第１のパルスデータを遅延さ
せる第１のディレイ手段と、 前記第２のパルスデータの立ち上がりと、前記第１のデ
ィレイ手段による出力パルスの立ち上がりとの先着判定
を行い、判定結果に基づいて前記アップダウン制御信号
を出力する遅延量検出手段と、 前記第３のパルスデータの立ち上がりのタイミングにお
いて、前記アップダウンカウンタによる現在のカウント
値と過去のカウント値とを比較して遅延量がロックされ
ているか否かを検出し、かつ、前記現在および過去のカ
ウント値のうちいずれか一方の値を選択して、基準ディ
レイ段数として出力するディレイロック検出手段と、 を具備する基準ディレイ段数出力手段と、 前記クロックが供給されるとともに、前記基準ディレイ
段数と所要のディレイ比率とを乗算するディレイ段数設
定手段と、 前記第１のディレイ手段と同様に構成されて、前記ディ
レイ段数設定手段によって設定されたディレイ段数によ
り、入力したデータを遅延させる第２のディレイ手段
と、 によってともに構成され、前記始端パルスの始端エッジ
の位置、および前記終端パルスの終端エッジの位置を遅
延させることにより、前記始端パルスおよび前記終端パ
ルスのパルス幅をそれぞれ変化させる始端パルス変化手
段および終端パルス変化手段を有することを特徴とする
記録信号補償回路。 - 【請求項５】 所望の信号遅延量を得るためのディレイ
ロックループ回路において、 入力されたクロックに基づいて、第１のパルスデータ
と、前記第１のパルスデータより大きい周期を有する第
２のパルスデータと、前記第２のパルスデータより大き
い周期を有する第３のパルスデータを生成する分周手段
と、 前記第３のパルスデータの立ち上がりのタイミングにお
いてカウントアップを行い、カウント値があらかじめ設
定された設定値Ｍ（Ｍ：Ｍ＞０の整数）を超えると、リ
セット信号を出力するとともに、カウント値をリセット
する第１のカウンタ、前記第３のパルスデータの立ち上
がりのタイミングにおいて、入力されたアップダウン制
御信号がハイレベルの場合にのみカウントアップを行
い、前記リセット信号が入力されるとカウント値をリセ
ットする第２のカウンタ、および、前記第３のパルスデ
ータの立ち上がりのタイミングにおいて、入力された前
記アップダウン制御信号がローレベルの場合にのみカウ
ントアップを行い、前記リセット信号が入力されるとカ
ウント値をリセットする第３のカウンタを具備し、前記
リセット信号の出力時において、前記第２のカウンタに
よるカウント値があらかじめ設定された設定値Ｎ（Ｎ：
０＜Ｎ＜Ｍの整数）以上である場合にカウントアップを
行い、前記第３のカウンタによるカウント値が前記設定
値Ｎ以上である場合にカウントダウンを行うアップダウ
ンカウンタと、 前記アップダウンカウンタによるカウント出力に基づく
ディレイ段数によって前記第１のパルスデータを遅延さ
せるディレイ手段と、 前記第２のパルスデータの立ち上がりと、前記ディレイ
手段による出力パルスの立ち上がりとの先着判定を行
い、判定結果に基づいて前記アップダウン制御信号を出
力する遅延量検出手段と、 前記第３のパルスデータの立ち上がりのタイミングにお
いて、前記アップダウンカウンタによる現在のカウント
値と過去のカウント値とを比較して遅延量がロックされ
ているか否かを検出し、かつ、前記現在および過去のカ
ウント値のうちいずれか一方の値を選択して、基準ディ
レイ段数として出力するディレイロック検出手段と、 を有することを特徴とするディレイロックループ回路。 - 【請求項６】 前記アップダウンカウンタは、 前記第２のカウンタによるカウント値が前記設定値Ｎ以
上であるとき、出力する第１のフラグ信号をハイレベル
とする第１の比較手段と、 前記第３のカウンタによるカウント値が前記設定値Ｎ以
上であるとき、出力する第２のフラグ信号をハイレベル
とする第２の比較手段と、 前記リセット信号が入力されたとき、前記第１のフラグ
信号がハイレベルである場合は、前記第３のパルスデー
タの立ち上がりのタイミングにおいてカウントアップを
行い、前記第２のフラグ信号がハイレベルである場合
は、前記第３のパルスデータの立ち上がりのタイミング
においてカウントダウンを行う第４のカウンタと、 をさらに具備することを特徴とする請求項５記載のディ
レイロックループ回路。 - 【請求項７】 入力信号を任意の遅延量だけ遅延させる
ことが可能な可変遅延回路において、 入力されたクロックに基づいて、第１のパルスデータ
と、前記第１のパルスデータより大きい周期を有する第
２のパルスデータと、前記第２のパルスデータより大き
い周期を有する第３のパルスデータを生成する分周手段
と、 前記第３のパルスデータの立ち上がりのタイミングにお
いてカウントアップを行い、カウント値があらかじめ設
定された設定値Ｍ（Ｍ：Ｍ＞０の整数）を超えると、リ
セット信号を出力するとともに、カウント値をリセット
する第１のカウンタ、前記第３のパルスデータの立ち上
がりのタイミングにおいて、入力されたアップダウン制
御信号がハイレベルの場合にのみカウントアップを行
い、前記リセット信号が入力されるとカウント値をリセ
ットする第２のカウンタ、および、前記第３のパルスデ
ータの立ち上がりのタイミングにおいて、入力された前
記アップダウン制御信号がローレベルの場合にのみカウ
ントアップを行い、前記リセット信号が入力されるとカ
ウント値をリセットする第３のカウンタを具備し、前記
リセット信号の出力時において、前記第２のカウンタに
よるカウント値があらかじめ設定された設定値Ｎ（Ｎ：
０＜Ｎ＜Ｍの整数）以上である場合にカウントアップを
行い、前記第３のカウンタによるカウント値が前記設定
値Ｎ以上である場合にカウントダウンを行うアップダウ
ンカウンタと、 前記アップダウンカウンタによるカウント出力に基づく
ディレイ段数によって前記第１のパルスデータを遅延さ
せる第１のディレイ手段と、 前記第２のパルスデータの立ち上がりと、前記第１のデ
ィレイ手段による出力パルスの立ち上がりとの先着判定
を行い、判定結果に基づいて前記アップダウン制御信号
を出力する遅延量検出手段と、 前記第３のパルスデータの立ち上がりのタイミングにお
いて、前記アップダウンカウンタによる現在のカウント
値と過去のカウント値とを比較して遅延量がロックされ
ているか否かを検出し、かつ、前記現在および過去のカ
ウント値のうちいずれか一方の値を選択して、基準ディ
レイ段数として出力するディレイロック検出手段と、 を具備する基準ディレイ段数出力手段と、 前記クロックが供給されるとともに、前記基準ディレイ
段数と所要のディレイ比率とを乗算するディレイ段数設
定手段と、 前記第１のディレイ手段と同様に構成されて、前記ディ
レイ段数設定手段によって設定されたディレイ段数によ
り、入力したデータを遅延させる第２のディレイ手段
と、 を有することを特徴とする可変遅延回路。 - 【請求項８】 始端パルス、バーストパルス、および終
端パルスを合成して得られる記録パルスにしたがって、
データをディスク状記録媒体に記録するための記録信号
補償回路において、 入力されたクロックに基づいて、第１のパルスデータ
と、前記第１のパルスデータより大きい周期を有する第
２のパルスデータと、前記第２のパルスデータより大き
い周期を有する第３のパルスデータを生成する分周手段
と、 前記第３のパルスデータの立ち上がりのタイミングにお
いてカウントアップを行い、カウント値があらかじめ設
定された設定値Ｍ（Ｍ：Ｍ＞０の整数）を超えると、リ
セット信号を出力するとともに、カウント値をリセット
する第１のカウンタ、前記第３のパルスデータの立ち上
がりのタイミングにおいて、入力されたアップダウン制
御信号がハイレベルの場合にのみカウントアップを行
い、前記リセット信号が入力されるとカウント値をリセ
ットする第２のカウンタ、および、前記第３のパルスデ
ータの立ち上がりのタイミングにおいて、入力された前
記アップダウン制御信号がローレベルの場合にのみカウ
ントアップを行い、前記リセット信号が入力されるとカ
ウント値をリセットする第３のカウンタを具備し、前記
リセット信号の出力時において、前記第２のカウンタに
よるカウント値があらかじめ設定された設定値Ｎ（Ｎ：
０＜Ｎ＜Ｍの整数）以上である場合にカウントアップを
行い、前記第３のカウンタによるカウント値が前記設定
値Ｎ以上である場合にカウントダウンを行うアップダウ
ンカウンタと、 前記アップダウンカウンタによるカウント出力に基づく
ディレイ段数によって前記第１のパルスデータを遅延さ
せる第１のディレイ手段と、 前記第２のパルスデータの立ち上がりと、前記第１のデ
ィレイ手段による出力パルスの立ち上がりとの先着判定
を行い、判定結果に基づいて前記アップダウン制御信号
を出力する遅延量検出手段と、 前記第３のパルスデータの立ち上がりのタイミングにお
いて、前記アップダウンカウンタによる現在のカウント
値と過去のカウント値とを比較して遅延量がロックされ
ているか否かを検出し、かつ、前記現在および過去のカ
ウント値のうちいずれか一方の値を選択して、基準ディ
レイ段数として出力するディレイロック検出手段と、 を具備する基準ディレイ段数出力手段と、 前記クロックが供給されるとともに、前記基準ディレイ
段数と所要のディレイ比率とを乗算するディレイ段数設
定手段と、 前記第１のディレイ手段と同様に構成されて、前記ディ
レイ段数設定手段によって設定されたディレイ段数によ
り、入力したデータを遅延させる第２のディレイ手段
と、 によってともに構成され、前記始端パルスの始端エッジ
の位置、および前記終端パルスの終端エッジの位置を遅
延させることにより、前記始端パルスおよび前記終端パ
ルスのパルス幅をそれぞれ変化させる始端パルス変化手
段および終端パルス変化手段を有することを特徴とする
記録信号補償回路。 - 【請求項９】 １クロックに対応するパルス幅をＴと
し、前記記録パルスにおけるハイレベルまたはローレベ
ルのうちのいずれか一方をＭ、他方をＳとするとき、長
さがｎＴ（ただし、ｎは整数）のマークに対応する前記
記録パルスが、 ｘＳ＋（１．５−ｘ）Ｍ＋（ｎ−２）（０．５Ｓ＋０．
５Ｍ）＋ｙＭ＋（０．５−ｙ）Ｓ または、 ｘＳ＋（１．５−ｘ）Ｍ＋（ｎ−３）（０．５Ｓ＋０．
５Ｍ）＋０．５Ｓ＋ｙＭ＋（１−ｙ）Ｓ で表されることを特徴とする請求項４または８に記載の
記録信号補償回路。 - 【請求項１０】 前記始端パルス変化手段および前記終
端パルス変化手段と同様に構成され、前記バーストパル
スの始端エッジまたは終端エッジの位置を遅延させるこ
とにより、前記バーストパルスのパルス幅を変化させる
バーストパルス変化手段を有することを特徴とする請求
項４または８に記載の記録信号補償回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001163818A JP4507459B2 (ja) | 2001-02-26 | 2001-05-31 | ディレイロックループ回路、可変遅延回路および記録信号補償回路 |
| US10/084,789 US6731144B2 (en) | 2001-02-26 | 2002-02-25 | Delay lock loop circuit, variable delay circuit, and recording signal compensating circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001050433 | 2001-02-26 | ||
| JP2001-50433 | 2001-02-26 | ||
| JP2001163818A JP4507459B2 (ja) | 2001-02-26 | 2001-05-31 | ディレイロックループ回路、可変遅延回路および記録信号補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002324369A true JP2002324369A (ja) | 2002-11-08 |
| JP4507459B2 JP4507459B2 (ja) | 2010-07-21 |
Family
ID=26610101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001163818A Expired - Fee Related JP4507459B2 (ja) | 2001-02-26 | 2001-05-31 | ディレイロックループ回路、可変遅延回路および記録信号補償回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6731144B2 (ja) |
| JP (1) | JP4507459B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010187229A (ja) * | 2009-02-12 | 2010-08-26 | Elpida Memory Inc | クロック制御回路及びこれを備える半導体装置 |
| JP2011061457A (ja) * | 2009-09-09 | 2011-03-24 | Elpida Memory Inc | クロック生成回路及びこれを備える半導体装置並びにデータ処理システム |
| US8305858B2 (en) | 2010-07-01 | 2012-11-06 | Sony Corporation | Variable delay circuit, recording apparatus, and delay amount calibration method |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7403559B1 (en) * | 2003-01-03 | 2008-07-22 | Benjamin Fisher | Binary-valued signal modulation compression for high speed cross-correlation |
| KR101030768B1 (ko) * | 2004-08-26 | 2011-04-27 | 삼성전자주식회사 | 소비전력이 적고 고주파 동작이 가능한 광범위 지연동기루프 회로 및 이를 구비하는 광학 구동 시스템 |
| JP4418954B2 (ja) * | 2005-05-27 | 2010-02-24 | テクトロニクス・インターナショナル・セールス・ゲーエムベーハー | データ・パターン発生装置 |
| KR102536639B1 (ko) * | 2018-08-14 | 2023-05-26 | 에스케이하이닉스 주식회사 | 메모리 장치의 버퍼 제어 회로 |
| CN111562899B (zh) * | 2020-06-23 | 2024-06-04 | 福州大学 | 一种新型除法的电路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11273252A (ja) * | 1998-03-26 | 1999-10-08 | Sanyo Electric Co Ltd | パルス幅制御回路及びディスク記録制御回路 |
| JP2000134072A (ja) * | 1998-10-21 | 2000-05-12 | Sony Corp | 可変遅延回路 |
| JP2001036390A (ja) * | 1999-07-22 | 2001-02-09 | Sony Corp | クロック・デューティ制御回路及びこのクロック・デューティ制御回路を用いた光ディスク用記録補償回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5309483A (en) * | 1991-09-16 | 1994-05-03 | Motorola, Inc. | Data recovery device |
| JP3748089B2 (ja) * | 1996-09-18 | 2006-02-22 | ソニー株式会社 | データ記録装置およびデータ記録方法 |
| JPH10117142A (ja) * | 1996-10-11 | 1998-05-06 | Fujitsu Ltd | 位相同期ループ回路および半導体集積回路 |
| US6140854A (en) * | 1999-01-25 | 2000-10-31 | Motorola, Inc. | System with DLL |
| US6504408B1 (en) * | 2001-07-09 | 2003-01-07 | Broadcom Corporation | Method and apparatus to ensure DLL locking at minimum delay |
-
2001
- 2001-05-31 JP JP2001163818A patent/JP4507459B2/ja not_active Expired - Fee Related
-
2002
- 2002-02-25 US US10/084,789 patent/US6731144B2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11273252A (ja) * | 1998-03-26 | 1999-10-08 | Sanyo Electric Co Ltd | パルス幅制御回路及びディスク記録制御回路 |
| JP2000134072A (ja) * | 1998-10-21 | 2000-05-12 | Sony Corp | 可変遅延回路 |
| JP2001036390A (ja) * | 1999-07-22 | 2001-02-09 | Sony Corp | クロック・デューティ制御回路及びこのクロック・デューティ制御回路を用いた光ディスク用記録補償回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010187229A (ja) * | 2009-02-12 | 2010-08-26 | Elpida Memory Inc | クロック制御回路及びこれを備える半導体装置 |
| JP2011061457A (ja) * | 2009-09-09 | 2011-03-24 | Elpida Memory Inc | クロック生成回路及びこれを備える半導体装置並びにデータ処理システム |
| US9007861B2 (en) | 2009-09-09 | 2015-04-14 | Ps4 Luxco S.A.R.L. | Clock generating circuit, semiconductor device including the same, and data processing system |
| US8305858B2 (en) | 2010-07-01 | 2012-11-06 | Sony Corporation | Variable delay circuit, recording apparatus, and delay amount calibration method |
Also Published As
| Publication number | Publication date |
|---|---|
| US6731144B2 (en) | 2004-05-04 |
| JP4507459B2 (ja) | 2010-07-21 |
| US20020118054A1 (en) | 2002-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7298681B2 (en) | High-frequency superimposing method and optical disk apparatus using it | |
| EP1249834B1 (en) | Information recording with effective pulse control scheme | |
| US7486757B2 (en) | Optical driver including a multiphase clock generator having a delay locked loop (DLL), optimized for gigahertz frequencies | |
| US8199625B2 (en) | Laser driving device and method with control signal patterns, reference pulses, and changing pulses | |
| US8369368B2 (en) | Laser driving device, laser driving method, optical unit, and light device | |
| JP4507459B2 (ja) | ディレイロックループ回路、可変遅延回路および記録信号補償回路 | |
| JP2674453B2 (ja) | 光ディスク媒体の記録方法および装置 | |
| US8107342B2 (en) | Laser driving device, optical unit, and light device which can change the setting information for a sampling pulse | |
| TW201214427A (en) | Variable delay circuit, recording apparatus, and delay amount calibration method | |
| JP4185811B2 (ja) | レーザー駆動集積回路、および、光ディスク装置 | |
| JP2004213763A (ja) | 光源駆動装置と情報記録装置 | |
| JP4607707B2 (ja) | ギガヘルツ周波数に効率的な遅延同期ループを有する多重位相クロック発生器を備える光学駆動回路 | |
| JP2006107726A (ja) | 高周波重畳方法およびこれを用いた光ディスク装置 | |
| JP3864679B2 (ja) | 記録装置及び記録方法 | |
| JPH0991788A (ja) | 光磁気記録方法及びその装置 | |
| JP2002237051A (ja) | 情報記録方式 | |
| JP4277060B2 (ja) | 光ディスク装置 | |
| JP2008269788A (ja) | 高周波重畳方法およびこれを用いた光ディスク装置 | |
| JP2005267844A (ja) | 高周波重畳方法およびこれを用いた光ディスク装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080313 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100119 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100202 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100325 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100413 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100426 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130514 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130514 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |