CN111562899B - 一种新型除法的电路 - Google Patents

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Abstract

本发明提出一种新型除法的电路，包括4071或门、4081与门和40193芯片；4071或门U3的输入端与40193芯片U1、40193芯片U2的pin12相连；4071或门U4的输入端与40193芯片U1、40193芯片U2的pin13相连；4081与门输出引脚pin3与40193芯片输入引脚的pin11相连以使芯片预置位可处于有效状态；4081与门输入引脚的pin1、pin2分别与两个4071或门各自的输出端相连；当40193芯片的预置位有效时，40193芯片输出引脚pin3、pin2、pin6、pin7分别与置位引脚pin15、pin1、pin10、pin9相等以进行置位操作形成预置值；40193芯片根据输入脉冲信号进行计数，对40193芯片输出引脚进行加法计数或减法计数；当计数值达到最大值或最小值时，40193芯片输出有效电平；通过对40193芯片输出脉冲的计数来实现除法功能；本发明只使用40193芯片组建除法电路，节省了PCB空间。

Description

一种新型除法的电路
技术领域
本发明涉及电路技术领域，尤其是一种新型除法的电路。
背景技术
目前常用的除法电路如果采用软件加以实现，则需要购买CPU；而若用硬件方案实现，则常用的硬件除法电路需要使用40193与4585两个芯片，无法由单芯片构成，其在PCB中占用面积较大，如何改进，是一个研究方向。
发明内容
本发明提出一种新型除法的电路，只使用40193芯片就可以组建除法电路，节省了PCB空间。
本发明采用以下技术方案。
一种新型除法的电路，所述除法电路包括4071或门、4081与门和40193芯片；4071或门U3的输入端与40193芯片U1、40193芯片U2的pin12相连；4071或门U4的输入端与40193芯片U1、40193芯片U2的pin13相连；4081与门输出引脚pin3与40193芯片输入引脚的pin11相连以使芯片预置位可处于有效状态；4081与门输入引脚的pin1、pin2分别与两个4071或门各自的输出端相连；
当40193芯片的预置位有效时，40193芯片输出引脚pin3、pin2、pin6、pin7分别与置位引脚pin15、pin1、pin10、pin9相等以进行置位操作形成预置值；除法电路的40193芯片根据输入的加法脉冲信号或减法脉冲信号进行计数，对40193芯片输出引脚pin2、pin3、pin6、pin7进行加法计数或减法计数；当计数值达到最大值时，40193芯片以引脚pin12输出有效低电平；当计数值达到最小值时，40193芯片以引脚pin13输出有效低电平；除法电路的最小单元通过对pin12或pin13输出脉冲的计数来实现除法功能。
当所述除法电路的40193芯片数量为两个时，两个40193芯片可以按上级电路和下级电路进行连接；所述上级电路包括40193芯片U1；下级电路包括40193芯片U2；上级电路的U1的pin5与除法电路的加法脉冲信号输入端相连，pin4与除法电路的减法脉冲信号输入端相连。
上级电路的U1输出引脚的pin13、pin12分别与下级电路以U2的pin4、pin5相连，使下级电路把上级电路的输出脉冲作为加法脉冲信号或减法脉冲信号使用，下级电路40193芯片输出引脚的pin13、pin12输出脉冲为除法电路的输出脉冲。
当输入脉冲信号为加法脉冲信号时除法电路对预置值做加法，除法电路从（255-预置值）开始计数，当U2芯片计数值达到最大值15时，U2芯片pin12输出一个脉冲，利用该脉冲与上级电路40193芯片pin12相或后再经与门将40193芯片置位成预设值，为下一次计数准备；每当U2与U1两芯片合计的计数值达到255时，40193芯片的引脚pin12输出脉冲，除法电路通过对输出脉冲的计数实现除法功能。
当输入脉冲信号为减法脉冲信号时除法电路对预置值做减法，每当计数值为零时，上级电路和下级电路的40193芯片的引脚pin12相或后，再经与门输出脉冲并重新置位芯片，除法电路通过对输出脉冲的计数实现除法功能。
本发明无须使用CPU，节约了成本，而在硬件电路上，只使用40193芯片就可以组建除法电路，节省了PCB空间。
附图说明
下面结合附图和具体实施方式对本发明进一步详细的说明：
附图1是本发明的示意图。
具体实施方式
如图1所示，一种新型除法的电路，所述除法电路包括4071或门、4081与门和40193芯片；4071或门U3的输入端与40193芯片U1、40193芯片U2的pin12相连；4071或门U4的输入端与40193芯片U1、40193芯片U2的pin13相连；4081与门输出引脚pin3与40193芯片输入引脚的pin11相连以使芯片预置位可处于有效状态；4081与门输入引脚的pin1、pin2分别与两个4071或门各自的输出端相连；
当40193芯片的预置位有效时，40193芯片输出引脚pin3、pin2、pin6、pin7分别与置位引脚pin15、pin1、pin10、pin9相等以进行置位操作形成预置值；除法电路的40193芯片根据输入的加法脉冲信号或减法脉冲信号进行计数，对40193芯片输出引脚pin2、pin3、pin6、pin7进行加法计数或减法计数；当计数值达到最大值时，40193芯片以引脚pin12输出有效低电平；当计数值达到最小值时，40193芯片以引脚pin13输出有效低电平；除法电路的最小单元通过对pin12或pin13输出脉冲的计数来实现除法功能。
当所述除法电路的40193芯片数量为两个时，两个40193芯片可以按上级电路1和下级电路2进行连接；所述上级电路包括40193芯片U1；下级电路包括40193芯片U2；上级电路的U1的pin5与除法电路的加法脉冲信号输入端相连，pin4与除法电路的减法脉冲信号输入端相连。
上级电路的U1输出引脚的pin13、pin12分别与下级电路以U2的pin4、pin5相连，使下级电路把上级电路的输出脉冲作为加法脉冲信号或减法脉冲信号使用，下级电路40193芯片输出引脚的pin13、pin12输出脉冲为除法电路的输出脉冲。
当输入脉冲信号为加法脉冲信号时除法电路对预置值做加法，除法电路从（255-预置值）开始计数，当U2芯片计数值达到最大值15时，U2芯片pin12输出一个脉冲，利用该脉冲与上级电路40193芯片pin12相或后再经与门将40193芯片置位成预设值，为下一次计数准备；每当U2与U1两芯片合计的计数值达到255时，40193芯片的引脚pin12输出脉冲，除法电路通过对输出脉冲的计数实现除法功能。
当输入脉冲信号为减法脉冲信号时除法电路对预置值做减法，每当计数值为零时，上级电路和下级电路的40193芯片的引脚pin12相或后，再经与门输出脉冲并重新置位芯片，除法电路通过对输出脉冲的计数实现除法功能。

Claims (1)

1.一种除法电路的工作方法，其特征在于：所述除法电路包括4071或门、4081与门和40193芯片；4071或门U3的输入端与40193芯片U1、40193芯片U2的pin12相连；4071或门U4的输入端与40193芯片U1、40193芯片U2的pin13相连；4081与门输出引脚pin3与40193芯片输入引脚的pin11相连以使芯片预置位可处于有效状态；4081与门输入引脚的pin1、pin2分别与两个4071或门各自的输出端相连；
当40193芯片的预置位有效时，40193芯片输出引脚pin3、pin2、pin6、pin7分别与置位引脚pin15、pin1、pin10、pin9相等以进行置位操作形成预置值；除法电路的40193芯片根据输入的加法脉冲信号或减法脉冲信号进行计数，对40193芯片输出引脚pin2、pin3、pin6、pin7进行加法计数或减法计数；当计数值达到最大值时，40193芯片以引脚pin12输出有效低电平；当计数值达到最小值时，40193芯片以引脚pin13输出有效低电平；除法电路的最小单元通过对pin12或pin13输出脉冲的计数来实现除法功能；
当所述除法电路的40193芯片数量为两个时，两个40193芯片可以按上级电路和下级电路进行连接；所述上级电路包括40193芯片U1；下级电路包括40193芯片U2；上级电路的U1的pin5与除法电路的加法脉冲信号输入端相连，pin4与除法电路的减法脉冲信号输入端相连；
上级电路的U1输出引脚的pin13、pin12分别与下级电路以U2的pin4、pin5相连，使下级电路把上级电路的输出脉冲作为加法脉冲信号或减法脉冲信号使用，下级电路40193芯片输出引脚的pin13、pin12输出脉冲为除法电路的输出脉冲；
当输入脉冲信号为加法脉冲信号时除法电路对预置值做加法，除法电路从T开始计数，T=（255-预置值），当U2芯片计数值达到最大值15时，U2芯片pin12输出一个脉冲，利用该脉冲与上级电路40193芯片pin12相或后再经与门将40193芯片置位成预设值，为下一次计数准备；每当U2与U1两芯片合计的计数值达到255时，40193芯片的引脚pin12输出脉冲，除法电路通过对输出脉冲的计数实现除法功能；
当输入脉冲信号为减法脉冲信号时除法电路对预置值做减法，每当计数值为零时，上级电路和下级电路的40193芯片的引脚pin12相或后，再经与门输出脉冲并重新置位芯片，除法电路通过对输出脉冲的计数实现除法功能。
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