TWI404337B - 多相位內插器 - Google Patents

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TWI404337B
TWI404337B TW098111604A TW98111604A TWI404337B TW I404337 B TWI404337 B TW I404337B TW 098111604 A TW098111604 A TW 098111604A TW 98111604 A TW98111604 A TW 98111604A TW I404337 B TWI404337 B TW I404337B
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clock
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Hong Yean Hsieh
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Realtek Semiconductor Corp
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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    • H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
    • H03K2005/00052—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter by mixing the outputs of fixed delayed signals with each other or with the input signal

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Description

多相位內插器
本發明係關於一種電子電路，特別是關於一種相位內插器。
相位內插器係被廣泛地使用於兩個時脈訊號源產生複數個多相位時脈之場合。第1圖顯示一理想的多相位內插器100。該相位內插器100係接收兩輸入時脈c1 、c2 ，並產生m+1個輸出時脈。此m+1個輸出時脈也就是第1圖中所包含的輸出時脈p0 ~pm 。
第2圖顯示理想之相位內插器100的輸入時脈c1 、c2 與其輸出時脈p0 ~pm 之波形。如第2圖所示，時脈訊號c1 與c2 間的時間間隔(time spacing)等於Δ。換言之，輸入時脈c2 與輸入時脈c1 具有相同的波形，兩者差異為輸入時脈c2 延遲(delay)於輸入時脈c1 一差值(amount)Δ。而輸出時脈訊號p0 、pm 分別與輸入時脈c1 、c2 反相並延遲一差值δ。亦即，輸出時脈p0 為輸入時脈c1 之反相，且延遲一差值δ；以及輸出時脈pm 為輸入時脈c2 之反相，且延遲一差值δ。再者，其他輸出時脈，即p1 ~pm-1 ，係由輸入時脈c1 與c2 內插求得，輸出時脈p1 ~pm-1 在輸出時脈p0 與pm 之間係具有相等時間間隔。由於有m+1個輸出時脈，因此任兩相鄰輸出時脈間的間隔係等於Δ/m。此間隔Δ/m表示一最低位元(Least significant bit，LSB)。
本發明之一實施例提供了一種m+1相位內插器。該m+1相位內插器接收一第一輸入時脈與一第二輸入時脈，並產生m+1個具有相同間隔的輸出時脈。第一輸入時脈超前第二輸入時脈一差值(amount)Δ。該m+1個輸出時脈包含有複數個具有相同波形之訊號，且每一輸出時脈之間均勻地具有相同的間隔Δ/m。其中，m+1相位內插器包含有m+1相位內插器。一第一相位內插器僅接收第一輸入時脈，以產生一第一輸出時脈。而第一輸出時脈與第一輸入時脈反相且延遲一差值δ。另外，第m+1個相位內插器僅接收第二輸入時脈以產生第m+1個輸出時脈。而第m+1個輸出時脈為第二輸入時脈之反相且延遲一差值δ。其他的相位內插器則接收第一輸入時脈與第二輸入時脈並進行內插處理，以產生其他的輸出時脈。
本發明之另一實施例提供了一種單端(single-ended)相位內插器。該單端相位內插器接收一第一輸入時脈與一第二輸入時脈，以產生複數個具有相等間隔(equal space)的輸出時脈。第一輸入時脈超前第二輸入時脈一差值Δ。單端相位內插器包含有兩個電路分支(circuit branch)，且第一輸入時脈用以控制第一電路分支；第二輸入時脈用以控制第二電路分支。而第一電路分支之輸出節點與第二電路分支之輸出節點相互耦接。每一電路分支包含有兩個子分支：一子分支係由正電源供應器(positive power supply)至輸出節點構成。而另一子分支係由負電源供應器(negative power supply)至輸出節點構成。每一子分支包含有一電阻與一開關。當子分支之開關導通(ON)時，電流流過此子分支之兩端(terminal)，相反的狀況時，將沒有電流流過此子分支的兩端。須注意，於任何時間點，每一分支的兩個開關僅會有一個開關導通。換言之，於第一電路分支中，假設在正電源供應器與輸出節點之開關導通，則在負電源供應器與輸出節點間的開關將截止(OFF)。反之，假設在正電源供應器與輸出節點之開關截止，則負電源供應器與輸出節點間的開關將導通。
本發明另一實施例提供了一種差動(differential)相位內插器。該差動相位內插器接收一第一組差動輸入時脈(differential pair of input clocks)與一第二組差動輸入時脈，並產生複數組成對(pairs)的差動輸出時脈。第一組差動輸入時脈超前第二組差動輸入時脈一差值Δ。每一組差動輸入時脈包含兩個互補的單端時脈(single-ended clock)。該差動相位內插器包含兩個分離(disjoint)部分。每一分離部分處理自差動輸入時脈訊號分離出之單端輸入時脈。每一分離部分包含有兩個電路分支。其中，自第一組差動輸入時脈分離出之一單端輸入時脈係用以控制第一電路分支；而自第二組差動輸入時脈分離出之一單端輸入時脈則用以控制第二電路分支。
而第一與第二電路分支之輸出節點係相互耦連。每一電路分支包含有兩個子分支：一子分支係由正電源供應器至輸出節點構成。而另一子分支係由負電源供應器至輸出節點構成。每一子分支包含有一電阻與一開關。當子分支之開關導通時，電流流過此子分支之兩端，相反的狀況時，將沒有電流流過此子分支的兩端。須注意，於任何時間點，每一分支的兩個開關僅會有一個開關導通。換言之，於第一電路分支中，假設在正電源供應器與輸出節點之開關導通，則在負電源供應器與輸出節點間的開關將截止。反之，假設在正電源供應器與輸出節點之開關截止，則在負電源供應器與輸出節點間的開關將導通。
熟悉本領域之技術者在閱讀本說明書所附之圖示與申請專利範圍後，將清楚地了解本發明之上述技術特徵或其他尚未敘述之技術特徵。
本發明中，揭露了數個特定的詳細說明之範例，例如複數個電路、元件、方法，以令讀者充分了解整個發明之實施例。然而，熟悉本領域之技術者將瞭解本發明並不限制於上述實施例，在本發明之精神與範疇內其他各種的設計方式、與電路架構亦能夠實現本發明。為了清楚地說明不致模糊焦點，習知之技術態樣(aspect)不再重覆顯示或說明。
本發明有關於產生具有相等間隔(equal space)之電路與方法。本發明實施例可適用於減少積分非線性(integral nonlinearity，INL)與差分非線性(differential nonlinearity，DNL)之相位內插器，且可採用靜態內插電路(static interpolation circuit)來減少待機之功率損耗。
請參考第3圖，該圖顯示一依據本發明一實施例之多相位內插器130之方塊圖。於該圖中，相位內插器130接收兩個輸入時脈c1 與c2 ，並產生m+1個具有相等間隔的輸出時脈p0 ~pm 。該些輸出時脈P0 ~pm 係由相位內插器131(即131-0、131-1、...、131-(m-1)、131-(m))所產生。例如，假設m=3，則相位內插器130將利用四個相位內插器131產生四個(即3+1)輸出時脈p0 ~p3 。
於第3圖之實施例中，每一相位內插器131係標註上變數n來進行參數化(parameterized)設定。第一(即n=0或相位內插器131-0)與最後(即n=m或相位內插器131-m)之相位內插器的功能係作為延遲元件來應用。更詳細的說，相位內插器131-0係將輸入時脈c1反相並延遲一差值δ，以產生輸出時脈p0 。相似地，相位內插器131-m係將輸入時脈c2反相並延遲一差值δ，以產生輸出時脈pm 。其中，輸入時脈c1 超前輸入時脈c2 一差值Δ。須注意，熟悉本領域之技術者應能理解，差值Δ與δ可為相位(如度(degree))或時間(如秒)。更明確的說，相位內插器可由一單端(single-ended)電路或差動(differential)電路來實施。當然，本發明並不限於此，目前現有或未來發展出之各種類之電路亦可用以實施本發明之相位內插器。
於第3圖中，每一相位內插器131(除了相位內插器131-0與131-m之外)係接收兩輸入時脈c1與c2，以產生內插後的輸出時脈Pn 。更明確的說，相位內插器131-1~131-(m-1)係將輸入時脈c1 與c2 進行內插處理，以分別產生輸出時脈p1 ~pm-1 。舉例而言，如第2圖之時序所示，輸出時脈p0 ~pm 係具有相等間隔且線性地(linearly)相位分佈。也就是說，多相位內插器130係用以盡可能地產生如第2圖所示之理想波形。
第4圖顯示本發明一實施例之單端相位內插器400之示意圖。相位內插器400接收兩輸入時脈c1 與c2 ，並於其輸出節點401產生一輸出時脈pn 。單端相位內插器400為第3圖相位內插器131之一實施例。亦即，相位內插器400可作為多相位內插器130中的一相位內插器131來使用。
於第4圖之實施例中，相位內插器400包含有一第一電路分支與一第二電路分支。第一電路分支與第二電路分支之輸出係耦接至節點401。
第一電路分支包含有一第一子分支與一第二子分支。第一子分支包含有一電阻R1與一P型電晶體MP1。而第二子分支包含有一N型電晶體MN1與一電阻R2。
第二電路分支亦包含有一第一子分支與一第二子分支。第一子分支包含有一電阻R3與一P型電晶體MP2。而第二子分支包含有一N型電晶體MN2與一電阻R4。
本發明實施例之優點在於相位內插器包含有MOS電晶體，利用MOS電晶體之特性可找出相位的不精確問題。而電阻R1、R2、R3、R4可經過設定其電阻值，來產生預定的輸出時脈pn 。
於第4圖之實施例中，輸入時脈c1 係耦接P型電晶體MP1與N型電晶體MN1之閘極，並用以控制該第一電路分支。相似地，輸入時脈c2 係耦接P型電晶體MP2與N型電晶體MN2之閘極，並用以控制該第二電路分支。
於第4圖之實施例中，P型電晶體MP1與MP2為導通(ON)或截止(OFF)係依據其各別的控制輸入為邏輯0(低為準LOW)或邏輯1(高為準HIGH)。另一方面，N型電晶體MN1與MN2為導通或截止亦係依據其個別的控制輸入為邏輯1或邏輯0。電晶體MP1、MP2、MN1、MN2在此係假設為理想的開關。圖中之正負電源供應器係可設為任意值，例如於此實施例中可分別設定電壓為V與電壓為0伏特。另外，任一相位內插器之初始輸出電壓係設定為0，且其相連接之輸出負載大小係等於一電容C。再者，假設輸入時脈c1 與c2 係分別隨著0與Δ之時間瞬間點(time instant)由高位準切換至低位準。於此狀態下，於時間瞬間點0時，開關MP1導通，而開關MN1截止；接著，於時間瞬間點Δ時，開關MP2導通，而開關MN2截止。
電阻R1~R4之電阻值選擇係依據相位的數目、與相位內插器400在第3圖之多相位內插器130中的位置而決定。使用電阻R1~R4之優點在於其可增進電路之線性效果。於第4圖之實施例中，第一電路分支之電阻R1與R2均具有電阻值
以及第二電路分支之電阻R3與R4均具有電阻值
其中，R為一固定(constant)電阻值。如同先前解釋，相位內插器130包含有m+1個相位。舉例而言，一個具有五相位內插器130其全部的相位內插器400之數值m=4。其中，第一相位內插器400之n=0，第二相位內插器400之n=1，第三相位內插器400之n等於2，接著依此類推...。
對於第一相位內插器(即n=0)，相位內插器400之輸出電壓V0(t)可表示為：
假設在相位內插器之後接續(succeeding)之電路的臨界(threshold)電壓值均等於V/2。則電壓V0 (t)將在時間瞬間點超越(cross over)臨界電壓。對於相位內插器400由n=1~n=(m-1)之參數化，輸出電壓Vn (t)等於：
在Vn (t)之時間瞬間點超越臨界電壓V/2的時間瞬間點能依據上述方程式求得。雖然無法存在一封閉式(closed-form)的解，但一階之近似值可由下列結果求得：
而最後一相位內插器之輸出電壓Vm (t)為電壓V0 (t)之時間位移(time-shift)後之波形。因此，時間tm 等於。該第n個輸出時脈pn 之積分非線性(INL)與差分非線性(DNL)運算之一最低位元LSB表示式，可由下列方程式表示：
對於一階近似值，相位內插器400之INL與DNL可由下列方程式求得：
第5圖顯示本發明一實施例之多相位內插器之一示例波形圖。該圖中，垂直軸表式電壓，水平軸表示時間。第5圖之波形係由具有九個單端相位內插器400之多相位內插器130於運作時形成。該波形由圖面之左至右，依序為相位內插器n=0、n=1、...、n=7、n=8之輸出時脈。於第5圖之實施例中，Δ為20ps，而τ0 為40ps。
第6圖顯示第5圖之示例中的每一輸出時脈INL與DNL。於第6圖中上方的圖形為INL，而下方的圖形為DNL。圖中，垂直軸表示LSB，而水平軸表示相位。由第6圖中可看出INL在圖形中間的相位誤差最大，反之DNL則是在邊緣的相位誤差最大。
第7圖顯示本發明一實施例之差動相位內插器500之示意圖。該相位內插器500接收兩差動輸入時脈c1 與c2 ，並由兩節點501與502產生一差動輸出時脈pn 。差動輸入時脈c1 包含有一對互補(complementary)的單端輸入時脈c1 (+)與c1 (-)。相似地，差動輸入時脈c2 包含有一對互補的單端輸入時脈c2 (+)與c2 (-)。差動相位內插器500可為第3圖顯式的相位內插器131之一實施例。亦即，相位內插器500可作為多相位內插器130中的一相位內插器131。
相位內插器500為第4圖之相位內插器400之差動版本(version)。因此，相位內插器400導出之方程式亦可適用於相位內插器500。
於第7圖之實施例中，相位內插器500包含有兩分離部分(disjoint part)。第一分離之部分包含有電阻R1、R2、R3、R4、P型電晶體MP1與MP2、N型電晶體MN1與MN2。而第二分離部分包含有電阻R5、R6、R7、R8、P型電晶體MP3與MP4、N型電晶體MN3與MN4。須注意，每一分離部分實質上(essentially)為一單端相位內插器400。每一分離部分之電路分支與子分支相關的電路相關分析與相位內插器400相同。該電路分析中，電阻R1、R2、R5、R6之電阻值的選擇與方程式EQ.1之選擇方式一致，而電阻R3、R4、R7、R8之電阻值的選擇與方程式EQ.2之選擇方式一致。兩分離部分之輸出節點相互耦接，以提供一差動輸出時脈pn 。其中，差動輸出時脈pn 包含有一於節點501之單端輸出時脈pn (+)與一於節點502之單端輸出時脈pn (-)。
為了減少INL與DNL，不同的RC常數τ n 係可設定至每一相位內插器中。以下由第8圖開始將說明本發明實施例之各實施態樣。
第8圖顯示本發明一實施例之一單端相位內插器400A之示意圖。相位內插器400A係可適用於多相位內插器130中的相位內插器131。相位內插器400A為第4圖之相位內插器400之一實施例。相位內插器400A與相位內插器400大致相同，差異為相位內插器400A具有不同的電阻值。
第9圖顯示本發明一實施例之一差動相位內插器500A之示意圖。相位內插器500A係可適用於多相位內插器130中的相位內插器131。相位內插器500A為第7圖之相位內插器500之一實施例。相位內插器500A與相位內插器500大致相同，差異為相位內插器500A具有不同的電阻值。
於第8與第9圖之實施例中，一相位內插器之電阻係乘上一誤差校正係數來調整其數值。依此方式，每一相位內插器之RC常數τ n 可個別改變設定值。相似地，假設電阻值不變，則每一相位內插器之電容負載能夠乘上相同的誤差校正係數e n 來調整該時間常數。
對於一時間常數τ n ，在Vn (t)超越臨界電壓V/2時將能計算出時間瞬間點t n 。雖然不存在一封閉式的解，但可計算出一階近似值，如下列方程式所示：
為了降低INL與DNL，每一相位內插器之INL係設定為0，如此即可計算出需要的τ n 。雖然τ n 封閉式的解無法求出，但可求得需要的τ n 的一階近似值，如下列方程式所示：
由方程式EQ.12可得知，第8、9圖顯式之誤差校正係數e n 可設為：
在每一相位內插器中的有效電阻(effective resistance)將相應地改變。更詳細的說，於相位內插器400A與500A中，電阻R1、R2、R5、R6每一電阻值均為：
以及電阻R3、R4、R7、R8每一電阻值均為：
其中，e n 為方程式EQ.13中的誤差校正係數。須注意，方程式EQ.14為EQ.1乘上誤差校正係數e n 。以及，方程式EQ.15為EQ.2乘上誤差校正係數e n 。
第10圖顯示本發明一實施例之多相位內插器之輸出時脈之一示例波形圖。該圖中，垂直軸表式電壓，水平軸表示時間。第10圖之波形係由具有九個單端相位內插器400A之多相位內插器130於運作時形成。且將一階誤差校正係數e n (於EQ.13)設定至相位內插器400A之電阻值。
第10圖中，該波形由圖面之左至右，依序為相位內插器400A之n=0、n=1、…、n=7、n=8之輸出時脈。相對應的INL(圖形491)與DNL(圖形492)顯示於第11圖中。該圖之垂直軸表式最低位元LSB，而水平軸表式相位。
利用電腦模擬,將為0的INL代入可精確地求得時間常數值τ n 。第12圖顯示三種方案(scenario)之INL：圖形551之「無誤差校正」、圖形552之「一階誤差校正」、以及圖形553之「精確誤差校正」。而第13圖顯示三種方案之DNL：圖形561之「無誤差校正」、圖形562之「一階誤差校正」、以及圖形563之「精確誤差校正」。上述三種方案之誤差校正係數值e n 顯示於下表一中。
第14圖顯示本發明一實施例之一單端相位內插器400B之示意圖。相位內插器400B係可適用於多相位內插器130中的相位內插器131。相位內插器400B為第4圖之相位內插器400之一實施例。相位內插器400B與相位內插器400大致相同，差異為相位內插器400B具有不同的電阻值。
第15圖顯示本發明一實施例之一差動相位內插器500B之示意圖。相位內插器500B係可適用於多相位內插器130中的相位內插器131。相位內插器500B為第7圖之相位內插器500之一實施例。相位內插器500B與相位內插器500大致相同，差異為相位內插器500B具有不同的電阻值。
於第14與第15圖之實施例中，不同的RC時間常數τ n 被設定至第一與第二電路分支。但式兩電路分支的總RC時間常數係保持相同。本實施例中，第一與第二電路分支之電阻係分別乘上一誤差校正係數e en 與e an 以調整其本身之數值。更精確的說，第14與15圖中，電阻R1、R2、R5、R6係乘上誤差校正係數e en ，而電阻R3、R4、R7、R8係乘上誤差校正係數e an 。因此，每一相位內插器電路分支之RC時間常數能夠個別地改變。假設整個RC時間常數係設置為τ0 ，且τ0 =RC ，則此常數可以下式表式：
若將相位內插器400B或500B由n=1~n=(m-1)參數化，則其輸出電壓Vn (t)等於下式：
對於每一相位內插器，在Vn (t)超越臨界電壓V/2時將能計算出時間瞬間點t n 。另外,為了能降低INL與DNL，可將每一相位內插器之INL設為0。如此，即可計算出需要的e en 與e an 。而e en 與e an 之可精確消除運算之數據如下表二。
第16圖顯示本發明一實施例之電路分支600之示意圖。於第16圖之示例中，電路分支600包含有一第一子分支與一第二子分支。第一子分支包含有一P型電晶體MP與一電阻R20。而第二子分支包含有一N型電晶體與一電阻R21。該第電路分支適用於前述相位內插器之電路分支。
第16圖之示例中，電阻R20與R21均為下列數值：
某些狀況下上述方程式EQ.19之電阻值係不容易或不可實施於積體電路中。若合併k個相同的電路分支則其等效之電路分支才能實施，如第17圖所示。其中，係使用k個相同的電路分支600來實施。
以上雖以實施例說明本發明，但並不因此限定本發明之範圍，只要不脫離本發明之要旨，該行業者可進行各種變形或變更。
100、130．．．多相位內插器
131、131-0~131-m、400、400A、400B、500、500A、500B．．．相位內插器
600．．．電路分支
MP1、MP2、MP3、MP4、MN1、MN2、MN3、MN4、MNk-1 、MNk ．．．電晶體
R1、R2、R3、R4、R5、R6、R7、R8、R20、R21．．．電阻
第1圖顯示理想的多相位內插器之示意圖。
第2圖顯示理想相位內插器之輸入輸出時脈之波形圖。
第3圖顯示本發明一實施例之多相位內插器之示意圖。
第4圖顯示本發明一實施例之單端相位內插器之示意圖。
第5圖顯示本發明一實施例多相位內插器之輸出時脈之波形圖。
第6圖顯示第5圖之積分型非線性(INL)與差分非線性每一輸出時脈之示意圖。
第7圖顯示本發明一實施例之差動相位內插器之示意圖。
第8圖顯示本發明一實施例之單端相位內插器之示意圖。
第9圖顯示本發明一實施例之差動相位內插器之示意圖。
第10圖顯示本發明一實施例之多相位內插器之輸出時脈之波形圖。
第11圖顯示第10圖相對應之積分型非線性與差分非線性之示意圖。
第12圖顯示積分型非線性之三種方案之示意圖。
第13圖顯示第12圖之差分型非現性之示意圖。
第14圖顯示本發明一實施例之單端相位內插器之示意圖。
第15圖顯示本發明一實施例之差動相位內插器之示意圖。
第16圖顯示本發明一實施例之一電路分支之示意圖。
第17圖顯示使用數個相同電路分支來實施之電路之示意圖。
130．．．多相位內插器
131、131-0~131-m．．．相位內插器

Claims (29)

  1. 一種多相位內插器，包含有：複數個相位內插器，該多相位內插器接收一第一輸入時脈與一第二輸入時脈，以產生多數個具有相等間隔的輸出時脈，其中，該第一輸入時脈超前該第二輸入時脈；且該複數個相位內插器中的第一相位內插器係用以產生該些複數個輸出時脈中的第一輸出時脈，該第一相位內插器包含有：一第一電路分支，係由一第一輸入時脈來控制，該第一電路分支包含有一第一子分支與一第二子分支，該第一子分支包含有一第一電晶體與一第一電阻串聯；該第二子分支包含有一第二電晶體與一第二電阻串聯，該第一電晶體與該第二電晶體耦接該第一輸入時脈；其中該第一電晶體之一端、該第二電晶體之一端、及該第一相位內插器之一輸出節點耦接；以及一第二電路分支，係由該第二輸入時脈控制，該第二電路分支包含有一第三子分支與一第四子分支，該第三子分支包含有一第三電晶體與一第三電阻串聯；該第四子分支包含有一第四電晶體與一第四電阻串聯；而該第三第晶體與該第四電晶體耦接該第二輸入時脈；其中，該第三電晶體之一端、該第四電晶體之一端、及該第一相位內插器之該輸出節點耦接；其中，該第一電阻的阻值與該第三電阻的阻值不相同。
  2. 如申請專利範圍第1項所記載之多相位內插器，其中該第一輸入時脈、該第二輸入時脈、及該複數個輸出時脈為差動訊號。
  3. 如申請專利範圍第1項所記載之多相位內插器，其中該第一輸入時脈、該第二輸入時脈、及該複數個輸出時脈為單端訊號。
  4. 如申請專利範圍第1項所記載之多相位內插器，其中該第一電晶體與該第三電晶體為P型電晶體，而該第二電晶體與該第四電晶體為N型電晶體。
  5. 如申請專利範圍第1項所記載之多相位內插器，其中在該第一電晶體導通時，電流流過該第一電路分支之該第一子分支。
  6. 如申請專利範圍第5項所記載之多相位內插器，其中該電流的流動路徑為由一正電源供應器流至該第一電阻與該第一電晶體。
  7. 如申請專利範圍第1項所記載之多相位內插器，其中該第一電晶體為P型電晶體，該第二電晶體為N型電晶體，且將該第一輸入時脈耦接該第一電晶體之閘極與該第二電晶體之閘極，藉以控制該第一電路分支。
  8. 如申請專利範圍第1項所記載之多相位內插器，其中該第三電晶體為P型電晶體，該第四電晶體為N型電晶體，且將該第二輸入時脈耦接該第三電晶體與該第四電晶體之閘極，藉以控制該第二電路分支。
  9. 如申請專利範圍第1項所記載之多相位內插器，其中該複數個相位內插器中的一第二相位內插器為一延遲元件(element)，用以產生該複數個輸出時脈中的一第二輸出時脈。
  10. 如申請專利範圍第9項所記載之多相位內插器，其中該第二輸出時脈係將該第一輸入時脈反相(inverted)與延遲一第一差值(amount)而求得。
  11. 如申請專利範圍第1項所記載之多相位內插器，其中該複數個相位內插器中的一第三相位內插器為一延遲元件，用以產生該複數個輸出時脈中的一第三輸出時脈，且該第三輸出時脈係將該第二輸入時脈反相與延遲一第二差值而求得。
  12. 如申請專利範圍第1項所記載之多相位內插器，其中該第一電阻的阻值與該第二電阻的阻值實質上相同。
  13. 如申請專利範圍第12項所記載之多相位內插器，其中該第三電阻的阻值與該第四電阻的阻值實質上相同。
  14. 一種多相位內插器，該多相位內插器接收一第一輸入時脈與一第二輸入時脈，以產生複數個實質上具有相等間隔的輸出時脈，其中，該第一輸入時脈超前該第二輸入時脈，該多相位內插器包含：M個相位內插器，該N個相位內插器係用以產生該複數個輸出時脈，其中，該M個相位內插器中的第N個相位內插器包含有：一第一電路分支，係由一第一輸入時脈來控制，該第一電路分支包含有一第一子分支與一第二子分支，該第一子分支包含有一第一電晶體與一第一電阻串聯；該第二子分支包含有一第二電晶體與一第二電阻串聯，該第一電晶體與該第二電晶體耦接該第一輸入時脈；其中該第一電晶體之一端、該第二電晶體之一端、及該第一相位內插器之一輸出節點耦接；以及一第二電路分支，係由該第二輸入時脈控制，該第二電路分支包含有一第三子分支與一第四子分支，該第三子分支包含有一第三電晶體與一第三電阻串聯；該第四子分支包含有一第四電晶體與一第四電阻串聯；而該第三第晶體與該第 四電晶體耦接該第二輸入時脈；其中，該第三電晶體之一端、該第四電晶體之一端、及該第一相位內插器之該輸出節點耦接；其中，該第一、該第二、該第三、以及該第四電阻的阻值與該N值相關。
  15. 一種相位內插器包含有：一第一電阻；一第一電晶體，該第一電晶體之第一端串聯該第一電阻之一端；一第二電阻；一第二電晶體，該第二電晶體之第一端串聯該第二電阻之一端，該第二電晶體之第二端與該第一電晶體之第二端耦接至該相位內插器之一輸出節點；且該第二電晶體之閘極與該第一電晶體之閘極耦接以接收一第一輸入時脈；一第三電阻；一第三電晶體，該第三電晶體之第一端串聯該第三電阻之一端；一第四電阻；以及一第四電晶體，該第四電晶體之第一端串聯該第四電阻之一端；該第四電晶體之第二端、該第一電晶體之第二端、該第二電晶體之第二端、以及該第三電晶體之第二端耦接該相位內插器之該輸出節點；該第三電晶體之閘極與該第四電晶體之閘極耦接，以接收一第二輸入時脈；其中該第一輸入時脈超前該第二時脈一第一差值；該第四電晶體係設置為在該第三電晶體截止時，該第四電晶體導通； 其中，該第一、第二、第三、第四電阻係設定為預設之數值，以讓該相位內插器在該相位內插器之該輸出節點產生一第一輸出時脈，而該第一輸出時脈係由該第一輸入時脈與該第二輸入時脈內插而得。
  16. 如申請專利範圍第15項所記載之相位內插器，其中該第一與該第三電阻的阻值實質上不相同。
  17. 如申請專利範圍第16項所記載之相位內插器，其中該第一與該第三電阻的阻值實質上具有一比例關係。
  18. 如申請專利範圍第16項所記載之相位內插器，其中該第一與該第二電阻的阻值實質上相同，該第三與該第四電阻的阻值實質上相同。
  19. 如申請專利範圍第15項所記載之相位內插器，其中在該第一電晶體截止時，該第二電晶體將切換為導通，在該第一電晶體導通時，該第二電晶體將切換為截止。
  20. 如申請專利範圍第15項所記載之相位內插器，其中該第一電晶體與該第三電晶體為P型電晶體，且該第二電晶體與該第四電晶體為N型電晶體。
  21. 如申請專利範圍第15項所記載之相位內插器，更包含一第二相位內插器，該第二相位內插器係用以產生一第二輸出時脈，該第二輸出時脈與該第一輸入時脈之相位相反，且該第二輸出時脈延遲於該第一輸入時脈。
  22. 如申請專利範圍第21項所記載之相位內插器，更包含一第三相位內插器，該第三相位內插器係用以產生一第三輸出時脈，該第三輸出時脈與該第二輸入時脈之相位相反，且該第三輸出時脈延遲於該第二輸入時脈。
  23. 如申請專利範圍第15項所記載之相位內插器，其中該第一與該第二輸入時脈為差動訊號。
  24. 一種用以產生複數個具有相等間隔之輸出時脈之方法，包含有：接收一第一輸入時脈與一第二輸入時脈，該第一輸入時脈與該第二輸入時脈具有相同波形，而該第一輸入時脈超前該第二輸入時脈一第一差值；利用一第一相位內插器產生一第一輸出時脈，該第一輸出時脈與該第一輸入時脈波形反相，且該第一輸出時脈延遲於該第一輸入時脈一第二差值，而該第一輸出時脈為該多數個具有相等間隔之輸出時脈之其中之一；以及利用一第二相位內插器產生一第二輸出時脈，該第二輸出時脈與該第一輸出時脈具有相同波形，且該第二輸出時脈延遲於該第一輸出時脈一第三差值，該第二輸出時脈為該多數個具有相等間隔之輸出時脈之其中之一；且該第二相位內插器包含有複數個電阻分別串聯複數個電晶體，藉由設定該第二相位內插器之複數個電阻之電阻值，並對該第一輸入時脈與該第二輸入時脈進行內插處理，以產生該第二輸出時脈。
  25. 如申請專利範圍第24項所記載之方法，更包含：利用一第三相位內插器產生一第三輸出時脈，該第三輸出時脈與該第二輸出時脈具有相同波形，且該第三輸出時脈延遲於該第二輸出時脈一第三差值，而該第三輸出時脈為該多數個具有相等間隔之輸出時脈之其中之一；且藉由設置該第三相位內插器之多數個電阻值，對該第一輸入時脈與該第二輸入時脈進行內插處理，以產生該第三輸出時脈。
  26. 如申請專利範圍第24項所記載之方法，其中該第一輸入時脈與該第二輸入時脈係以差動訊號之形式提供。
  27. 如申請專利範圍第24項所記載之方法，其中該第二相位內插器包含有多數個P型電晶體與多數個N型電晶體。
  28. 如申請專利範圍第24項所記載之方法，其中利用該第二相位內插器產生該第二輸出時脈之步驟包含：利用該第一輸入時脈控制該第二相位內插器之一第一電路分支；利用該第二輸入時脈控制該第二相位內插器之一第二電路分支；以及由該第二相位內插器之一輸出節點輸出該第二輸出時脈，其中該第二相位內插器之輸出節點耦接該第一電路分支之一輸出節點與該第二電路分支之一輸出節點。
  29. 如申請專利範圍第28項所記載之方法，其中利用該第一輸入時脈控制該第二相位內插器之一第一電路分支之步驟包含：耦接該第一輸入時脈至該第一電路分支之一P型電晶體之閘極與一N型電晶體之閘極。
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