TWI700896B - 訊號校正電路、記憶體儲存裝置及訊號校正方法 - Google Patents

訊號校正電路、記憶體儲存裝置及訊號校正方法 Download PDF

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Abstract

本發明的範例實施例提供一種訊號校正電路，其包括第一相位內插器、第二相位內插器、相位偵測器、控制電路及延遲電路。第一相位內插器用以接收多個第一訊號並根據第一訊號產生多個第一正交訊號。第二相位內插器用以根據第一正交訊號產生第二訊號。相位偵測器用以偵測第二訊號與第一訊號的其中之一之間的相位差。控制電路用以根據相位差產生校正參數。延遲電路用以根據校正參數調整第一訊號的至少其中之一，以使第一訊號包括多個第二正交訊號。

Description

訊號校正電路、記憶體儲存裝置及訊號校正方法
本發明是有關於一種訊號校正技術，且特別是有關於一種訊號校正電路、記憶體儲存裝置及訊號校正方法。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
在訊號傳輸過程中，時脈訊號中的同相(in phase)分量訊號與正交(quadrature)分量訊號彼此可能不匹配，例如，同相分量訊號與正交分量訊號之間的相位差可能不為90度，從而影響訊號分析效能。在某些應用中，雖可藉由互斥或(Exclusive OR, XOR)閘來偵測同相分量訊號與正交分量訊號之間的不匹配，但在實務上，互斥或閘的非理想效應可能會降低偵測結果的正確性，進而降低。
本發明提供一種訊號校正電路、記憶體儲存裝置及訊號校正方法，可提高對於不匹配之訊號的校正效率。
本發明的範例實施例提供一種訊號校正電路，其包括第一相位內插器、第二相位內插器、相位偵測器、控制電路及延遲電路。第一相位內插器用以接收多個第一訊號並根據所述第一訊號產生多個第一正交訊號。第二相位內插器耦接至所述第一相位內插器並用以根據所述第一正交訊號產生第二訊號。相位偵測器耦接至所述第二相位內插器並用以偵測所述第二訊號與所述第一訊號的其中之一之間的相位差。控制電路耦接至所述相位偵測器並用以根據所述相位差產生校正參數。延遲電路耦接至所述第一相位內插器與所述控制電路並用以根據所述校正參數調整所述第一訊號的至少其中之一，以使所述第一訊號包括多個第二正交訊號。
在本發明的一範例實施例中，所述第一相位內插器根據所述第一訊號產生所述第一正交訊號的操作包括：對所述第一訊號中的同相分量訊號與正交分量訊號執行相位內插，以產生所述第一正交訊號的其中之一。
在本發明的一範例實施例中，所述控制電路根據所述相位差產生所述校正參數的操作包括：根據所述相位差與所述第一訊號中的同相分量訊號與正交分量訊號之間的預設正交關係，產生所述校正參數。
在本發明的一範例實施例中，所述控制電路根據所述相位差與所述第一訊號中的所述同相分量訊號與所述正交分量訊號之間的所述預設正交關係，產生所述校正參數的操作包括：將所述第二訊號的相位設定為第一相位；獲得所述第一相位與所述同相分量訊號的相位之間的第一差值；將所述第二訊號的所述相位設定為第二相位；獲得所述第二相位與所述正交分量訊號的相位之間的第二差值；以及根據所述第一差值、所述第二差值及所述同相分量訊號與所述正交分量訊號之間的所述預設正交關係，產生所述校正參數。
在本發明的一範例實施例中，所述延遲電路根據所述校正參數調整所述第一訊號的所述至少其中之一，以使所述第一訊號包括所述第二正交訊號的操作包括：根據所述校正參數延遲所述第一訊號中的同相分量訊號與正交分量訊號的至少其中之一，以使所述同相分量訊號與所述正交分量訊號彼此正交。
在本發明的一範例實施例中，所述的訊號校正電路更包括多工器，其耦接至所述延遲電路與所述相位偵測器。所述多工器用以根據選擇訊號將所述第一訊號的所述其中之一傳遞至所述相位偵測器。
在本發明的一範例實施例中，所述的訊號校正電路更包括時脈資料回復電路，其耦接至所述第一相位內插器。所述時脈資料回復電路用以接收所述第二正交訊號與資料訊號並產生輸出時脈。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述連接介面單元包括訊號校正電路。所述訊號校正電路用以接收多個第一訊號並根據所述第一訊號產生多個第一正交訊號。所述訊號校正電路更用以根據所述第一正交訊號產生第二訊號。所述訊號校正電路更用以偵測所述第二訊號與所述第一訊號的其中之一之間的相位差。所述訊號校正電路更用以根據所述相位差產生校正參數。所述訊號校正電路更用以根據所述校正參數調整所述第一訊號的至少其中之一，以使所述第一訊號包括多個第二正交訊號。
在本發明的一範例實施例中，所述訊號校正電路根據所述第一訊號產生所述第一正交訊號的操作包括：對所述第一訊號中的同相分量訊號與正交分量訊號執行相位內插，以產生所述第一正交訊號的其中之一。
在本發明的一範例實施例中，所述訊號校正電路根據所述相位差產生所述校正參數的操作包括：根據所述相位差與所述第一訊號中的同相分量訊號與正交分量訊號之間的預設正交關係，產生所述校正參數。
在本發明的一範例實施例中，所述訊號校正電路根據所述相位差與所述第一訊號中的所述同相分量訊號與所述正交分量訊號之間的所述預設正交關係，產生所述校正參數的操作包括：將所述第二訊號的相位設定為第一相位；獲得所述第一相位與所述同相分量訊號的相位之間的第一差值；將所述第二訊號的所述相位設定為第二相位；獲得所述第二相位與所述正交分量訊號的相位之間的第二差值；以及根據所述第一差值、所述第二差值及所述同相分量訊號與所述正交分量訊號之間的所述預設正交關係，產生所述校正參數。
在本發明的一範例實施例中，所述訊號校正電路根據所述校正參數調整所述第一訊號的所述至少其中之一，以使所述第一訊號包括所述第二正交訊號的操作包括：根據所述校正參數延遲所述第一訊號中的同相分量訊號與正交分量訊號的至少其中之一，以使所述同相分量訊號與所述正交分量訊號彼此正交。
在本發明的一範例實施例中，所述訊號校正電路更用以經由多工器將所述第一訊號的所述其中之一傳遞至相位偵測器，以偵測所述第二訊號與所述第一訊號的所述其中之一之間的所述相位差。
在本發明的一範例實施例中，所述訊號校正電路更用以接收所述第二正交訊號與資料訊號並產生輸出時脈。
本發明的範例實施例另提供一種訊號校正方法，其用於記憶體儲存裝置。所述訊號校正方法包括：接收多個第一訊號並根據所述第一訊號產生多個第一正交訊號；根據所述第一正交訊號產生第二訊號；偵測所述第二訊號與所述第一訊號的其中之一之間的相位差；根據所述相位差產生校正參數；以及根據所述校正參數調整所述第一訊號的至少其中之一，以使所述第一訊號包括多個第二正交訊號。
在本發明的一範例實施例中，根據所述第一訊號產生所述第一正交訊號的步驟包括：對所述第一訊號中的同相分量訊號與正交分量訊號執行相位內插，以產生所述第一正交訊號的其中之一。
在本發明的一範例實施例中，根據所述相位差產生所述校正參數的步驟包括：根據所述相位差與所述第一訊號中的同相分量訊號與正交分量訊號之間的預設正交關係，產生所述校正參數。
在本發明的一範例實施例中，根據所述相位差與所述第一訊號中的所述同相分量訊號與所述正交分量訊號之間的所述預設正交關係，產生所述校正參數的步驟包括：將所述第二訊號的相位設定為第一相位；獲得所述第一相位與所述同相分量訊號的相位之間的第一差值；將所述第二訊號的所述相位設定為第二相位；獲得所述第二相位與所述正交分量訊號的相位之間的第二差值；以及根據所述第一差值、所述第二差值及所述同相分量訊號與所述正交分量訊號之間的所述預設正交關係，產生所述校正參數。
在本發明的一範例實施例中，根據所述校正參數調整所述第一訊號的所述至少其中之一，以使所述第一訊號包括所述第二正交訊號的步驟包括：根據所述校正參數延遲所述第一訊號中的同相分量訊號與正交分量訊號的至少其中之一，以使所述同相分量訊號與所述正交分量訊號彼此正交。
在本發明的一範例實施例中，所述的訊號校正方法更包括：經由多工器將所述第一訊號的所述其中之一傳遞至相位偵測器，以偵測所述第二訊號與所述第一訊號的所述其中之一之間的所述相位差。
在本發明的一範例實施例中，所述的訊號校正方法更包括：由時脈資料回復電路接收所述第二正交訊號與資料訊號並產生輸出時脈。
基於上述，第一相位內插器可接收多個第一訊號並根據所述第一訊號產生多個第一正交訊號。第二相位內插器可根據所述第一正交訊號產生第二訊號。相位偵測器可偵測所述第二訊號與所述第一訊號的其中之一之間的相位差。控制電路可根據所述相位差產生校正參數。然後，延遲電路可根據所述校正參數調整所述第一訊號的至少其中之一，以使所述第一訊號包括多個第二正交訊號。藉此，可有效將第一訊號中可能不匹配的訊號校正為正交訊號，從而提高對於不匹配之訊號的校正效率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下提出多個實施例來說明本發明，然而本發明不僅限於所例示的多個實施例。又實施例之間也允許有適當的結合。在本案說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。此外，「訊號」一詞可指至少一電流、電壓、電荷、溫度、資料、或任何其他一或多個訊號。
圖1是根據本發明的一範例實施例所繪示的訊號校正電路的示意圖。請參照圖1，訊號校正電路10可用以接收訊號S0。訊號S0可以是由一個鎖相迴路(Phase-locked loops, PLL)電路100產生。鎖相迴路電路100可包含於訊號校正電路10內或獨立於訊號校正電路10之外。訊號S0可包括經由多個通道獨立傳輸的多個訊號。例如，訊號S0可包括訊號I、Q、IB及QB。此外，訊號S0中的每一個訊號可視為一個時脈訊號。
在理想狀態下，訊號I與Q預設為一正交訊號組(即訊號I與Q之間的相位差預設為90度)，訊號IB與QB預設為一正交訊號組(即訊號IB與QB之間的相位差預設為90度)，訊號I與IB反相(即訊號I與IB之間的相位差預設為180度)，且訊號Q與QB反相(即訊號Q與QB之間的相位差預設為180度)。此外，訊號I與Q(或IB與QB)亦分別稱為某一正交訊號組中的同相分量訊號與正交分量訊號。
然而，實際上經過通道干擾後，訊號S0中預設為一正交訊號組的兩個訊號可能不呈現正交(亦稱為不匹配)。例如，經過通道干擾後，訊號I與Q之間的相位差可能不等於90度，及/或訊號IB與QB之間的相位差可能不等於90度。若預設為一正交訊號組的某兩個訊號(例如訊號I與Q)之間的相位差偏離90度太遠，則使用此兩個訊號來分析其他訊號(例如帶有0/1之資料位元的資料訊號)或控制其他電子元件可能會導致系統出現錯誤。在一範例實施例中，訊號校正電路10可藉由至少兩個相位內插器來校正訊號S0，以使經校正的訊號S0包含正確的正交訊號組。
在一範例實施例中，訊號校正電路10包括相位內插器(亦稱為第一相位內插器)101、相位內插器(亦稱為第二相位內插器)102、相位偵測器103、控制電路104、延遲電路(亦稱為延遲線電路)105及多工器106。延遲電路105用以接收訊號S0並對訊號S0進行調整以產生訊號(亦稱為第一訊號)S1。例如，延遲電路105可包括彼此串接的多個延遲單元(未繪示)。每一個延遲單元可以是一個放大器或其他類型的延遲元件。延遲電路105可基於某一延遲級數來延遲訊號S0中的任一訊號，以改變訊號的頻率及/或相位。一個延遲級數對應於一個訊號延遲量。不同的延遲級數對應於不同的訊號延遲量。例如，延遲電路105可基於相同或不同的延遲級數來延遲訊號I、Q、IB及QB。換言之，訊號S1可包含經延遲的訊號I、Q、IB及QB。
相位內插器101耦接至延遲電路105。相位內插器101用以接收訊號S1並產生訊號S1’。訊號S1’包含多個正交訊號(亦稱為第一正交訊號)。例如，訊號S1’可包含訊號I’、Q’、IB’及QB’。 訊號I’與Q’為一正交訊號組(即訊號I’與Q’之間的相位差為90度)，訊號IB’與QB’為一正交訊號組(即訊號IB’與QB’之間的相位差為90度)，訊號I’與IB’反相(即訊號I’與IB’之間的相位差為180度)，且訊號Q’與QB’反相(即訊號Q’與QB’之間的相位差為180度)。例如，相位內插器101可對訊號I與Q執行相位內插以產生訊號I’。例如，相位內插器101可對訊號Q與IB執行相位內插以產生訊號Q’。例如，相位內插器101可對訊號IB與QB執行相位內插以產生訊號IB’。例如，相位內插器101可對訊號QB與I執行相位內插以產生訊號QB’。
圖2是根據本發明的一範例實施例所繪示的第一訊號之相位的示意圖。圖3是根據本發明的一範例實施例所繪示的第一正交訊號之相位的示意圖。請參照圖2，假設經過通道干擾後，訊號I與Q之間的相位差不等於90度，且訊號IB與QB之間的相位差不等於90度。請參照圖3，訊號I’的相位可根據訊號I的相位(例如i度)與Q的相位(例如q度)而獲得，且訊號Q’的相位可根據訊號IB的相位(例如i bar度)與Q的相位而獲得。例如，假設訊號I的相位為0度且訊號Q的相位為120度(訊號I與Q之間的相位差不為90度)，則訊號I’的相位可為60度((0+120)/2=60，即(i+q)/2)，且訊號Q’的相位可為150度((180+120)/2=150，即(i bar +q)/2)。須注意的是，本發明並不限制要如何根據訊號I、Q、IB及QB來產生彼此正交的訊號I’與Q’(或IB’與QB’)。例如，在一範例實施例中，訊號Q’的相位亦可根據訊號I的相位與QB的相位(例如q bar度)而獲得((0+300)/2=150，即(i+q bar)/2)。
相位內插器102耦接至相位內插器101。相位內插器102可接收訊號S1’並根據訊號S1’產生訊號(亦稱為第二訊號)S2。例如，訊號S1’中的訊號I’、Q’、IB’及QB’可作為相位內插器102的基底，以產生對應於某一相位的訊號S2。例如，訊號S2的相位可為0度~360度中的任意度數。
相位偵測器103耦接至相位偵測器102與多工器106。相位偵測器103用以接收訊號S2。此外，相位偵測器103還用以從多工器106接收訊號S3。多工器106耦接至延遲電路105與相位偵測器103。多工器106可根據訊號(亦稱為選擇訊號)SEL選擇性地將訊號S1中的某一訊號視為訊號S3傳遞至相位偵測器103。例如，訊號S3可為訊號I、Q、IB及QB的其中之一。相位偵測器103可用以偵測訊號S2與S3之間的相位差。
控制電路104耦接至相位內插器102、相位偵測器103及延遲電路105。控制電路104可包括中央處理單元、圖形處理器或是其他可程式化之一般用途或特殊用途的微處理器、數位訊號處理器、可程式化控制器、特殊應用積體電路、可程式化邏輯裝置或其他類似裝置或這些裝置的組合。控制電路104用以根據訊號S2與S3之間的相位差產生校正參數CP。控制電路104可將校正參數CP提供至延遲電路105。校正參數CP用以控制延遲電路105對於訊號I、Q、IB及QB中的至少一者的延遲量。例如，延遲電路105可根據校正參數CP來延遲訊號S0中的訊號I、Q、IB及/或QB，使得訊號S1中的訊號I與Q(或IB與QB)彼此正交。在一範例實施例中，訊號S1中彼此正交的訊號I與Q(及/或IB與QB)亦稱為第二正交訊號。
在一範例實施例中，控制電路104可藉由訊號SEL指示多工器106將訊號I(或Q)傳遞至相位偵測器103並指示相位內插器102產生具有某一相位的訊號S2。然後，控制電路104可根據訊號S2與訊號I(或Q)之間的相位差以及訊號I與Q之間的預設正交關係來產生校正參數CP，以校正訊號I及/或Q。類似地，在一範例實施例中，控制電路104可藉由訊號SEL指示多工器106將訊號IB(或QB)傳遞至相位偵測器103並指示相位內插器102產生具有某一相位的訊號S2。然後，控制電路104可根據訊號S2與訊號IB(或QB)之間的相位差以及訊號IB與QB之間的預設正交關係來產生校正參數CP，以校正訊號IB及/或QB。經校正的訊號I與Q(或IB與QB)可回復至預設的正交狀態。
圖4是根據本發明的一範例實施例所繪示的決定校正參數的示意圖。圖5是根據本發明的一範例實施例所繪示的調整第一訊號之相位的示意圖。請參照圖1與圖4，控制電路104可藉由訊號SEL指示多工器106將訊號I傳遞至相位偵測器103。此外，控制電路104可指示相位內插器102產生具有某一相位(亦稱為第一相位)的訊號S2。在此，為了說明方便，是假設第一相位等於訊號I’的相位。控制電路104可偵測訊號I與訊號S2(或I’)之間的相位差ϴ1。相位差ϴ1亦稱為第一相位與訊號I之相位之間的第一差值。根據相位差ϴ1以及訊號I與Q之間的預設正交關係(即訊號I與Q之間的預設相位差為90度)，控制電路104可獲得經校正的訊號Q”與訊號S2之間的相位差ϴ2(ϴ2=90-ϴ1)。例如，假設ϴ1為60度，則ϴ2可為30度。
在獲得相位差ϴ1之後，控制電路104可藉由訊號SEL指示多工器106將訊號Q傳遞至相位偵測器103。同時，控制電路104可指示相位內插器102產生具有另一相位(亦稱為第二相位)的訊號S2。在此，為了說明方便，是假設第二相位等於訊號Q’的相位。控制電路104可偵測訊號Q與訊號S2(或Q’)之間的相位差ϴ3。相位差ϴ3亦稱為第二相位與訊號Q之相位之間的第二差值。根據相位差ϴ2、ϴ3及訊號I’與Q’之間的正交關係(即訊號I’與Q’之間的相位差為90度)，控制電路104可獲得待校正的訊號Q與經校正的訊號Q”之間的相位差ϴ4(ϴ4=90-ϴ2-ϴ3)。例如，假設ϴ2為30度且ϴ3為30度，則ϴ4可為30度。控制電路104可根據相位差ϴ4產生相應的校正參數CP，以指示延遲電路105延遲訊號I及/或Q以將訊號I與Q之間的相位差減少ϴ4。藉此，經校正的訊號I與Q之間的相位差可回復為90度(即預設的正交狀態)。
須注意的是，雖然圖4的範例實施例是以訊號I’與Q’的相位作為訊號S2之相位的範例，然而，在另一範例實施例中，訊號S2之相位也可以是以訊號I’與Q’(或IB’與QB’)作為基底而產生的任意相位，本發明不加以限制。此外，雖然圖4的範例實施例是以校正訊號I與Q作為範例，然而，相同或相似的校正機制亦可以用於校正訊號IB與QB，使得經校正的訊號IB與QB之間的相位差回復為90度(即預設的正交狀態)，在此不重複贅述。
在一範例實施例中，訊號校正電路10還包括時脈資料回復(Clock and Data Recovery, CDR)電路107。時脈資料回復電路107耦接至相位內插器101。在校正訊號S0(或S1)之期間，時脈資料回復電路107不被啟動。例如，在校正訊號S0(或S1)之期間，時脈資料回復電路107可處於禁能或閒置狀態。此外，在校正訊號S0(或S1)之期間，相位內插器101的輸出訊號(即訊號S1’)之相位可被鎖定(例如鎖定在圖3的訊號I’、Q’、IB’及QB’之相位)且不受時脈資料回復電路107影響，以避免影響訊號S0(或S1)之校正。
在完成對於訊號S0(或S1)之校正後，訊號S0(或S1)中的訊號I與Q(或IB與QB)可彼此正交並作為相位內插器101的基底。此外，在完成對於訊號S0(或S1)之校正後，時脈資料回復電路107可被啟動以接收資料訊號DATA與訊號S1’並產生輸出時脈CLK。在時脈資料回復電路107的運作中，相位內插器101可接收輸出時脈CLK，且相位內插器101的輸出訊號(即訊號S1’)之相位可響應於輸出時脈CLK之變化而改變。藉此，在時脈資料回復電路107的運作中，訊號S1’中的某一訊號(例如訊號I)的相位可根據資料訊號DATA而被鎖定在適當位置，以有效地對資料訊號DATA進行取樣。
圖6是根據本發明的一範例實施例所繪示的訊號校正方法的流程圖。請參照圖6，在步驟S601中，接收多個第一訊號並根據所述第一訊號產生多個第一正交訊號。在步驟S602中，根據所述第一正交訊號產生第二訊號。在步驟S603中，偵測所述第二訊號與所述第一訊號的其中之一之間的相位差。在步驟S604中，根據所述相位差產生校正參數。在步驟S605中，根據所述校正參數調整所述第一訊號的至少其中之一，以使所述第一訊號包括多個第二正交訊號。
然而，圖6中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖6中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖6的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
在一範例實施例中，圖1的訊號校正電路10可設置於記憶體儲存裝置中。一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖7是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖8是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖7與圖8，主機系統71一般包括處理器711、隨機存取記憶體(random access memory, RAM)712、唯讀記憶體(read only memory, ROM)713及資料傳輸介面714。處理器711、隨機存取記憶體712、唯讀記憶體713及資料傳輸介面714皆耦接至系統匯流排(system bus)710。
在本範例實施例中，主機系統71是透過資料傳輸介面714與記憶體儲存裝置70耦接。例如，主機系統71可經由資料傳輸介面714將資料儲存至記憶體儲存裝置70或從記憶體儲存裝置70中讀取資料。此外，主機系統71是透過系統匯流排710與I/O裝置72耦接。例如，主機系統71可經由系統匯流排710將輸出訊號傳送至I/O裝置72或從I/O裝置72接收輸入訊號。
在本範例實施例中，處理器711、隨機存取記憶體712、唯讀記憶體713及資料傳輸介面714可設置在主機系統71的主機板80上。資料傳輸介面714的數目可以是一或多個。透過資料傳輸介面714，主機板80可以經由有線或無線方式耦接至記憶體儲存裝置70。記憶體儲存裝置70可例如是隨身碟801、記憶卡802、固態硬碟(Solid State Drive, SSD)803或無線記憶體儲存裝置804。無線記憶體儲存裝置804可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板80也可以透過系統匯流排710耦接至全球定位系統(Global Positioning System, GPS)模組805、網路介面卡806、無線傳輸裝置807、鍵盤808、螢幕809、喇叭810等各式I/O裝置。例如，在一範例實施例中，主機板80可透過無線傳輸裝置807存取無線記憶體儲存裝置804。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖9是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖9，在另一範例實施例中，主機系統91也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置90可為其所使用的安全數位(Secure Digital, SD)卡92、小型快閃(Compact Flash, CF)卡93或嵌入式儲存裝置94等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置94包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)941及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置942等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖10是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。請參照圖10，記憶體儲存裝置1000包括連接介面單元1002、記憶體控制電路單元1004與可複寫式非揮發性記憶體模組1006。
連接介面單元1002用以將記憶體儲存裝置1000耦接至主機系統71。記憶體儲存裝置1000可透過連接介面單元1002與主機系統71通訊。在本範例實施例中，連接介面單元1002是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元1002亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元1002可與記憶體控制電路單元1004封裝在一個晶片中，或者連接介面單元1002是佈設於一包含記憶體控制電路單元1004之晶片外。
記憶體控制電路單元1004用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統71的指令在可複寫式非揮發性記憶體模組1006中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組1006是耦接至記憶體控制電路單元1004並且用以儲存主機系統71所寫入之資料。可複寫式非揮發性記憶體模組1006可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組1006中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組1006中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組1006的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
在一範例實施例中，圖10的可複寫式非揮發性記憶體模組1006亦稱為快閃(flash)記憶體模組。在一範例實施例中，圖10的記憶體控制電路單元1004亦稱為用於控制快閃記憶體模組的快閃記憶體控制器。在一範例實施例中，訊號校正電路10可設置於圖10的連接介面單元1002或記憶體控制電路單元1004。例如，訊號校正電路10可用於處理來自主機系統的資料訊號及/或時脈訊號。
綜上所述，第一相位內插器可接收多個第一訊號並根據所述第一訊號產生多個第一正交訊號。第二相位內插器可根據所述第一正交訊號產生第二訊號。相位偵測器可偵測所述第二訊號與所述第一訊號的其中之一之間的相位差。控制電路可根據所述相位差產生校正參數。然後，延遲電路可根據所述校正參數調整所述第一訊號的至少其中之一，以使所述第一訊號包括多個第二正交訊號。藉此，可有效將第一訊號中可能不匹配的訊號組校正為正交訊號組，從而提高對於不匹配之訊號的校正效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:訊號校正電路 100:鎖相迴路電路 101、102:相位內插器 103:相位偵測器 104:控制電路 105:延遲電路 106:多工器 107:時脈資料回復電路 S601:步驟(接收多個第一訊號並根據第一訊號產生多個第一正交訊號) S602:步驟(根據第一正交訊號產生第二訊號) S603:步驟(偵測第二訊號與第一訊號的其中之一之間的相位差) S604:步驟(根據相位差產生校正參數) S605:步驟(根據校正參數調整第一訊號的至少其中之一，以使第一訊號包括多個第二正交訊號) 71、91:主機系統 710:系統匯流排 711:處理器 712:隨機存取記憶體 713:唯讀記憶體 714:資料傳輸介面 72:輸入/輸出(I/O)裝置 80:主機板 801:隨身碟 802:記憶卡 803:固態硬碟 804:無線記憶體儲存裝置 805:全球定位系統模組 806:網路介面卡 807:無線傳輸裝置 808:鍵盤 809:螢幕 810:喇叭 92:SD卡 93:CF卡 94:嵌入式儲存裝置 941:嵌入式多媒體卡 942:嵌入式多晶片封裝儲存裝置 1002:連接介面單元 1004:記憶體控制電路單元 1006:可複寫式非揮發性記憶體模組
圖1是根據本發明的一範例實施例所繪示的訊號校正電路的示意圖。 圖2是根據本發明的一範例實施例所繪示的第一訊號之相位的示意圖。 圖3是根據本發明的一範例實施例所繪示的第一正交訊號之相位的示意圖。 圖4是根據本發明的一範例實施例所繪示的決定校正參數的示意圖。 圖5是根據本發明的一範例實施例所繪示的調整第一訊號之相位的示意圖。 圖6是根據本發明的一範例實施例所繪示的訊號校正方法的流程圖。 圖7是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖8是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖9是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖10是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
10:訊號校正電路
100:鎖相迴路電路
101、102:相位內插器
103:相位偵測器
104:控制電路
105:延遲電路
106:多工器
107:時脈資料回復電路

Claims (21)

  1. 一種訊號校正電路，包括： 一第一相位內插器，用以接收多個第一訊號並根據該多個第一訊號產生多個第一正交訊號； 一第二相位內插器，耦接至該第一相位內插器並用以根據該多個第一正交訊號產生一第二訊號； 一相位偵測器，耦接至該第二相位內插器並用以偵測該第二訊號與該多個第一訊號的其中之一之間的一相位差； 一控制電路，耦接至該相位偵測器並用以根據該相位差產生一校正參數；以及 一延遲電路，耦接至該第一相位內插器與該控制電路並用以根據該校正參數調整該多個第一訊號的至少其中之一，以使該多個第一訊號包括多個第二正交訊號。
  2. 如申請專利範圍第1項所述的訊號校正電路，其中該第一相位內插器根據該多個第一訊號產生該多個第一正交訊號的操作包括： 對該多個第一訊號中的一同相分量訊號與一正交分量訊號執行一相位內插，以產生該多個第一正交訊號的其中之一。
  3. 如申請專利範圍第1項所述的訊號校正電路，其中該控制電路根據該相位差產生該校正參數的操作包括： 根據該相位差與該多個第一訊號中的一同相分量訊號與一正交分量訊號之間的一預設正交關係，產生該校正參數。
  4. 如申請專利範圍第3項所述的訊號校正電路，其中該控制電路根據該相位差與該多個第一訊號中的該同相分量訊號與該正交分量訊號之間的該預設正交關係，產生該校正參數的操作包括： 將該第二訊號的相位設定為一第一相位； 獲得該第一相位與該同相分量訊號的相位之間的一第一差值； 將該第二訊號的該相位設定為一第二相位； 獲得該第二相位與該正交分量訊號的相位之間的一第二差值；以及 根據該第一差值、該第二差值及該同相分量訊號與該正交分量訊號之間的該預設正交關係，產生該校正參數。
  5. 如申請專利範圍第1項所述的訊號校正電路，其中該延遲電路根據該校正參數調整該多個第一訊號的該至少其中之一，以使該多個第一訊號包括該多個第二正交訊號的操作包括： 根據該校正參數延遲該多個第一訊號中的一同相分量訊號與一正交分量訊號的至少其中之一，以使該同相分量訊號與該正交分量訊號彼此正交。
  6. 如申請專利範圍第1項所述的訊號校正電路，更包括： 一多工器，耦接至該延遲電路與該相位偵測器， 其中該多工器用以根據一選擇訊號將該多個第一訊號的該其中之一傳遞至該相位偵測器。
  7. 如申請專利範圍第1項所述的訊號校正電路，更包括： 一時脈資料回復電路，耦接至該第一相位內插器， 其中該時脈資料回復電路用以接收該多個第二正交訊號與一資料訊號並產生一輸出時脈。
  8. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中該連接介面單元包括一訊號校正電路， 該訊號校正電路用以接收多個第一訊號並根據該多個第一訊號產生多個第一正交訊號， 該訊號校正電路更用以根據該多個第一正交訊號產生一第二訊號， 該訊號校正電路更用以偵測該第二訊號與該多個第一訊號的其中之一之間的一相位差， 該訊號校正電路更用以根據該相位差產生一校正參數，並且 該訊號校正電路更用以根據該校正參數調整該多個第一訊號的至少其中之一，以使該多個第一訊號包括多個第二正交訊號。
  9. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該訊號校正電路根據該多個第一訊號產生該多個第一正交訊號的操作包括： 對該多個第一訊號中的一同相分量訊號與一正交分量訊號執行一相位內插，以產生該多個第一正交訊號的其中之一。
  10. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該訊號校正電路根據該相位差產生該校正參數的操作包括： 根據該相位差與該多個第一訊號中的一同相分量訊號與一正交分量訊號之間的一預設正交關係，產生該校正參數。
  11. 如申請專利範圍第10項所述的記憶體儲存裝置，其中該訊號校正電路根據該相位差與該多個第一訊號中的該同相分量訊號與該正交分量訊號之間的該預設正交關係，產生該校正參數的操作包括： 將該第二訊號的相位設定為一第一相位； 獲得該第一相位與該同相分量訊號的相位之間的一第一差值； 將該第二訊號的該相位設定為一第二相位； 獲得該第二相位與該正交分量訊號的相位之間的一第二差值；以及 根據該第一差值、該第二差值及該同相分量訊號與該正交分量訊號之間的該預設正交關係，產生該校正參數。
  12. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該訊號校正電路根據該校正參數調整該多個第一訊號的該至少其中之一，以使該多個第一訊號包括該多個第二正交訊號的操作包括： 根據該校正參數延遲該多個第一訊號中的一同相分量訊號與一正交分量訊號的至少其中之一，以使該同相分量訊號與該正交分量訊號彼此正交。
  13. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該訊號校正電路更用以經由一多工器將該多個第一訊號的該其中之一傳遞至一相位偵測器，以偵測該第二訊號與該多個第一訊號的該其中之一之間的該相位差。
  14. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該訊號校正電路更用以接收該多個第二正交訊號與一資料訊號並產生一輸出時脈。
  15. 一種訊號校正方法，用於一記憶體儲存裝置，該訊號校正方法包括： 接收多個第一訊號並根據該多個第一訊號產生多個第一正交訊號； 根據該多個第一正交訊號產生一第二訊號； 偵測該第二訊號與該多個第一訊號的其中之一之間的一相位差； 根據該相位差產生一校正參數；以及 根據該校正參數調整該多個第一訊號的至少其中之一，以使該多個第一訊號包括多個第二正交訊號。
  16. 如申請專利範圍第15項所述的訊號校正方法，其中根據該多個第一訊號產生該多個第一正交訊號的步驟包括： 對該多個第一訊號中的一同相分量訊號與一正交分量訊號執行一相位內插，以產生該多個第一正交訊號的其中之一。
  17. 如申請專利範圍第15項所述的訊號校正方法，其中根據該相位差產生該校正參數的步驟包括： 根據該相位差與該多個第一訊號中的一同相分量訊號與一正交分量訊號之間的一預設正交關係，產生該校正參數。
  18. 如申請專利範圍第17項所述的訊號校正方法，其中根據該相位差與該多個第一訊號中的該同相分量訊號與該正交分量訊號之間的該預設正交關係，產生該校正參數的步驟包括： 將該第二訊號的相位設定為一第一相位； 獲得該第一相位與該同相分量訊號的相位之間的一第一差值； 將該第二訊號的該相位設定為一第二相位； 獲得該第二相位與該正交分量訊號的相位之間的一第二差值；以及 根據該第一差值、該第二差值及該同相分量訊號與該正交分量訊號之間的該預設正交關係，產生該校正參數。
  19. 如申請專利範圍第15項所述的訊號校正方法，其中根據該校正參數調整該多個第一訊號的該至少其中之一，以使該多個第一訊號包括該多個第二正交訊號的步驟包括： 根據該校正參數延遲該多個第一訊號中的一同相分量訊號與一正交分量訊號的至少其中之一，以使該同相分量訊號與該正交分量訊號彼此正交。
  20. 如申請專利範圍第15項所述的訊號校正方法，更包括： 經由一多工器將該多個第一訊號的該其中之一傳遞至一相位偵測器，以偵測該第二訊號與該多個第一訊號的該其中之一之間的該相位差。
  21. 如申請專利範圍第15項所述的訊號校正方法，更包括： 由一時脈資料回復電路接收該多個第二正交訊號與一資料訊號並產生一輸出時脈。
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