TW202416273A - 訊號校準方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

Abstract

一種訊號校準方法、記憶體儲存裝置及記憶體控制電路單元。所述方法包括：根據內部時脈訊號產生時脈訊號與資料觸發訊號；將時脈訊號與資料觸發訊號分別透過第一訊號路徑與第二訊號路徑傳送至多個揮發性記憶體模組中的目標揮發性記憶體模組；獲得資料觸發訊號於目標揮發性記憶體模組端與時脈訊號之間的偏移量；以及響應於所述偏移量大於臨界值，根據資料觸發訊號的延遲資訊儲存資料觸發訊號的初始延遲設定。

Description

訊號校準方法、記憶體儲存裝置及記憶體控制電路單元

本發明是有關於一種訊號校準技術，且特別是有關於一種訊號校準方法、記憶體儲存裝置及記憶體控制電路單元。

動態隨機存取記憶體(Dynamic Random Access Memory, DRAM)等揮發性記憶體具有存取速度快及體積小等優勢，故相當適於設置於可攜式電子裝置中，以作為資料的暫存媒體。此外，記憶體控制器可用以控制並存取揮發性記憶體。

傳統上，可透過走線設計及發送預設位元串等方式來對記憶體介面與揮發性記憶體之間溝通及/或傳輸資料用的時脈訊號與資料觸發訊號(即DQS訊號)進行校正，以提高後續的資料讀取正確性。然而，在採用多揮發性記憶體的架構下，已無法單純透過走線設計來進行訊號校正。此外，在高速訊號傳輸中，若待校正的時脈訊號與資料觸發訊號之間的邊界(boundary)很接近，則直接對其進行校正後可能會導致鎖定後的兩個訊號之間發生時序錯亂(例如將時脈訊號中的第T(0)個脈衝鎖定至資料觸發訊號中的第T(1)個脈衝)等問題，進而影響後續對揮發性記憶體的資料存取效能。

本發明提供一種訊號校準方法、記憶體儲存裝置及記憶體控制電路單元，可改善上述問題。

本發明的範例實施例提供一種訊號校準方法，其用於記憶體儲存裝置，所述記憶體儲存裝置包括多個揮發性記憶體模組，所述訊號校準方法包括：根據內部時脈訊號產生時脈訊號與資料觸發訊號；將所述時脈訊號與所述資料觸發訊號分別透過第一訊號路徑與第二訊號路徑傳送至所述多個揮發性記憶體模組中的目標揮發性記憶體模組；獲得所述資料觸發訊號於所述目標揮發性記憶體模組端與所述時脈訊號之間的偏移量；以及響應於所述偏移量大於臨界值，根據所述資料觸發訊號的延遲資訊儲存所述資料觸發訊號的初始延遲設定。

在本發明的一範例實施例中，所述資料觸發訊號包括第一資料觸發訊號與第二資料觸發訊號，所述第一資料觸發訊號於所述目標揮發性記憶體模組端與所述時脈訊號之間的第一偏移量不大於所述臨界值，所述第二資料觸發訊號於所述目標揮發性記憶體模組端與所述時脈訊號之間的第二偏移量大於所述臨界值，且響應於所述偏移量大於所述臨界值，根據所述資料觸發訊號的所述延遲資訊儲存所述資料觸發訊號的所述初始延遲設定的步驟包括：響應於所述第二偏移量大於所述臨界值，根據所述第二資料觸發訊號的延遲資訊儲存所述資料觸發訊號的所述初始延遲設定。

在本發明的一範例實施例中，所述的訊號校準方法更包括：響應於所述第一偏移量不大於所述臨界值，捨棄所述第一資料觸發訊號的延遲資訊。

在本發明的一範例實施例中，所述的訊號校準方法更包括：將所述第一資料觸發訊號的延遲量增加m個延遲時間單位以產生所述第二資料觸發訊號，且所述延遲時間單位對應所述資料觸發訊號的一個時脈週期的1/n，其中m與n皆為正整數。

在本發明的一範例實施例中，所述的訊號校準方法更包括：在儲存所述初始延遲設定後，根據所述內部時脈訊號與所述初始延遲設定產生所述資料觸發訊號；以及根據所述時脈訊號調整所述資料觸發訊號的延遲量，以將所述資料觸發訊號於所述目標揮發性記憶體模組端與所述時脈訊號對齊。

在本發明的一範例實施例中，根據所述內部時脈訊號與所述初始延遲設定產生所述資料觸發訊號的步驟包括：偵測開機訊號；以及響應於所述開機訊號，根據所述內部時脈訊號與所述初始延遲設定產生所述資料觸發訊號。

在本發明的一範例實施例中，獲得所述資料觸發訊號於所述目標揮發性記憶體模組端與所述時脈訊號之間的所述偏移量的步驟包括：獲得所述資料觸發訊號於所述目標揮發性記憶體模組端與所述時脈訊號之間的多個候選偏移量；以及對所述多個候選偏移量進行統計運算，以獲得所述偏移量。

本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組、多個揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述記憶體控制電路單元耦接至所述連接介面單元、所述可複寫式非揮發性記憶體模組及所述多個揮發性記憶體模組。所述記憶體控制電路單元用以：根據內部時脈訊號產生時脈訊號與資料觸發訊號；將所述時脈訊號與所述資料觸發訊號分別透過第一訊號路徑與第二訊號路徑傳送至所述多個揮發性記憶體模組中的目標揮發性記憶體模組；獲得所述資料觸發訊號於所述目標揮發性記憶體模組端與所述時脈訊號之間的偏移量；以及響應於所述偏移量大於臨界值，根據所述資料觸發訊號的延遲資訊儲存所述資料觸發訊號的初始延遲設定。

在本發明的一範例實施例中，所述資料觸發訊號包括第一資料觸發訊號與第二資料觸發訊號，所述第一資料觸發訊號於所述目標揮發性記憶體模組端與所述時脈訊號之間的第一偏移量不大於所述臨界值，所述第二資料觸發訊號於所述目標揮發性記憶體模組端與所述時脈訊號之間的第二偏移量大於所述臨界值，且所述記憶體控制電路單元響應於所述偏移量大於所述臨界值，根據所述資料觸發訊號的所述延遲資訊儲存所述資料觸發訊號的所述初始延遲設定的操作包括：響應於所述第二偏移量大於所述臨界值，根據所述第二資料觸發訊號的延遲資訊儲存所述資料觸發訊號的所述初始延遲設定。

在本發明的一範例實施例中，所述記憶體控制電路單元更用以：響應於所述第一偏移量不大於所述臨界值，捨棄所述第一資料觸發訊號的延遲資訊。

在本發明的一範例實施例中，所述記憶體控制電路單元更用以：將所述第一資料觸發訊號的延遲量增加m個延遲時間單位以產生所述第二資料觸發訊號，且所述延遲時間單位對應所述資料觸發訊號的一個時脈週期的1/n，其中m與n皆為正整數。

在本發明的一範例實施例中，所述記憶體控制電路單元更用以：在儲存所述初始延遲設定後，根據所述內部時脈訊號與所述初始延遲設定產生所述資料觸發訊號；以及根據所述時脈訊號調整所述資料觸發訊號的延遲量，以將所述資料觸發訊號於所述目標揮發性記憶體模組端與所述時脈訊號對齊。

在本發明的一範例實施例中，所述記憶體控制電路單元根據所述內部時脈訊號與所述初始延遲設定產生所述資料觸發訊號的操作包括：偵測開機訊號；以及響應於所述開機訊號，根據所述內部時脈訊號與所述初始延遲設定產生所述資料觸發訊號。

在本發明的一範例實施例中，所述記憶體控制電路單元獲得所述資料觸發訊號於所述目標揮發性記憶體模組端與所述時脈訊號之間的所述偏移量的操作包括：獲得所述資料觸發訊號於所述目標揮發性記憶體模組端與所述時脈訊號之間的多個候選偏移量；以及對所述多個候選偏移量進行統計運算，以獲得所述偏移量。

本發明的範例實施例另提供一種記憶體控制電路單元，其用以控制多個揮發性記憶體模組。所述記憶體控制電路單元包括記憶體控制器、記憶體介面電路及控制電路。所述記憶體介面電路耦接至所述記憶體控制器與所述多個揮發性記憶體模組。所述控制電路耦接至所述記憶體介面電路。所述記憶體介面電路用以根據內部時脈訊號產生時脈訊號與資料觸發訊號。所述記憶體介面電路更用以將所述時脈訊號與所述資料觸發訊號分別透過第一訊號路徑與第二訊號路徑傳送至所述多個揮發性記憶體模組中的目標揮發性記憶體模組。所述控制電路用以獲得所述資料觸發訊號於所述目標揮發性記憶體模組端與所述時脈訊號之間的偏移量。所述控制電路更用以響應於所述偏移量大於臨界值，根據所述資料觸發訊號的延遲資訊儲存所述資料觸發訊號的初始延遲設定。

在本發明的一範例實施例中，所述資料觸發訊號包括第一資料觸發訊號與第二資料觸發訊號，所述第一資料觸發訊號於所述目標揮發性記憶體模組端與所述時脈訊號之間的第一偏移量不大於所述臨界值，所述第二資料觸發訊號於所述目標揮發性記憶體模組端與所述時脈訊號之間的第二偏移量大於所述臨界值，且所述控制電路響應於所述偏移量大於所述臨界值，根據所述資料觸發訊號的所述延遲資訊儲存所述資料觸發訊號的所述初始延遲設定的操作包括：響應於所述第二偏移量大於所述臨界值，根據所述第二資料觸發訊號的延遲資訊儲存所述資料觸發訊號的所述初始延遲設定。

在本發明的一範例實施例中，所述控制電路更用以：響應於所述第一偏移量不大於所述臨界值，捨棄所述第一資料觸發訊號的延遲資訊。

在本發明的一範例實施例中，所述記憶體介面電路更用以：將所述第一資料觸發訊號的延遲量增加m個延遲時間單位以產生所述第二資料觸發訊號，且所述延遲時間單位對應所述資料觸發訊號的一個時脈週期的1/n，其中m與n皆為正整數。

在本發明的一範例實施例中，所述記憶體介面電路更用以：在儲存所述初始延遲設定後，根據所述內部時脈訊號與所述初始延遲設定產生所述資料觸發訊號；以及根據所述時脈訊號調整所述資料觸發訊號的延遲量，以將所述資料觸發訊號於所述目標揮發性記憶體模組端與所述時脈訊號對齊。

在本發明的一範例實施例中，所述記憶體介面電路根據所述內部時脈訊號與所述初始延遲設定產生所述資料觸發訊號的操作包括：偵測開機訊號；以及響應於所述開機訊號，根據所述內部時脈訊號與所述初始延遲設定產生所述資料觸發訊號。

在本發明的一範例實施例中，所述控制電路獲得所述資料觸發訊號於所述目標揮發性記憶體模組端與所述時脈訊號之間的所述偏移量的操作包括：獲得所述資料觸發訊號於所述目標揮發性記憶體模組端與所述時脈訊號之間的多個候選偏移量；以及對所述多個候選偏移量進行統計運算，以獲得所述偏移量。

基於上述，在根據內部時脈訊號產生時脈訊號與資料觸發訊號後，所述時脈訊號與所述資料觸發訊號可分別透過第一訊號路徑與第二訊號路徑傳送至目標揮發性記憶體模組。在獲得所述資料觸發訊號於目標揮發性記憶體模組端與所述時脈訊號之間的偏移量後，若所述偏移量大於臨界值，則所述資料觸發訊號的初始延遲設定可根據所述資料觸發訊號的延遲資訊進行儲存。藉此，可有效減少往後對資料觸發訊號執行訊號校正時所產生的時脈訊號與資料觸發訊號間的時序錯亂之問題。

以下提出多個範例實施例來說明本發明，然而本發明不僅限於所例示的多個範例實施例。又範例實施例之間也允許有適當的結合。在本案說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。此外，「訊號」一詞可指至少一電流、電壓、電荷、溫度、資料、或任何其他一或多個訊號。

圖1是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。請參照圖1，記憶體儲存裝置10包括記憶體控制電路單元11與揮發性記憶體模組12(1)~12(4)。須注意的是，揮發性記憶體模組12(1)~12(4)的總數可以是更多或更少，本發明不加以限制。

記憶體控制電路單元11可用以控制並存取揮發性記憶體模組12(1)~12(4)。例如，記憶體控制電路單元11可包括中央處理單元(Central Processing Unit, CPU)或是其他可程式化之一般用途或特殊用途的微處理器、數位訊號處理器(Digital Signal Processor, DSP)、可程式化控制器、特殊應用積體電路(Application Specific Integrated Circuits, ASIC)、可程式化邏輯裝置(Programmable Logic Device, PLD)或其他類似裝置或這些裝置的組合。

揮發性記憶體模組12(1)~12(4)可分別用以暫存資料。例如，揮發性記憶體模組12(1)~12(4)可分別包括第3代雙通道同步動態隨機存取記憶體(Double Data Rate 3 SDRAM)、第4代雙通道同步動態隨機存取記憶體(Double Data Rate 4 SDRAM)、第5代雙通道同步動態隨機存取記憶體(Double Data Rate 5 SDRAM)或其他類型的揮發性記憶體。記憶體控制電路單元11可將資料存入揮發性記憶體模組12(1)~12(4)中或者從揮發性記憶體模組12(1)~12(4)中讀取資料。

記憶體控制電路單元11可包括記憶體介面電路111與記憶體控制器112。記憶體介面電路111並用以耦接至揮發性記憶體模組12(1)~12(4)。例如，記憶體介面電路111可經由高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準或其他類型的連接介面標準與揮發性記憶體模組12(1)~12(4)通訊。

記憶體控制器112耦接至記憶體介面電路111。記憶體控制器112可經由記憶體介面電路111對揮發性記憶體模組12(1)~12(4)執行存取操作。例如，所述存取操作可包括資料讀取操作與資料寫入操作。資料讀取操作用以從揮發性記憶體模組12(1)~12(4)讀取資料。資料寫入操作用以將資料寫入(即儲存)至揮發性記憶體模組12(1)~12(4)中。在一範例實施例中，記憶體控制器112亦稱為動態隨機存取記憶體控制器(SRAM controller)。此外，記憶體控制器112可負責記憶體控制電路單元11的整體或部分操作。

記憶體介面電路111可經由訊號路徑(亦稱為第一訊號路徑)101以fly-by的方式耦接至揮發性記憶體模組12(1)~12(4)。亦即，在訊號路徑101上傳輸的訊號會共用通道而依序抵達揮發性記憶體模組12(1)~12(4)。此外，記憶體介面電路111可經由訊號路徑(亦稱為第二訊號路徑)102(1)~102(4)平行耦接至揮發性記憶體模組12(1)~12(4)。亦即，在訊號路徑102(1)~102(4)上傳輸的訊號可透過各自獨立的通道於記憶體控制電路單元11與揮發性記憶體模組12(1)~12(4)之間傳輸。然而，訊號路徑101及102(1)~102(4)的設置方式亦可根據實務需求調整，本發明不加以限制。

須注意的是，訊號路徑101為訊號的單向傳輸路徑。亦即，記憶體控制電路單元11可經由訊號路徑101向揮發性記憶體模組12(1)~12(4)傳送訊號。訊號路徑102(1)~102(4)皆為訊號的雙向傳輸路徑。例如，在寫入資料至揮發性記憶體模組12(i)時，記憶體控制電路單元11可經由訊號路徑102(i)向揮發性記憶體模組12(i)傳送訊號。或者，在從揮發性記憶體模組12(i)讀取資料時，記憶體控制電路單元11可經由訊號路徑102(i)接收來自揮發性記憶體模組12(i)的訊號。

訊號路徑101可用以傳輸訊號(亦稱為時脈訊號)CLK至揮發性記憶體模組12(1)~12(4)。訊號CLK可用以將記憶體控制電路單元11的時脈(亦稱為系統時脈)同步至揮發性記憶體模組12(1)~12(4)。此外，訊號路徑101亦可用以傳輸訊號(亦稱為指令訊號)CMD與訊號(亦稱為位址訊號)ADD至揮發性記憶體模組12(1)~12(4)。訊號CMD可用以將記憶體控制器112所欲執行的存取指令之資訊傳送給揮發性記憶體模組12(1)~12(4)。訊號ADD可用以將記憶體控制器112所欲存取的記憶體位址之資訊傳送給揮發性記憶體模組12(1)~12(4)。此外，訊號路徑101亦可用以傳輸其他類型的訊號，本發明不加以限制。

訊號路徑102(1)~102(4)可分別用以傳輸訊號(亦稱為資料觸發訊號)DQS(1)~DQS(4)至揮發性記憶體模組12(1)~12(4)。此外，訊號路徑102(1)~102(4)亦可分別用以傳輸訊號(亦稱為資料訊號)DQ(1)~DQ(4)至揮發性記憶體模組12(1)~12(4)。其中，訊號DQS(i)與DQ(i)相互匹配。例如，訊號DQS(i)可用以取樣訊號DQ(i)，以獲得訊號DQ(i)所攜帶的資料。

以訊號路徑102(i)為例，當欲將資料儲存至揮發性記憶體模組12(i)時，記憶體介面電路111可經由訊號路徑101將訊號CLK、CMD及ADD傳輸至揮發性記憶體模組12(i)並經由訊號路徑102(i)將訊號DQS(i)與DQ(i)傳送至揮發性記憶體模組12(i)。根據經由訊號路徑101與102接收的訊號，揮發性記憶體模組12(i)可執行相對應的資料寫入操作。此資料寫入操作可用以將記憶體控制器112所欲儲存的資料儲存於揮發性記憶體模組12(i)中。特別是，在資料寫入操作中，揮發性記憶體模組12(i)可使用訊號DQS(i)來取樣訊號DQ(i)，以獲得記憶體控制器112所欲儲存的資料。

另一方面，當欲從揮發性記憶體模組12(i)讀取資料時，記憶體介面電路111可經由訊號路徑101傳輸訊號CLK、CMD及ADD至揮發性記憶體模組12(i)。根據經由訊號路徑101接收的訊號，揮發性記憶體模組12(i)可執行相對應的資料讀取操作。此資料讀取操作可用以將記憶體控制器112所欲讀取的資料從揮發性記憶體模組12(i)中讀取出來。然後，揮發性記憶體模組12(i)可經由訊號路徑102(i)將訊號DQS(i)與DQ(i)傳送至記憶體介面電路111。記憶體介面電路111可使用訊號DQS(i)來取樣訊號DQ(i)，以獲得記憶體控制器112所欲讀取的資料。

在一範例實施例中，記憶體介面電路111可根據內部的訊號(亦稱為內部時脈訊號)產生訊號CLK與訊號DQS(i)。記憶體介面電路111可將訊號CLK與DQS(i)分別透過訊號路徑101與訊號路徑102(i)傳送至揮發性記憶體模組(亦稱為目標揮發性記憶體模組)12(i)。

在一範例實施例中，記憶體控制電路單元11還包括控制電路(亦稱為偏移控制電路)113。控制電路113可耦接至記憶體介面電路111。例如，控制電路113可設置於記憶體控制器112中(如圖1所示)、設置於記憶體介面電路111中、或者獨立於記憶體介面電路111與記憶體控制器112之外。例如，控制電路113可包括微處理器、嵌入式控制器(Embedded Controller, EC)或其他類似裝置。在一範例實施例中，控制電路113亦可透過軟體或韌體的方式實施，本發明不加以限制。

控制電路113可獲得訊號DQS(i)於揮發性記憶體模組12(i)端與訊號CLK之間的偏移量。例如，此偏移量可反映訊號DQS(i)於揮發性記憶體模組12(i)端與訊號CLK之間的相位差或頻率差。須注意的是，關於如何獲得訊號DQS(i)於揮發性記憶體模組12(i)端與訊號CLK之間的偏移量屬於習知技術，例如可於揮發性記憶體模組12(i)端透過高頻訊號來對訊號DQS(i)及/或CLK進行取樣，以獲得訊號DQS(i)與CLK各自的轉態點位置等，在此不多加贅述。

控制電路113可判斷此偏移量是否大於臨界值。響應於此偏移量大於所述臨界值，控制電路113可根據訊號DQS(i)的延遲資訊來儲存(例如更新)訊號DQS(i)的初始延遲設定。例如，訊號DQS(i)的延遲資訊可反映當前訊號DQS(i)的延遲狀態。爾後，記憶體介面電路111可根據此初始延遲設定來重新產生具有相同延遲狀態的訊號DQS(i)。另一方面，響應於此偏移量不大於(例如小於或等於)所述臨界值，控制電路113可捨棄(即不儲存)訊號DQS(i)的延遲資訊。

在一範例實施例中，在儲存所述初始延遲設定後，記憶體介面電路111可根據內部時脈訊號與所述初始延遲設定重新產生訊號DQS(i)。須注意的是，所述初始延遲設定是根據於揮發性記憶體模組12(i)端與訊號CLK之間的偏移量大於臨界值的訊號DQS(i)而儲存，故重新產生的訊號DQS(i)於揮發性記憶體模組12(i)端與訊號CLK之間的偏移量理論上也會大於所述臨界值。記憶體介面電路111可根據重新產生的訊號DQS(i)來調整訊號的延遲量，以將訊號DQS(i)於揮發性記憶體模組12(i)端與訊號CLK對齊。例如，所述對齊可以是指信號DQS(i)的上升緣與信號CLK的上升緣相互對齊、信號DQS(i)的下降緣與信號CLK的下降緣相互對齊或者其他的對齊方式，視實務需求而定。在一範例實施例中，記憶體介面電路111根據重新產生的訊號DQS(i)來調整訊號的延遲量，以將訊號DQS(i)於揮發性記憶體模組12(i)端與訊號CLK對齊之操作，亦可稱為寫入均衡(write leveling)。須注意的是，寫入均衡屬於相關技術領域的習知技術，故在此不多加贅述。

在一範例實施例中，透過使用所述初始延遲設定來產生執行寫入均衡的訊號DQS(i)，可確保在寫入均衡的初始階段，訊號DQS(i)於揮發性記憶體模組12(i)端與訊號CLK之間的偏差值大於(或不小於)所述臨界值。藉此，在執行寫入均衡而鎖定訊號CLK與DQS(i)後，可減少鎖定後的訊號CLK與DQS(i)之間發生時序錯亂(例如將訊號CLK中的第T(0)個脈衝鎖定至訊號DQS(i)中的第T(1)個脈衝)的機率。

在一範例實施例中，記憶體介面電路111可偵測開機訊號。例如，此開機訊號可於記憶體儲存裝置10每次開機或上電時自動產生。記憶體介面電路111可響應於此開機訊號而根據內部時脈訊號與所述初始延遲設定產生訊號DQS(i)。然後，記憶體介面電路111可基於根據所述初始延遲設定產生的訊號DQS(i)，於揮發性記憶體模組12(i)端執行寫入均衡，以使訊號DQS(i)於揮發性記憶體模組12(i)端與訊號CLK對齊。

在一範例實施例中，控制電路113可獲得訊號DQS(i)於揮發性記憶體模組12(i)端與訊號CLK之間的多個偏移量(亦稱為候選偏移量)。每一個候選偏移量可能受不同時間點通道中的雜訊(noise)或抖動(jitter)影響而有所不同。記憶體控制器112可對此些候選偏移量進行統計運算，以獲得最終要用來與臨界值進行比對的偏移量。藉此，可針對當前採用的訊號DQS(i)取得較為客觀且對於誤差的容許度較高的偏移量的統計數據，進而根據此統計數據來決定是否根據此訊號DQS(i)的延遲資訊來儲存所述初始延遲設定。相關細節已詳述於上，在此不重複贅述。

圖2是根據本發明的範例實施例所繪示的時脈訊號與資料觸發訊號於揮發性記憶體模組端的訊號時序示意圖。請參照圖1與圖2，假設訊號DQS(i)包括訊號DQS_SEL(1)~DQS_SEL(4)。訊號CLK與DQS_SEL(1)~DQS_SEL(4)皆可根據內部時脈訊號而產生。特別是，訊號DQS_SEL(1)~DQS_SEL(4)的相位各不相同。此外，訊號DQS_SEL(1)~DQS_SEL(4)的總數可以是更多或更少，本發明不加以限制。

在一範例實施例中，記憶體介面電路111可將訊號DQS_SEL(1)~DQS_SEL(4)的其中之一的延遲量增加m個延遲時間單位以產生訊號DQS_SEL(1)~DQS_SEL(4)的其中之另一。所述延遲時間單位可對應訊號DQS(i)的一個時脈週期的1/n，其中m與n皆為正整數。例如，假設n為4，則記憶體介面電路111可將訊號DQS_SEL(1)的延遲量增加1至3個延遲時間單位以分別產生訊號DQS_SEL(2)~DQS_SEL(4)。訊號DQS_SEL(1)~DQS_SEL(4)彼此間的相位可各相差90度(對應於1/4個時脈週期)或其他度數。

在一範例實施例中，記憶體介面電路111可將訊號DQS_SEL(1)~DQS_SEL(4)的其中之一傳送至揮發性記憶體模組12(i)。記憶體控制器112可判斷訊號DQS_SEL(1)~DQS_SEL(4)的其中之一於揮發性記憶體模組12(i)端與訊號CLK之間的偏移量是否大於臨界值。響應於訊號DQS_SEL(1)~DQS_SEL(4)的其中之一(例如訊號DQS_SEL(j))於揮發性記憶體模組12(i)端與訊號CLK之間的偏移量(亦稱為第一偏移量)不大於臨界值，記憶體控制器112可捨棄(即不儲存)訊號DQS_SEL(j)的延遲資訊。例如，訊號DQS_SEL(j)的延遲資訊可反映訊號DQS_SEL(j)的延遲狀態。或者，響應於訊號DQS_SEL(1)~DQS_SEL(4)的其中之一(例如訊號DQS_SEL(k))於揮發性記憶體模組12(i)端與訊號CLK之間的偏移量(亦稱為第二偏移量)大於臨界值，則記憶體控制器112可儲存訊號DQS_SEL(k)的延遲資訊作為訊號DQS(i)的初始延遲設定。例如，訊號DQS_SEL(k)的延遲資訊可反映訊號DQS_SEL(k)的延遲狀態。k不同於j。

以圖2為例，訊號DQS_SEL(j)可包括訊號DQS_SEL(1)與DQS_SEL(2)。例如，訊號DQS_SEL(1)與DQS_SEL(2)的上升緣皆位於過濾區域GP內。例如，過濾區域GP兩端的邊界201與202是以訊號CLK的上升緣為中心進行界定。例如，以訊號CLK的上升緣分別向左與向右延伸一個時間單位，可獲得過濾區域GP兩端的邊界201與202。須注意的是，過濾區域GP的寬度(即邊界201與202之間的距離)亦可根據實務需求調整，本發明不加以限制。

在一範例實施例中，訊號DQS_SEL(j)的上升緣位於過濾區域GP內，表示訊號DQS_SEL(j)的邊界(boundary)相對接近訊號CLK的邊界。因此，後續若使用訊號DQS_SEL(j)作為訊號DQS(i)來與訊號CLK執行寫入均衡(即相位校正)，則鎖定後的訊號CLK與DQS(i)之間容易發生時序錯亂。在一範例實施例中，透過將訊號DQS_SEL(j)排除，可減少鎖定後的訊號CLK與DQS(i)之間發生時序錯亂的機率。

在一範例實施例中，訊號DQS_SEL(k)可包括訊號DQS_SEL(3)與DQS_SEL(4)。例如，DQS_SEL(3)與DQS_SEL(4)的上升緣皆非位於過濾區域GP內。

在一範例實施例中，訊號DQS_SEL(k)的上升緣非位於過濾區域GP內，表示訊號DQS_SEL(k)的邊界相對遠離訊號CLK的邊界。因此，後續若使用訊號DQS_SEL(k)作為訊號DQS(i)來與訊號CLK執行寫入均衡，則鎖定後的訊號CLK與DQS(i)之間發生時序錯亂的機率可被降低。在一範例實施例中，選用訊號DQS_SEL(k)作為訊號DQS(i)來執行寫入均衡，可減少鎖定後的訊號CLK與DQS(i)之間發生時序錯亂的機率。

在一範例實施例中，記憶體介面電路111可先將訊號DQS_SEL(j)傳送至揮發性記憶體模組12(i)。在判定第一偏移量不大於所述臨界值後，記憶體介面電路111可產生訊號DQS_SEL(k)並將訊號DQS_SEL(k)傳送至揮發性記憶體模組12(i)，依此類推，直到找到合適的訊號DQS_SEL(k)為止。

圖3是根據本發明的範例實施例所繪示的記憶體控制電路單元的示意圖。請參照圖3，記憶體控制電路單元31可相同或相似與圖1的記憶體控制電路單元11。記憶體控制電路單元31可包括記憶體介面電路311、記憶體控制器312及控制電路313。記憶體介面電路311、記憶體控制器312及控制電路313可分別相同或相似於圖1的記憶體介面電路111、記憶體控制器112及控制電路113。

記憶體介面電路311可包括內部時脈產生器32、時脈路徑(clock path)電路33、暫存器34及寫入路徑(write path)電路35。內部時脈產生器32耦接至時脈路徑電路33與寫入路徑電路35。暫存器34耦接至寫入路徑電路35。此外，記憶體介面電路311中還可具有諸如讀取路徑(read path)電路及多工器等各式電子電路元件，本發明不加以限制。

內部時脈產生器32可用以產生訊號(即內部時脈訊號)ICK。時脈路徑電路33可根據訊號ICK產生訊號CLK。訊號CLK可被傳送至揮發性記憶體模組12(i)。暫存器34可用以儲存訊號DQS(i)的初始延遲設定。寫入路徑電路35可根據訊號ICK與暫存器34中的初始延遲設定產生具有特定延遲狀態的訊號DQS(i)。然後，信號DQS(i)可被傳送至易失性存儲器模塊12(i)。爾後，於易失性存儲器模塊12(i)端的寫入均衡可根據此信號DQS(i)執行。相關細節皆已詳述於上，在此不多加贅述。

圖4是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。請參照圖4，記憶體儲存裝置40包括連接介面單元41、記憶體控制電路單元42、可複寫式非揮發性記憶體模組43及揮發性記憶體模組44。

連接介面單元41用以將記憶體儲存裝置40耦接主機系統11。記憶體儲存裝置40可經由連接介面單元41與主機系統通訊。在一範例實施例中，連接介面單元41是相容於PCI Express標準。在一範例實施例中，連接介面單元41亦可以是符合序列先進附件(Serial Advanced Technology Attachment, SATA)標準、並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元41可與記憶體控制電路單元42封裝在一個晶片中，或者連接介面單元41是佈設於一包含記憶體控制電路單元42之晶片外。

記憶體控制電路單元42耦接至連接介面單元41、可複寫式非揮發性記憶體模組43及揮發性記憶體模組44。記憶體控制電路單元42用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統的指令在可複寫式非揮發性記憶體模組43中進行資料的寫入、讀取與抹除等運作。此外，記憶體控制電路單元42可包括圖1的記憶體控制電路單元11或圖3的記憶體控制電路單元31。

可複寫式非揮發性記憶體模組43用以儲存主機系統所寫入之資料。例如，可複寫式非揮發性記憶體模組43可包括單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、二階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell, TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell, QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。

可複寫式非揮發性記憶體模組43中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組43中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。

在一範例實施例中，可複寫式非揮發性記憶體模組43的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit, LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit, MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。

在一範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁(page)或是實體扇(sector)。若實體程式化單元為實體頁，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在一範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。

揮發性記憶體模組44用以揮發性地儲存資料。例如，揮發性記憶體模組44可包括圖1的揮發性記憶體模組12(1)~12(4)。此外，揮發性記憶體模組44的總數可以是更多或更少。

圖5是根據本發明的範例實施例所繪示的訊號校正方法的流程圖。請參照圖5，在步驟S501中，根據內部時脈訊號產生時脈訊號與資料觸發訊號。在步驟S502中，將所述時脈訊號與所述資料觸發訊號分別透過第一訊號路徑與第二訊號路徑傳送至多個揮發性記憶體模組中的目標揮發性記憶體模組。在步驟S503中，獲得所述資料觸發訊號於所述目標揮發性記憶體模組端與所述時脈訊號之間的偏移量。在步驟S504中，響應於所述偏移量大於臨界值，根據所述資料觸發訊號的延遲資訊儲存所述資料觸發訊號的初始延遲設定。

圖6是根據本發明的範例實施例所繪示的訊號校正方法的流程圖。請參照圖6，在步驟S601中，記憶體儲存裝置上電(例如開機或喚醒)。在步驟S602中，根據內部時脈訊號與初始延遲設定產生資料觸發訊號。在步驟S603中，根據所述時脈訊號調整所述資料觸發訊號的延遲量，以將所述資料觸發訊號於所述目標揮發性記憶體模組端與所述時脈訊號對齊。

然而，圖5與圖6中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖5與圖6中各步驟可以實作為多個程式碼或是電路，本案不加以限制。此外，圖5與圖6的方法可以搭配以上範例實施例使用，也可以單獨使用，本案不加以限制。

綜上所述，本發明實施例提供的訊號校準方法、記憶體儲存裝置及記憶體控制電路單元，可針對不同的揮發性記憶體模組來儲存資料觸發訊號的初始延遲設定。特別是，根據所述初始延遲設定所產生的資料觸發訊號在揮發性記憶體端與時脈訊號之間的偏移量會大於臨界值。藉此，在對資料觸發訊號執行寫入均衡後，可減少鎖定後的時脈訊號與資料觸發訊號之間發生時序錯亂的機率。

雖然本案已以實施例揭露如上，然其並非用以限定本案，任何所屬技術領域中具有通常知識者，在不脫離本案的精神和範圍內，當可作些許的更動與潤飾，故本案的保護範圍當視後附的申請專利範圍所界定者為準。

10, 30, 40:記憶體儲存裝置 11, 31, 42:記憶體控制電路單元 12(1)~12(4), 44:揮發性記憶體模組 111, 311:記憶體介面電路 112, 312:記憶體控制器 101, 102:訊號路徑 32:內部時脈產生器 33:時脈路徑電路 34:暫存器 41:連接介面單元 43:非揮發性記憶體模組 CLK:時脈訊號 CMD:指令訊號 ADD:位址訊號 DQS(1)~DQS(4), DQS_SEL(1)~DQS_SEL(4), DQS(i):資料觸發訊號 DQ(1)~DQ(4):資料訊號 S501:步驟(根據內部時脈訊號產生時脈訊號與資料觸發訊號) S502:步驟(將所述時脈訊號與所述資料觸發訊號分別透過第一訊號路徑與第二訊號路徑傳送至多個揮發性記憶體模組中的目標揮發性記憶體模組) S503:步驟(獲得所述資料觸發訊號於所述目標揮發性記憶體模組端與所述時脈訊號之間的偏移量) S504:步驟(響應於所述偏移量大於臨界值，根據所述資料觸發訊號的延遲資訊儲存所述資料觸發訊號的初始延遲設定) S601:步驟(裝置上電) S602:步驟(根據內部時脈訊號與初始延遲設定產生資料觸發訊號) S603:步驟(根據所述時脈訊號調整所述資料觸發訊號的延遲量，以將所述資料觸發訊號於所述目標揮發性記憶體模組端與所述時脈訊號對齊)

圖1是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。 圖2是根據本發明的範例實施例所繪示的時脈訊號與資料觸發訊號於揮發性記憶體模組端的訊號時序示意圖。 圖3是根據本發明的範例實施例所繪示的記憶體控制電路單元的示意圖。 圖4是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。 圖5是根據本發明的範例實施例所繪示的訊號校正方法的流程圖。 圖6是根據本發明的範例實施例所繪示的訊號校正方法的流程圖。

S501:步驟(根據內部時脈訊號產生時脈訊號與資料觸發訊號)

S502:步驟(將所述時脈訊號與所述資料觸發訊號分別透過第一訊號路徑與第二訊號路徑傳送至多個揮發性記憶體模組中的目標揮發性記憶體模組)

S503:步驟(獲得所述資料觸發訊號於所述目標揮發性記憶體模組端與所述時脈訊號之間的偏移量)

S504:步驟(響應於所述偏移量大於臨界值，根據所述資料觸發訊號的延遲資訊儲存所述資料觸發訊號的初始延遲設定)

Claims (21)

1. 一種訊號校準方法，用於記憶體儲存裝置，該記憶體儲存裝置包括多個揮發性記憶體模組，該訊號校準方法包括： 根據內部時脈訊號產生時脈訊號與資料觸發訊號； 將該時脈訊號與該資料觸發訊號分別透過第一訊號路徑與第二訊號路徑傳送至該多個揮發性記憶體模組中的目標揮發性記憶體模組； 獲得該資料觸發訊號於該目標揮發性記憶體模組端與該時脈訊號之間的偏移量；以及 響應於該偏移量大於臨界值，根據該資料觸發訊號的延遲資訊儲存該資料觸發訊號的初始延遲設定。
2. 如請求項1所述的訊號校準方法，其中該資料觸發訊號包括第一資料觸發訊號與第二資料觸發訊號，該第一資料觸發訊號於該目標揮發性記憶體模組端與該時脈訊號之間的第一偏移量不大於該臨界值，該第二資料觸發訊號於該目標揮發性記憶體模組端與該時脈訊號之間的第二偏移量大於該臨界值，且響應於該偏移量大於該臨界值，根據該資料觸發訊號的該延遲資訊儲存該資料觸發訊號的該初始延遲設定的步驟包括： 響應於該第二偏移量大於該臨界值，根據該第二資料觸發訊號的延遲資訊儲存該資料觸發訊號的該初始延遲設定。
3. 如請求項2所述的訊號校準方法，更包括： 響應於該第一偏移量不大於該臨界值，捨棄該第一資料觸發訊號的延遲資訊。
4. 如請求項2所述的訊號校準方法，更包括： 將該第一資料觸發訊號的延遲量增加m個延遲時間單位以產生該第二資料觸發訊號，且該延遲時間單位對應該資料觸發訊號的一個時脈週期的1/n，其中m與n皆為正整數。
5. 如請求項1所述的訊號校準方法，更包括： 在儲存該初始延遲設定後，根據該內部時脈訊號與該初始延遲設定產生該資料觸發訊號；以及 根據該時脈訊號調整該資料觸發訊號的延遲量，以將該資料觸發訊號於該目標揮發性記憶體模組端與該時脈訊號對齊。
6. 如請求項5所述的訊號校準方法，其中根據該內部時脈訊號與該初始延遲設定產生該資料觸發訊號的步驟包括： 偵測開機訊號；以及 響應於該開機訊號，根據該內部時脈訊號與該初始延遲設定產生該資料觸發訊號。
7. 如請求項1所述的訊號校準方法，其中獲得該資料觸發訊號於該目標揮發性記憶體模組端與該時脈訊號之間的該偏移量的步驟包括： 獲得該資料觸發訊號於該目標揮發性記憶體模組端與該時脈訊號之間的多個候選偏移量；以及 對該多個候選偏移量進行統計運算，以獲得該偏移量。
8. 一種記憶體儲存裝置，包括： 連接介面單元，用以耦接至主機系統； 可複寫式非揮發性記憶體模組； 多個揮發性記憶體模組；以及 記憶體控制電路單元，耦接至該連接介面單元、該可複寫式非揮發性記憶體模組及該多個揮發性記憶體模組， 其中該記憶體控制電路單元用以： 根據內部時脈訊號產生時脈訊號與資料觸發訊號； 將該時脈訊號與該資料觸發訊號分別透過第一訊號路徑與第二訊號路徑傳送至該多個揮發性記憶體模組中的目標揮發性記憶體模組； 獲得該資料觸發訊號於該目標揮發性記憶體模組端與該時脈訊號之間的偏移量；以及 響應於該偏移量大於臨界值，根據該資料觸發訊號的延遲資訊儲存該資料觸發訊號的初始延遲設定。
9. 如請求項8所述的記憶體儲存裝置，其中該資料觸發訊號包括第一資料觸發訊號與第二資料觸發訊號，該第一資料觸發訊號於該目標揮發性記憶體模組端與該時脈訊號之間的第一偏移量不大於該臨界值，該第二資料觸發訊號於該目標揮發性記憶體模組端與該時脈訊號之間的第二偏移量大於該臨界值，且該記憶體控制電路單元響應於該偏移量大於該臨界值，根據該資料觸發訊號的該延遲資訊儲存該資料觸發訊號的該初始延遲設定的操作包括： 響應於該第二偏移量大於該臨界值，根據該第二資料觸發訊號的延遲資訊儲存該資料觸發訊號的該初始延遲設定。
10. 如請求項9所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以： 響應於該第一偏移量不大於該臨界值，捨棄該第一資料觸發訊號的延遲資訊。
11. 如請求項9所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以： 將該第一資料觸發訊號的延遲量增加m個延遲時間單位以產生該第二資料觸發訊號，且該延遲時間單位對應該資料觸發訊號的一個時脈週期的1/n，其中m與n皆為正整數。
12. 如請求項8所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以： 在儲存該初始延遲設定後，根據該內部時脈訊號與該初始延遲設定產生該資料觸發訊號；以及 根據該時脈訊號調整該資料觸發訊號的延遲量，以將該資料觸發訊號於該目標揮發性記憶體模組端與該時脈訊號對齊。
13. 如請求項12所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該內部時脈訊號與該初始延遲設定產生該資料觸發訊號的操作包括： 偵測開機訊號；以及 響應於該開機訊號，根據該內部時脈訊號與該初始延遲設定產生該資料觸發訊號。
14. 如請求項8所述的記憶體儲存裝置，其中該記憶體控制電路單元獲得該資料觸發訊號於該目標揮發性記憶體模組端與該時脈訊號之間的該偏移量的操作包括： 獲得該資料觸發訊號於該目標揮發性記憶體模組端與該時脈訊號之間的多個候選偏移量；以及 對該多個候選偏移量進行統計運算，以獲得該偏移量。
15. 一種記憶體控制電路單元，用以控制多個揮發性記憶體模組，該記憶體控制電路單元包括： 記憶體控制器； 記憶體介面電路，耦接至該記憶體控制器與該多個揮發性記憶體模組；以及 控制電路，耦接至該記憶體介面電路， 其中該記憶體介面電路用以根據內部時脈訊號產生時脈訊號與資料觸發訊號， 該記憶體介面電路更用以將該時脈訊號與該資料觸發訊號分別透過第一訊號路徑與第二訊號路徑傳送至該多個揮發性記憶體模組中的目標揮發性記憶體模組， 該控制電路用以獲得該資料觸發訊號於該目標揮發性記憶體模組端與該時脈訊號之間的偏移量，並且 該控制電路更用以響應於該偏移量大於臨界值，根據該資料觸發訊號的延遲資訊儲存該資料觸發訊號的初始延遲設定。
16. 如請求項15所述的記憶體控制電路單元，其中該資料觸發訊號包括第一資料觸發訊號與第二資料觸發訊號，該第一資料觸發訊號於該目標揮發性記憶體模組端與該時脈訊號之間的第一偏移量不大於該臨界值，該第二資料觸發訊號於該目標揮發性記憶體模組端與該時脈訊號之間的第二偏移量大於該臨界值，且該控制電路響應於該偏移量大於該臨界值，根據該資料觸發訊號的該延遲資訊儲存該資料觸發訊號的該初始延遲設定的操作包括： 響應於該第二偏移量大於該臨界值，根據該第二資料觸發訊號的延遲資訊儲存該資料觸發訊號的該初始延遲設定。
17. 如請求項16所述的記憶體控制電路單元，其中該控制電路更用以： 響應於該第一偏移量不大於該臨界值，捨棄該第一資料觸發訊號的延遲資訊。
18. 如請求項16所述的記憶體控制電路單元，其中該記憶體介面電路更用以： 將該第一資料觸發訊號的延遲量增加m個延遲時間單位以產生該第二資料觸發訊號，且該延遲時間單位對應該資料觸發訊號的一個時脈週期的1/n，其中m與n皆為正整數。
19. 如請求項15所述的記憶體控制電路單元，其中該記憶體介面電路更用以： 在儲存該初始延遲設定後，根據該內部時脈訊號與該初始延遲設定產生該資料觸發訊號；以及 根據該時脈訊號調整該資料觸發訊號的延遲量，以將該資料觸發訊號於該目標揮發性記憶體模組端與該時脈訊號對齊。
20. 如請求項19所述的記憶體控制電路單元，其中該記憶體介面電路根據該內部時脈訊號與該初始延遲設定產生該資料觸發訊號的操作包括： 偵測開機訊號；以及 響應於該開機訊號，根據該內部時脈訊號與該初始延遲設定產生該資料觸發訊號。
21. 如請求項15所述的記憶體控制電路單元，其中該控制電路獲得該資料觸發訊號於該目標揮發性記憶體模組端與該時脈訊號之間的該偏移量的操作包括： 獲得該資料觸發訊號於該目標揮發性記憶體模組端與該時脈訊號之間的多個候選偏移量；以及 對該多個候選偏移量進行統計運算，以獲得該偏移量。

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