CN114257220B - 相位插值器的非线性度校准方法 - Google Patents

相位插值器的非线性度校准方法 Download PDF

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Abstract

本申请公开了一种相位插值器的非线性度校准方法，包括：输出第一采样时钟，使第一采样时钟的边沿与参考时钟的边沿对齐；输出第三采样时钟，使第三采样时钟的边沿与参考时钟的边沿对齐；使第一采样时钟的边沿位于参考时钟的边沿以下，输出第二采样时钟，使第二采样时钟的边沿位于参考时钟的边沿以上，计算与第一采样时钟和第二采样时钟对应数字信号的第一差值，第二采样时钟的相位为第一采样时钟和第三采样时钟的相位的平均值；使第二采样时钟的边沿位于参考时钟的边沿以下，输出第三采样时钟，使第三采样时钟的边沿位于参考时钟的边沿以上，计算与第二采样时钟和第三采样时钟对应数字信号的第二差值；使第二差值与第一差值相等。

Description

相位插值器的非线性度校准方法
技术领域
本发明属于集成电路设计领域，具体涉及高速串行接口芯片中物理层电路设计，尤其是其中时钟与数据恢复(clock and data recovery)电路中数控相位插值器(digitalcontrolled phase interpolator)的线性度校准方法。
背景技术
数控相位插值器通常应用于高速串行接口芯片接收端的时钟与数据恢复电路中。它的输入通常为正交的时钟信号，根据输入控制数码的不同，可以通过插值的办法产生多相位的时钟。参考图1所示，相位插值器的基本原理可以由下式来解释：
Figure GDA0003832973770000011
Figure GDA0003832973770000012
其中，α和β分别代表两个正交时钟信号的控制数码，sinθ和cosθ代表两个正交时钟信号。通过数字电路调节不同的α和β的值，可以产生0°～360°之间的各种相位。实际电路设计中，控制数码的位数是有限的，所以名义上可以产生的相位数也是有限的。假设控制数码的位数为M，则其对应的相位插值器相位数为N＝2M。
时钟与数据恢复的电路参考图2所示，相位插值器通常为时钟与数据恢复的电路的重要组成部分，它的性能优劣直接决定了整个串口芯片的整体性能，所以对于它性能的评估是串口芯片测试的重要部分。衡量一个相位插值器性能好坏的一个重要参数就是它的线性度，即各个产生相位间隔的一致性。线性度通常分为差分非线性(DNL)和积分非线性(INL)。差分非线性用来衡量相邻两个相位之间的间隔与理想间隔之间的偏差。积分非线性用来衡量相位的绝对位置与其理想位置之间的偏差。
随着高速串行端口的速度越来越快，时间领域的窗口越来越小，比如10G速率一个比特时间是100ps，到30G时候就只剩30ps了，相位插值器允许的非线性误差要求也越来越小，比如有的应用要求300飞秒左右的积分非线性误差。相位插值器本身会造成一部分误差，而输入时钟相位造成的非线性误差比重越来越大。实现高性能的精准的相位插值，校准输入端和相位插值器本身都很重要。
为了避免上述问题，有些电路设计工程师会在接口芯片中专门设计一些辅助电路，用于测量相位插值器的线性度，但是这种方法会造成额外的负载。另外在300飞秒的精度下，测量电路的误差又需要校准，周而复始。
发明内容
本发明的目的在于提供一种相位插值器的非线性度校准方法，避免了复杂的辅助电路设计从而引入的额外负载以及误差。
本申请一实施例中公开了一种相位插值器的非线性度校准方法，包括：
调整相位插值器输出第一采样时钟，调节参考时钟的延迟，使所述第一采样时钟的边沿与所述参考时钟的边沿对齐；
调整所述相位插值器输出第三采样时钟，调节所述第三采样时钟的延迟，使所述第三采样时钟的边沿与所述参考时钟的边沿对齐，其中，所述第三采样时钟与所述第一采样时钟的相位相差一个采样速率的时间对应的相位；
调节所述参考时钟的延迟，使所述第一采样时钟的边沿位于所述参考时钟的边沿以下，调整所述相位插值器输出第二采样时钟，所述第二采样时钟的边沿位于所述参考时钟的边沿以上，计算与所述第一采样时钟和所述第二采样时钟对应数字信号之间的第一差值，其中，所述第二采样时钟的相位为所述第一采样时钟和第三采样时钟的相位的平均值；
调节所述参考时钟的延迟，使所述第二采样时钟的边沿位于所述参考时钟的边沿以下，调整所述相位插值器输出所述第三采样时钟，所述第三采样时钟的边沿位于所述参考时钟的边沿以上，计算与所述第二采样时钟和所述第三采样时钟对应数字信号之间的第二差值；
调节所述第二采样时钟的延迟，使所述第二差值与所述第一差值相等；
其中，所述参考时钟的频率低于所述第一采样时钟、第二采样时钟和第三采样时钟。
在一优选例中，所述参考时钟的频率与采样时钟对所述参考时钟进行采样的采样速率之间的比例设置为相对于采样时钟的数目的质数。
在一优选例中，所述一个采样速率的时间对应的相位为90°或180°。
在一优选例中，所述第一采样时钟的相位为0°，所述第三采样时钟的相位为90°或180°，所述第二采样时钟的相位为45°或90°。
在一优选例中，使所述第一采样时钟的边沿与所述参考时钟的边沿对齐的步骤中，使所述第一采样时钟的上升沿与所述参考时钟的边沿对齐。
在一优选例中，根据Δdd＝Δd*n/N调节所述相位插值器的第n个控制码对应的电流值的权重值，其中，Δd为所述第一差值，N为所述相位插值器的控制码。
本申请另一实施例中公开了一种相位插值器的非线性度校准方法，包括：
调整相位插值器输出第一采样时钟，调节参考时钟的延迟，使所述第一采样时钟的边沿与所述参考时钟的边沿对齐；
调节所述参考时钟的延迟，使所述第一采样时钟的边沿位于所述参考时钟的边沿以下，调整所述相位插值器以所述第一采样时钟为起点输出相位间隔相等的若干个采样时钟，计算相邻的两个采样时钟对应的数字信号之间的若干个差值；
计算所述若干个差值的平均值，根据每个差值与所述平均值的大小调整所述若干个采样时钟的延迟，使得每个差值等于所述平均值；
其中，所述参考时钟的频率低于所述第一采样时钟及所述若干个采样时钟。
在一优选例中，所述参考时钟的频率与采样时钟对所述参考时钟进行采样的采样速率之间的比例设置为相对于采样时钟的数目的质数。
在一优选例中，根据Δdd＝Δd*n/N调节所述相位插值器的第n个控制码对应的电流值的权重值，其中，Δd为所述第一差值，N为所述相位插值器的控制码。
在一优选例中，所述若干个采样时钟的相位间隔为45°或90°。
本发明所提出的实施方案，通过改变相位插值器的数字码值，改变了相位插值器的输出相位，在模数转换器端可以在数字域分析出相位差别，这种方法避免了复杂的辅助电路设计从而引入的额外负载以及误差。
本说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合(即技术方案)的话，会使得说明书过于冗长。为了避免这个问题，本说明书上述发明内容中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均应该视为在本说明书中已经记载)，除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。
附图说明
参考以下附图描述本申请的非限制性和非穷举性实施例，其中除非另有说明，否则相同的附图标记在各个附图中指代相同的部分。
图1示出了本发明一实施例中相位插值器的基本原理。
图2示出了本发明一实施例中时钟和数据恢复电路的示意图。
图3示出了本发明一实施例中相位插值器的非线性度校准方法的流程图。
图4示出了本发明一实施例中相位插值器的非线性度校准系统的示意图。
图5示出了本发明一实施例中校准相位插值器0°和90°的示意图。
图6示出了本发明一实施例中校准相位插值器45°时计算第一差值的示意图。
图7示出了本发明一实施例中校准相位插值器45°时计算第二差值的示意图。
图8示出了本发明一实施例中校准相位插值器电流值的示意图。
图9示出了本发明另一实施例中相位插值器的非线性度校准方法的流程图。
具体实施方式
现在将描述本申请的各个方面和示例。以下描述提供了用于彻底理解和实现这些示例的描述的具体细节。然而，本领域技术人员将理解，可以在没有许多这些细节的情况下实践本申请。
另外，可能未详细示出或描述一些众所周知的结构或功能，以便简明扼要并避免不必要地模糊相关描述。
在下面给出的描述中使用的术语旨在以其最广泛的合理方式解释，即使它与本申请的某些特定示例的详细描述一起使用。以下甚至可以强调某些术语，然而，任何旨在以任何受限制的方式解释的术语将在本详细描述部分中明确且具体地定义。
实施例一
本申请实施例一中公开了一种相位插值器的非线性度校准方法，图3是本实施例中非线性度校准方法的流程图，该方法包括：
步骤301，调整相位插值器输出第一采样时钟，调节参考时钟的延迟，使所述第一采样时钟的边沿与所述参考时钟的边沿对齐，其中，所述参考时钟的频率低于所述采样时钟。在一实施例中，使所述第一采样时钟的边沿与所述参考时钟的边沿对齐的步骤中，使所述第一采样时钟的上升沿与所述参考时钟的边沿对齐，即：与所述参考时钟上升沿的零点对齐。在一实施例中，所述第一采样时钟的相位例如为0°。
步骤302，调整所述相位插值器输出第三采样时钟，调整所述第三采样时钟的延迟，使所述第三采样时钟的边沿与所述参考时钟的边沿对齐，其中，所述第三采样时钟与所述第一采样时钟的相位相差一个采样速率的时间对应的相位。在一实施例中，所述一个采样速率的时间对应的相位为90°或180°，则所述第三采样时钟的相位可以为90°或180°。应当理解，此时第三采样时钟的边沿与所述参考时钟的边沿应当对齐。
步骤303，调整相位插值器输出第一采样时钟，调节所述参考时钟的延迟，使所述第一采样时钟的边沿位于所述参考时钟的边沿以下，调整所述相位插值器输出第二采样时钟，所述第二采样时钟的边沿位于所述参考时钟的边沿以上，计算与所述第一采样时钟和所述第二采样时钟对应数字信号之间的第一差值，其中，所述第二采样时钟的相位为所述第一采样时钟和第三采样时钟的相位的平均值。在一实施例中，所述第二采样时钟的相位可以为45°或90°。
步骤304，调整所述参考时钟的延迟，使所述第二采样时钟的边沿位于所述参考时钟的边沿以下，调整所述相位插值器输出所述第三采样时钟，所述第三采样时钟的边沿位于所述参考时钟的边沿以上，计算与所述第二采样时钟和所述第三采样时钟对应数字信号之间的第二差值。
步骤305，调整所述第二采样时钟的延迟，使所述第二差值与所述第一差值相等。
应当注意，参考时钟输入到模数转换器，作为校准相位插值器的非线性度的输入信号，采样时钟对参考时钟进行采样。在一实施例中，所述参考时钟的频率与采样时钟对所述参考时钟进行采样的采样速率之间的比例设置为相对于采样时钟的数目的质数，以便每个采样时钟都有机会采样参考时钟的边沿。在一个实施例中，所述采样时钟的数目为2n，低频参考时钟信号的频率与采样速率之间的比例设置为任意奇数。
在一实施例中，根据Δdd＝Δd*n/N调节所述相位插值器的第n个控制码对应的电流值的权重值，其中，Δd为所述第一差值，N为所述相位插值器控制码。应当理解，第一差值应当是校准第二采样时钟后重新计算的数字差值。
为了能够更好地理解本说明书的技术方案，下面结合一个具体的例子来进行说明，该例子中罗列的细节主要是为了便于理解，不作为对本申请保护范围的限制。
图4所示的是相位插值器校准方法的模块示意图，包括数模转换器(ADC)401、数字引擎402和相位插值器403。其中，数模转换器401包括多个子ADC，相位插值器403的输出相位由相位插值器403的八个输入相位插值组成，并把时钟CLK0、CLK45、CLK90、CLK135、CLK180、CLK225、CLK270、CLK315、CLK360输出到模数转换器402用于采样和模数转换。通常，参考时钟为2的幂次方，低频参考时钟信号的频率与采样速率之间的比例设置为任意奇数，即：用于校准的输入数据通路是采用一个采样频率的奇数分频产生的低速参考时钟。在模数转换器的数据输入端，假设在过零点附近，输入信号是完全线性的。延迟线404用于调节参考时钟的延迟，延迟线405用于调节输入相位插值器402的八个输入的延迟。
首先，校准CLK0和CLK90
参考图5所示，调整相位插值器403输出相位0°和180°的一对采样时钟(CLK0和CLK180)到数模转换器401，通过延迟线404调节参考时钟的延迟，使得所述相位0°的采样时钟的上升沿与所述参考时钟的边沿(零点)对齐。之后，调整所述相位插值器403输出相位90°和270°的一对采样时钟(CLK90和CLK270)到数模转换器401，通过延迟线405调整所述90°的采样时钟对应的输入的延迟，使得所述相位90°的采样时钟的上升沿与所述参考时钟的边沿对齐。
接着，基于校准的CLK0和CLK90校准CLK45
参考图6所示，调整相位插值器403输出相位0°和180°的一对采样时钟(CLK0和CLK180)到数模转换器401，通过延迟线404调节参考时钟的延迟，使得所述相位0°的采样时钟的上升沿位于所述参考时钟的边沿以下；调整相位插值器403输出相位45°和225°的一对采样时钟(CLK45和CLK225)，调节参考时钟的延迟，使得所述相位45°的采样时钟的上升沿位于所述参考时钟的边沿以上，所述相位0°的采样时钟与所述相位45°的采样时钟之间会有一个时间差Δt1，他们的采样值被模数转换器转成数字后可以得到数字差值Δd1。参考图7所示，调节参考时钟的延迟，使得所述相位45°的采样时钟的上升沿位于所述参考时钟的边沿以下；调整相位插值器输出相位90°和270°的一对采样时钟(CLK90和CLK270)，调节参考时钟的延迟，使得所述相位90°的采样时钟的上升沿位于所述参考时钟的边沿以上，所述相位45°的采样时钟与所述相位90°的采样时钟之间会有一个时间差Δt2，他们的采样值被模数转换器转成数字后可以得到数字差值Δd2；通过延迟线405调整所述45°的采样时钟对应的输入的延迟，使得数字差值Δd1和数字差值Δd2相等，从而完成CLK45的校准。
接着，基于校准的CLK90和CLK180校准CLK135
调节参考时钟的延迟，使得所述相位90°的采样时钟的上升沿位于所述参考时钟的边沿以下，调整相位插值器输出相位135°和315°的一对采样时钟(CLK135和CLK315)，调节参考时钟的延迟，使得所述相位135°的采样时钟的上升沿位于所述参考时钟的边沿以上，所述相位90°的采样时钟与所述相位135°的采样时钟之间会有一个时间差Δt3，他们的采样值被模数转换器转成数字后可以得到数字差值Δd3；调节参考时钟的延迟，使得所述相位135°的采样时钟的上升沿位于所述参考时钟的边沿以下；调整相位插值器输出相位180°和0°的一对采样时钟(CLK180和CLK0)，调节参考时钟的延迟，使得所述相位180°的采样时钟的上升沿位于所述参考时钟的边沿以上，所述相位135°的采样时钟与所述相位180°的采样时钟之间会有一个时间差Δt4，他们的采样值被模数转换器转成数字后可以得到数字差值Δd4；通过延迟线405调整所述135°的采样时钟对应的输入的延迟，使得数字差值Δd3和数字差值Δd4相等，从而完成CLK135的校准。
应当理解，校准CLK135的过程与校准CLK45的过程类似。此外，以此类推，基于校准的CLK180和CLK270校准CLK225，基于校准的CLK270和CLK360校准CLK315，从而完成八个输入的校准，在此不做赘述。
本实施例中，以相位插值器403的输出相位由相位插值器403的八个输入相位插值组成，相位插值器输出一对的采样时钟为例进行说明，本领域技术人员应当理解，相位插值器还可以采用16、32个等输入，输出四个、八个采样时钟，此亦在本发明保护的思想范围内，本发明对此不予限制。
再次，对相位插值器的电流值进行校准
校准完输入的时钟后，可以校准相位插值器内部的各个控制码值对应的电流大小。例如N＝32，根据已校准的45度得到的数字差值Δd的值，那么码值1对应的Δdd＝Δd/32，码值2对应的Δdd＝Δd/16，码值3对应的Δdd＝Δd*3/32，依次类推，以此为目标调整对应码值的电流大小实现更精准的非线性校准。
实施例二
本申请的一实施例中公开了一种相位插值器的非线性度校准方法，图9示出了本实施例中的非线性度校准方法的流程图，该方法包括：
步骤901，调整相位插值器输出第一采样时钟，调节参考时钟的延迟，使所述第一采样时钟的边沿与所述参考时钟的边沿对齐，其中，所述参考时钟的频率低于所述采样时钟。在一实施例中，所述第一采样时钟的相位例如为0°。
步骤902，调节所述参考时钟的延迟，使所述第一采样时钟的边沿位于所述参考时钟的边沿以下，调整所述相位插值器以所述第一采样时钟为起点输出相位间隔相等的若干个采样时钟，计算相邻的两个采样时钟对应的数字信号之间的若干个差值。在一实施例中，所述若干个采样时钟的相位间隔为45°或90°。例如，间隔45°，则依次输出CLK45、CLK90、CLK135、CLK180、CLK225、CLK270、CLK315、CLK360，计算相邻的采样时钟对应的数字信号之间的差值。
步骤903，计算所述若干个差值的平均值，根据每个差值与所述平均值的大小调整所述若干个采样时钟的延迟，使得每个差值等于所述平均值。
应当注意，参考时钟输入到模数转换器，作为校准相位插值器的非线性度的输入信号，采样时钟对参考时钟进行采样。在一实施例中，所述参考时钟的频率与采样时钟对所述参考时钟进行采样的采样速率之间的比例设置为相对于采样时钟的数目的质数，以便每个采样时钟都有机会采样参考时钟的边沿。在一个实施例中，所述采样时钟的数目为2n，低频参考时钟信号的频率与采样速率之间的比例设置为任意奇数。
在一实施例中，根据Δdd＝Δd*n/N调节所述相位插值器的第n个控制码对应的电流值的权重值，其中，Δd为所述第一差值，N为所述相位插值器控制码。
需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。
在本说明书提及的所有文献都被认为是整体性地包括在本申请的公开内容中，以便在必要时可以作为修改的依据。此外应理解，以上所述仅为本说明书的较佳实施例而已，并非用于限定本说明书的保护范围。凡在本说明书一个或多个实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本说明书一个或多个实施例的保护范围之内。
在一些情况下，在权利要求书中记载的动作或步骤可以按照不同于实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序才能实现期望的结果。在某些实施方式中，多任务处理和并行处理也是可以的或者可能是有利的。

Claims (10)

1.一种相位插值器的非线性度校准方法，其特征在于，包括：
调整相位插值器输出第一采样时钟，调节参考时钟的延迟，使所述第一采样时钟的边沿与所述参考时钟的边沿对齐；
调整所述相位插值器输出第三采样时钟，调节所述第三采样时钟的延迟，使所述第三采样时钟的边沿与所述参考时钟的边沿对齐，其中，所述第三采样时钟与所述第一采样时钟的相位相差一个采样速率的时间对应的相位；
调节所述参考时钟的延迟，使所述第一采样时钟的边沿位于所述参考时钟的边沿以下，调整所述相位插值器输出第二采样时钟，所述第二采样时钟的边沿位于所述参考时钟的边沿以上，计算与所述第一采样时钟和所述第二采样时钟对应数字信号之间的第一差值，其中，所述第二采样时钟的相位为所述第一采样时钟和第三采样时钟的相位的平均值；
调节所述参考时钟的延迟，使所述第二采样时钟的边沿位于所述参考时钟的边沿以下，调整所述相位插值器输出所述第三采样时钟，所述第三采样时钟的边沿位于所述参考时钟的边沿以上，计算与所述第二采样时钟和所述第三采样时钟对应数字信号之间的第二差值；
调节所述第二采样时钟的延迟，使所述第二差值与所述第一差值相等；
其中，所述参考时钟的频率低于所述第一采样时钟、第二采样时钟和第三采样时钟。
2.根据权利要求1所述的相位插值器的非线性度校准方法，其特征在于，所述参考时钟的频率与采样时钟对所述参考时钟进行采样的采样速率之间的比例设置为相对于采样时钟的数目的质数。
3.根据权利要求1所述的相位插值器的非线性度校准方法，其特征在于，所述一个采样速率的时间对应的相位为90°或180°。
4.根据权利要求3所述的相位插值器的非线性度校准方法，其特征在于，所述第一采样时钟的相位为0°，所述第三采样时钟的相位为90°或180°，所述第二采样时钟的相位为45°或90°。
5.根据权利要求1所述的相位插值器的非线性度校准方法，其特征在于，使所述第一采样时钟的边沿与所述参考时钟的边沿对齐的步骤中，使所述第一采样时钟的上升沿与所述参考时钟的边沿对齐。
6.根据权利要求1所述的相位插值器的非线性度校准方法，其特征在于，根据Δdd＝Δd*n/N调节所述相位插值器的第n个控制码对应的电流值的权重值，其中，Δd为所述第一差值，N为所述相位插值器的控制码。
7.一种相位插值器的非线性度校准方法，其特征在于，包括：
调整相位插值器输出第一采样时钟，调节参考时钟的延迟，使所述第一采样时钟的边沿与所述参考时钟的边沿对齐；
调节所述参考时钟的延迟，使所述第一采样时钟的边沿位于所述参考时钟的边沿以下，调整所述相位插值器以所述第一采样时钟为起点输出相位间隔相等的若干个采样时钟，计算相邻的两个采样时钟对应的数字信号之间的若干个差值；
计算所述若干个差值的平均值，根据每个差值与所述平均值的大小调整所述若干个采样时钟的延迟，使得每个差值等于所述平均值；
其中，所述参考时钟的频率低于所述第一采样时钟及所述若干个采样时钟。
8.根据权利要求7所述的相位插值器的非线性度校准方法，其特征在于，所述参考时钟的频率与采样时钟对所述参考时钟进行采样的采样速率之间的比例设置为相对于采样时钟的数目的质数。
9.根据权利要求7所述的相位插值器的非线性度校准方法，其特征在于，根据Δdd＝Δd*n/N调节所述相位插值器的第n个控制码对应的电流值的权重值，其中，Δd为第一差值，N为所述相位插值器的控制码。
10.根据权利要求7所述的相位插值器的非线性度校准方法，其特征在于，所述若干个采样时钟的相位间隔为45°或90°。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6094082A (en) * 1998-05-18 2000-07-25 National Semiconductor Corporation DLL calibrated switched current delay interpolator
US9306729B2 (en) * 2014-01-14 2016-04-05 International Business Machines Corporation Phase interpolator calibration
CN104811165B (zh) * 2014-01-23 2017-07-04 成都振芯科技股份有限公司 一种相位插值器控制电路
US9485039B1 (en) * 2015-06-11 2016-11-01 Applied Micro Circuits Corporation Calibration and tracking of receiver
CN109076032B (zh) * 2016-02-23 2020-09-25 华为技术有限公司 校准相位偏移并提高波特率采样检相器增益的ffe辅助cdr
US20180324013A1 (en) * 2017-05-02 2018-11-08 MACOM Technology Solutions Holding, Inc. Phase interpolation calibration for timing recovery
CN110719090A (zh) * 2018-07-12 2020-01-21 新港海岸(北京)科技有限公司 一种相位插值器的自动校准电路及方法
TWI700896B (zh) * 2019-02-01 2020-08-01 群聯電子股份有限公司 訊號校正電路、記憶體儲存裝置及訊號校正方法
US10833682B1 (en) * 2019-09-25 2020-11-10 Silicon Laboratories Inc. Calibration of an interpolative divider using a virtual phase-locked loop

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