CN115425972A - 高速级联模数转换器电路的误差校准电路 - Google Patents

Abstract

本申请公开了一种高速级联模数转换器电路的误差校准电路，包括：时钟生成电路，生成参考时钟信号和多路采样时钟；随机数发生器，根据基于时间随机信号、至少一个幅度随机信号和参考时钟生成的控制信号调节叠加到参考时钟信号上的注入电流；多个采样电路，分别接收参考时钟信号和多路采样时钟中的一路，多个采样电路分别对参考时钟信号进行采样；若干组ADC单元，每组ADC单元包括多个子ADC电路，每个采样电路分别对应连接一组ADC单元并输出采样信号到相连的一组ADC单元，相连的一组ADC单元对采样的参考时钟信号进行模数转换为数字信号；校准电路，连接到若干组ADC单元，用于接收转换的数字信号并根据数字信号对多路采样时钟进行校准。

Description

高速级联模数转换器电路的误差校准电路

技术领域

本发明一般涉及集成电路技术领域，特别涉及一种高速级联模数转换器电路的误差校准电路。

背景技术

模数转换器(ADC)广泛应用于电子系统中。电子系统的外部输入信号通常是模拟信号，借助ADC将模拟信号转换为数字信号，并进行进一步的数字处理。ADC具有多种架构，其中逐次逼近型ADC(SAR ADC)由于结构较简单，精度较高，功耗较低的优点，广泛应用于高速大容量的ADC中。

ADC的工作过程包括采样、保持和编码三个阶段，SAR ADC的原理可以用图1解释，利用比较器判断，逐次逼近输入电压的值，最终得到一个较精确的输出数字信号。

时间交织架构的ADC利用多个ADC进行交替采样工作，实现了采样速度的大幅度提升，高速电路中基本都采用了时间交织架构。

高速ADC是高速串行接口芯片、非相干/相干光芯片必不可少的组成部分，它的采样速率以及采样精度直接决定了芯片的整体性能。当前对芯片速率的诉求越来越高，另一方面，同时实现高速率和高精度的ADC存在一定的技术挑战。当前学界及工业界的研究中，有一些针对ADC本身进行优化，采用更优良的材料或者优化的工艺，提高速率和精度，但也带来工程实现的困难和成本的提高；另外也有一些针对ADC校准算法的研究，例如后台校准，即在系统正常运行过程中进行不间断校准，但该方法鲁棒性和稳定性较差，实际应用面较窄；而对于许多前台校准方法(利用校准电路，提前进行校准和标定)，存在算法原理复杂和校准电路复杂的问题，大幅度增加了功耗和成本。

发明内容

本发明的目的在于提供一种高速级联模数转换器电路的误差校准电路，电路架构简单易行，只需增加较少的电路即可实现延时、带宽、比例和线性度的校准功能。

本申请提供了一种高速级联模数转换器电路的误差校准电路，包括：

时钟生成电路，用于生成参考时钟信号和多路采样时钟；

随机数发生器，所述随机数发生器根据基于时间随机信号、至少一个幅度随机信号和所述参考时钟生成的控制信号调节叠加到所述参考时钟信号上的注入电流；

多个采样电路，分别接收所述参考时钟信号和多路采样时钟中的一路，所述多个采样电路分别对所述参考时钟信号进行采样；

若干组ADC单元，每组ADC单元包括多个子ADC电路，每个所述采样电路分别对应连接一组ADC单元并输出采样信号到相连的一组ADC单元，所述相连的一组ADC单元对采样的参考时钟信号进行模数转换为数字信号；以及

校准电路，所述校准电路连接到所述若干组ADC单元，用于接收转换的数字信号并根据所述数字信号对所述多路采样时钟进行校准。

在一优选例中，所述随机数发生器包括：

延迟控制电路，所述延迟控制电路接收所述时间随机信号和参考时钟；

触发器，所述触发器接收一个幅度随机信号、所述参考时钟和所述延迟控制电路的输出，并输出PAM4调制信号；以及

PAM4调制电路，所述PAM4调制电路包括两个调制单元，所述每个调制单元包括第一和第二PMOS晶体管、第一和第二NMOS晶体管、以及放大器，其中，所述第一和第二PMOS晶体管的源极均连接电流源，漏极分别连接所述放大器的两个输入端，所述第一和第二NMOS晶体管的漏极分别连接所述放大器的两个输入端，源极均连接电流源，其中，所述PAM4调制信号分别连接所述第一和第二PMOS晶体管以及所述第一和第二NMOS晶体管的栅极，其中，所述放大器输出±3I、±I和0的注入电流到所述参考时钟。

在一优选例中，所述随机数发生器包括：

延迟控制电路，所述延迟控制电路接收所述时间随机信号和参考时钟；

失配控制电路，所述失配控制电路接收两个幅度随机信号和参考时钟；

触发器，所述触发器接收所述失配控制电路和所述延迟控制电路的输出，并输出PAM4调制信号；以及

PAM4调制电路，所述PAM4调制电路包括三个调制单元，所述每个调制单元包括第一和第二PMOS晶体管、第一和第二NMOS晶体管、以及放大器，其中，所述第一和第二PMOS晶体管的源极均连接电流源，漏极分别连接所述放大器的两个输入端，所述第一和第二NMOS晶体管的漏极分别连接所述放大器的两个输入端，源极均连接电流源，其中，所述PAM4调制信号分别连接所述第一和第二PMOS晶体管以及所述第一和第二NMOS晶体管的栅极，其中，所述放大器输出±3I、±I和0的注入电流到所述参考时钟。

在一优选例中，所述时钟生成电路包括多相时钟发生器和时钟校准电路，所述时钟校准电路包括：依次连接的预除电路、鉴相器、压控振荡器和输出分频器，以及十六相分频器，所述十六相分频器一端连接在所述预除电路和鉴相器之间，另一端连接在所述压控振荡器和输出分频器之间，所述预除电路接收输入时钟并除以预定值。

在一优选例中，所述采样电路对所述参考时钟中位于上升沿或下降沿两侧的两个时刻进行采样获得两个边界值，所述校准电路根据所述两个边界值对应的差值生成带宽校准控制字。

在一优选例中，所述校准电路将所述转换的数字信号的最大值与目标值进行比较并生成比例校准控制字。

在一优选例中，所述采样电路对所述参考时钟中零点进行采样获得零电压，位于上升沿或下降沿一侧的两个时刻进行采样获得两个电压值，以及位于上升沿或下降沿另一侧对称的两个时刻进行采样获得对称的两个电压值，所述校准电路根据获得的电压值生成非线性控制字使得所述两个电压值之间满足3倍的关系。

在一优选例中，所述随机数发生器在所述参考时钟信号中分别注入±3I、±I和0的电流，所述校准电路分别获取注入电流后的参考时钟信号对应的数字信号并根据获得的数字信号生成非线性控制字使得注入±3I、±I电流对应的数字信号满足3倍的关系。

在一优选例中，所述校准电路通过多次求平均方法、bang-bang控制方法或比例积分方法得到校准控制字。

相对于现有技术，本申请至少一具有以下技术效果：

1)电路架构简单易行，只需增加较少的电路即可实现延时、带宽、比例和线性度的功能。

2)校准方法基本涵盖了大部分的误差，同时实现简单，鲁棒性强。

3)同时实现了高速率、高精度和低功耗的设计目标。

本申请的说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合(即技术方案)的话，会使得说明书过于冗长。为了避免这个问题，本申请上述发明内容中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均应该视为在本说明书中已经记载)，除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。

附图说明

参考以下附图描述本申请的非限制性和非穷举性实施例，其中除非另有说明，否则相同的附图标记在各个附图中指代相同的部分。

图1示出了逐次逼近型ADC原理图。

图2示出了本申请一个实施例中高速级联模数转换器电路的误差校准电路的示意图。

图3示出了本申请一个实施例中随机数发生器的示意图。

图4示出了本申请一个实施例中具有DEM的随机数发生器的示意图。

图5示出了本申请一个实施例中参考时钟生成电路的示意图。

图6示出了本申请一个实施例中延时校准和带宽校准的原理图。

图7示出了本申请一个实施例中比例校准和非线性校准的原理图。

具体实施方式

在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。

为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请的实施方式作进一步地详细描述。

本申请提供了一种高速级联模数转换器电路的误差校准电路，图2示出了一个实施例中高速级联模数转换器电路的误差校准电路的示意图。该校准电路包括时钟生成电路、随机数发生器、多个采样电路、若干组ADC单元和校准电路。时钟生成电路用于生成参考时钟信号和多路采样时钟。所述随机数发生器根据基于时间随机信号、至少一个幅度随机信号和所述参考时钟生成的控制信号调节叠加到所述参考时钟信号上的注入电流。多个采样电路分别接收所述参考时钟信号和多路采样时钟中的一路，所述多个采样电路分别对所述参考时钟信号进行采样。每组ADC单元包括多个子ADC电路，每个所述采样电路分别对应连接一组ADC单元并输出采样信号到相连的一组ADC单元，所述相连的一组ADC单元对采样的参考时钟信号进行模数转换为数字信号。所述校准电路连接到所述若干组ADC单元，用于接收转换的数字信号并根据所述数字信号对所述多路采样时钟进行校准。

输入到模数转换电路的信号通过一个多路选择器进行选择，可以是模拟输入信号，也可以是时钟校准电路产生的参考时钟(即测试信号)。参考时钟可以用于ADC的校准。随机数产生器会产生随机序列叠加在参考时钟上，使得在延时误差较小时，校准电路仍然能够识别延时误差，从而大幅度提高校准精度。随机数产生器可以由下文的图3和图4解释。幅度随机信号PNA和时间随机信号PNT都是由校准电路产生的PRBS随机信号，PNA是幅度上的随机信号，叠加在参考时钟上，可以用于延迟校准，提高延迟校准的精度。PNT是时间上的随机信号，改变参考时钟的时间(提前或滞后)，可以用于带宽校准。根据PNA、PNT和参考时钟CLKref，可以产生非线性校准PAM4输入电路的控制信号D和DB，用以产生非线性校准所需的PAM4调制信号。

在一实施例中，参考图3所示，所述随机数发生器包括：延迟控制电路301、触发器302和PAM4调制电路。所述延迟控制电路301接收所述时间随机信号PNT和参考时钟CLKref。所述触发器302接收一个幅度随机信号PNA、所述参考时钟CLKref和所述延迟控制电路301的输出，并输出PAM4调制信号D、DB。所述PAM4调制电路包括两个调制单元303、304，所述每个调制单元包括第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1\第二NMOS晶体管N2、以及放大器305。所述第一PMOS晶体管P1和第二PMOS晶体管P2的源极均连接电流源，漏极分别连接所述放大器305的两个输入端，所述第一NMOS晶体管N1和第二NMOS晶体管N2的漏极分别连接所述放大器305的两个输入端，源极均连接电流源。所述PAM4调制信号D、DB分别连接所述第一PMOS晶体管P1和第二PMOS晶体管P2以及所述第一NMOS晶体管N1和第二NMOS晶体管N2的栅极。其中，第一调制单元303的所述第一PMOS晶体管P1和第二PMOS晶体管P2以及所述第一NMOS晶体管N1和第二NMOS晶体管N2均连接第一电流源，第二调制单元304的所述第一PMOS晶体管P1和第二PMOS晶体管P2以及所述第一NMOS晶体管N1和第二NMOS晶体管N2均连接第二电流源。其中，第二电流源为2I，第一电流源为I。所述放大器305的两个输入端分别连接一对差分输入信号VINP、VINN，并且两个输入端之间分别通过一个电阻连接共模电压VCM，放大器305的输出注入电流到所述参考时钟。

在一实施例中，参考图4所示，所述随机数发生器包括：延迟控制电路401、失配控制电路404、触发器402和PAM4调制电路。所述延迟控制电路401接收所述时间随机信号PNT和参考时钟CLKref。所述失配控制电路接收两个幅度随机信号PNA1、PNS2和参考时钟CLKref。所述触发器402接收所述失配控制电路404和所述延迟控制电路401的输出，并输出PAM4调制信号D、DB。所述PAM4调制电路包括三个调制单元，所述每个调制单元包括第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1\第二NMOS晶体管N2、以及放大器305。所述第一PMOS晶体管P1和第二PMOS晶体管P2的源极均连接电流源，漏极分别连接所述放大器305的两个输入端，所述第一NMOS晶体管N1和第二NMOS晶体管N2的漏极分别连接所述放大器305的两个输入端，源极均连接电流源。所述PAM4调制信号D、DB分别连接所述第一PMOS晶体管P1和第二PMOS晶体管P2以及所述第一NMOS晶体管N1和第二NMOS晶体管N2的栅极。其中，三个调制单元403的所述第一PMOS晶体管P1和第二PMOS晶体管P2以及所述第一NMOS晶体管N1和第二NMOS晶体管N2均连接第一电流源。第一电流源为I。其中，所述放大器405的两个输入端分别连接一对差分输入信号VINP、VINN，并且两个输入端之间分别通过一个电阻连接共模电压VCM，放大器405的输出注入电流到所述参考时钟。

图3和图4代表了两种随机数注入方式及PAM4调制信号的产生方式，其目的是一致的。图3带有两级电流注入电路，可以分别产生±I和±2I的电流。图4带有三级电流注入电路，可以产生三个±I的电流。最终，随机数发生器通过开关信号组合为±3I、±I和0的输出电流。图4由于有三级电流注入电路，因此需要PNA以及两个CLKref信号，所以需要增加控制电路以消除三个信号之间的延迟，这个控制电路就是图4中的DEM。

开关信号Q1、Q2等等可以通过不同的延时电路产生并控制sub-ADC的采样顺序。多个sub-ADC可以分为一组，组内sub-ADC的数量由时钟发生器可产生的相位数决定，常见的包括4相和8相。不同组之间的采样顺序由开关信号Q1、Q2等等决定。sub-ADC并不局限与逐次逼近型ADC，基本所有类型的ADC都可以作为sub-ADC进行应用。开关信号Q1、Q2等等驱动ADC轮流进行采样，将采集到的信号送入校准电路或者后续的数字处理电路。

在一实施例中，所述时钟生成电路包括多相时钟发生器和时钟校准电路。所述多相时钟发生器生成多路采样时钟信号。参考图5所示，所述时钟校准电路包括：依次连接的预除电路501、鉴相器502、压控振荡器503和输出分频器504，以及十六相分频器505，所述十六相分频器505一端连接在所述预除电路501和鉴相器502之间，另一端连接在所述压控振荡器503和输出分频器504之间，所述预除电路501接收输入时钟并除以预定值Dpre。模数转换器的校准方法需要借助特定频率的参考时钟，经过时钟校准电路一系列简单的电路操作后，可以得到精确的参考时钟。同时为了提高灵活性，在出口处可以通过参数配置(Dout)得到不同频率的参考时钟，分别满足不同校准方法的需求。

在一实施例中，所述采样电路对所述参考时钟中位于上升沿或下降沿两侧的两个时刻进行采样获得两个边界值，所述校准电路根据所述两个边界值对应的差值生成带宽校准控制字。

在一实施例中，所述校准电路将所述转换的数字信号的最大值与目标值进行比较并生成比例校准控制字。

在一实施例中，所述采样电路对所述参考时钟中零点进行采样获得零电压，位于上升沿或下降沿一侧的两个时刻进行采样获得两个电压值，以及位于上升沿或下降沿另一侧对称的两个时刻进行采样获得对称的两个电压值，所述校准电路根据获得的电压值生成非线性控制字使得所述两个电压值之间满足3倍的关系。

在一实施例中，所述随机数发生器在所述参考时钟信号中分别注入±3I、±I和0的电流，所述校准电路分别获取注入电流后的参考时钟信号对应的数字信号并根据获得的数字信号生成非线性控制字使得注入±3I、±I电流对应的数字信号满足3倍的关系。

在一实施例中，所述校准电路通过多次求平均方法、bang-bang控制方法或比例积分方法得到校准控制字。

为了能够更好地理解本申请的技术方案，下文对ADC的校准方法进行具体说明，该例子中罗列的细节主要是为了便于理解，不作为对本申请保护范围的限制。

延时校准方法可以用图6解释。相位采样电路利用参考时钟和ADC的输出信号，对上升沿或下降沿的电压进行采样，得到的结果返回至校准电路。校准电路通过一定方法计算得到延时控制字，并调整采样时钟，最终使采样得到的上升沿或下降沿电压迫近为0。校准电路可以通过多次求平均方法，或者bang-bang控制方法，或者比例积分方法等，得到延时控制字。延时校准控制字输出到Q1、Q2等采样信号的延迟控制电路。

由于应用了特殊的级联结构，因此不同级的ADC之间存在带宽不匹配的问题。为了进一步提高精度，本方案设计了带宽校准补偿方法。其原理同样可以以图6解释。当带宽较窄时，上升沿或者下降沿的斜率也相应的较小，电压变化较慢。当两级带宽不匹配时，会引起其他依赖上升沿过零点或者下降沿过零点的校准算法(比如延时校准)的误差，同时在正常采样时，也会因为过零点的不匹配引起误差。带宽校准可以通过对参考时钟的上升沿或者下降沿进行采样(时刻PNT-和PNT+)，得到上升沿或者下降沿的两个边界值，通过调整边界值一致，实现不同级之间ADC的带宽匹配。其中，Vtran表示过零点电压，Vtran(PNT+)和Vtran(PNT-)分别表示两个边界点电压，

时刻PNT-和PNT+可以多种方式判定，第一，通过门限电压方法确定。如申请人提交的申请号为CN2020108090800的专利中所述，采用-Vth～+Vth确定过零点位置，这里采用-Vth-Vth_PNT～-Vth确定时刻PNT-，采用Vth～Vth+Vth_PNT确定时刻PNT+。在每一个上升沿或者下降沿都能采样得到PNT-和PNT+时刻的两个电压值，其差值即为输入信号带宽的表征量。第二，直接利用前述的随机数发生器的PNT，控制参考时钟在过零点前后移动。PNT为负数时，参考时钟会提前，此时本应过零的采样点采到的是负数；同样PNT为正数时，此时本应过零的采样点采到的是正数。此时，PNT-和PNT+是一段持续的时间，可能包括多个采样点，因此通过求平均即可得到两个值。与方法一类似，以两个电压值的差值作为输入信号带宽的表征量。通过该差值产生带宽控制字反馈调节ADC，使得不同级之间的ADC带宽可以匹配。校准电路可以通过多次求平均方法，或者bang-bang控制方法，或者比例积分方法等，得到带宽控制字。带宽校准控制字送到Q1、Q2入口的可调电容中。

比例校准方法可以用图7解释。输出的数字信号需要控制在一定的电压范围，通过采样可以得到输出电压的正负最大值，将该值反馈至校准电路并与目标值进行比较，可以得到比例控制的控制字。将该控制字送至sub-ADC中，可以对电压范围进行比例调节。同样的，校准电路可以通过多次求平均方法，或者bang-bang控制方法，或者比例积分方法等，得到输出电压的比例控制字。比例控制字输出到每个sub-ADC电路中。

非线性校准同样可以用图7解释。为了进行非线性的校准，本方案采用了五电平的输入信号作为非线性校准的输入信号，实际上不需要局限于5电平，凡是能形成线性关系的多电平均可，这里仅以5电平为例。这里同样两种方式，方法一，输入仍然是和延迟校准一样的，正弦的参考时钟CLKref，其正方向有两个电压，VA2和VA1，且满足VA2＝3*VA1；负方向有两个和正方向对称的电压，除此之外还有一个零电平。同样的，这里的5个电平信号也是根据与延时校准，带宽校准类似的Vth门限方法得到。基于此，采样电路可以采集得到5个不同的电平值，由于非线性的存在，VA2和VA1的关系将无法满足3倍关系。校准电路可以根据实际得到的VA2、VA1，利用多次求平均方法、bang-bang控制方法、比例积分方法等得到非线性控制字，从而调整VA1、VA2满足3倍关系。方法二，利用前述的随机数注入电路产生的PAM4信号(±1，±3,0)，直接得到5个电平。对5个电平直接采样即可。非线性校准控制字输出到ADC入口的多级驱动器中。

需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。

在本说明书提及的所有文献都被认为是整体性地包括在本申请的公开内容中，以便在必要时可以作为修改的依据。此外应理解，以上所述仅为本说明书的较佳实施例而已，并非用于限定本说明书的保护范围。凡在本说明书一个或多个实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本说明书一个或多个实施例的保护范围之内。

Claims (9)

1.一种高速级联模数转换器电路的误差校准电路，其特征在于，包括：

时钟生成电路，用于生成参考时钟信号和多路采样时钟；

随机数发生器，所述随机数发生器根据基于时间随机信号、至少一个幅度随机信号和所述参考时钟生成的控制信号调节叠加到所述参考时钟信号上的注入电流；

多个采样电路，分别接收所述参考时钟信号和多路采样时钟中的一路，所述多个采样电路分别对所述参考时钟信号进行采样；

若干组ADC单元，每组ADC单元包括多个子ADC电路，每个所述采样电路分别对应连接一组ADC单元并输出采样信号到相连的一组ADC单元，所述相连的一组ADC单元对采样的参考时钟信号进行模数转换为数字信号；以及

校准电路，所述校准电路连接到所述若干组ADC单元，用于接收转换的数字信号并根据所述数字信号对所述多路采样时钟进行校准。

2.如权利要求1所述的误差校准电路，其特征在于，所述随机数发生器包括：

延迟控制电路，所述延迟控制电路接收所述时间随机信号和参考时钟；

触发器，所述触发器接收一个幅度随机信号、所述参考时钟和所述延迟控制电路的输出，并输出PAM4调制信号；以及

PAM4调制电路，所述PAM4调制电路包括两个调制单元，所述每个调制单元包括第一和第二PMOS晶体管、第一和第二NMOS晶体管、以及放大器，其中，所述第一和第二PMOS晶体管的源极均连接电流源，漏极分别连接所述放大器的两个输入端，所述第一和第二NMOS晶体管的漏极分别连接所述放大器的两个输入端，源极均连接电流源，其中，所述PAM4调制信号分别连接所述第一和第二PMOS晶体管以及所述第一和第二NMOS晶体管的栅极，其中，所述放大器输出±3I、±I和0的注入电流到所述参考时钟。

3.如权利要求1所述的误差校准电路，其特征在于，所述随机数发生器包括：

延迟控制电路，所述延迟控制电路接收所述时间随机信号和参考时钟；

失配控制电路，所述失配控制电路接收两个幅度随机信号和参考时钟；

触发器，所述触发器接收所述失配控制电路和所述延迟控制电路的输出，并输出PAM4调制信号；以及

PAM4调制电路，所述PAM4调制电路包括三个调制单元，所述每个调制单元包括第一和第二PMOS晶体管、第一和第二NMOS晶体管、以及放大器，其中，所述第一和第二PMOS晶体管的源极均连接电流源，漏极分别连接所述放大器的两个输入端，所述第一和第二NMOS晶体管的漏极分别连接所述放大器的两个输入端，源极均连接电流源，其中，所述PAM4调制信号分别连接所述第一和第二PMOS晶体管以及所述第一和第二NMOS晶体管的栅极，其中，所述放大器输出±3I、±I和0的注入电流到所述参考时钟。

4.如权利要求1所述的误差校准电路，其特征在于，所述时钟生成电路包括多相时钟发生器和时钟校准电路，所述时钟校准电路包括：依次连接的预除电路、鉴相器、压控振荡器和输出分频器，以及十六相分频器，所述十六相分频器一端连接在所述预除电路和鉴相器之间，另一端连接在所述压控振荡器和输出分频器之间，所述预除电路接收输入时钟并除以预定值。

5.如权利要求1所述的误差校准电路，其特征在于，所述采样电路对所述参考时钟中位于上升沿或下降沿两侧的两个时刻进行采样获得两个边界值，所述校准电路根据所述两个边界值对应的差值生成带宽校准控制字。

6.如权利要求1所述的误差校准电路，其特征在于，所述校准电路将所述转换的数字信号的最大值与目标值进行比较并生成比例校准控制字。

7.如权利要求1所述的误差校准电路，其特征在于，所述采样电路对所述参考时钟中零点进行采样获得零电压，位于上升沿或下降沿一侧的两个时刻进行采样获得两个电压值，以及位于上升沿或下降沿另一侧对称的两个时刻进行采样获得对称的两个电压值，所述校准电路根据获得的电压值生成非线性控制字使得所述两个电压值之间满足3倍的关系。

8.如权利要求1所述的误差校准电路，其特征在于，所述随机数发生器在所述参考时钟信号中分别注入±3I、±I和0的电流，所述校准电路分别获取注入电流后的参考时钟信号对应的数字信号并根据获得的数字信号生成非线性控制字使得注入±3I、±I电流对应的数字信号满足3倍的关系。

9.如权利要求1所述的误差校准电路，其特征在于，所述校准电路通过多次求平均方法、bang-bang控制方法或比例积分方法得到校准控制字。

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