KR20070058434A - 동기 복조를 통한 아날로그 대 디지털 컨버터 보정 - Google Patents

동기 복조를 통한 아날로그 대 디지털 컨버터 보정 Download PDF

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Abstract

2개의 미리 결정된 상태들 사이에서 디지털 컨버터의 적어도 일부분을 토글링함으로써 디지털 컨버터에 대한 연속적인 근사화 전하를 동적으로 보정하기 위한 기술에 관한 것으로서, 2개의 상태들에서 출력되는 전압 및/또는 전하를 안정화(balancing)시키는 설계 목표를 갖는다. 2개 상태들은 컨버터가 "정상" 동작 모드에 있을 때, 즉 컨버터의 최하위 비트(LSB) 분석의 분율내에서 동일한 출력 전압을 생성하도록 선택된다. 불균형이 있다면, 2개의 보정 상태들 사이의 스위칭은 2개의 명확한 값들 사이에서 토글링되는 사각파 신호를 반드시 생성한다. 토글 주파수의 중심에 있는 대역폭을 갖는 동기 복조기는 에러의 양을 정확히 감지하는데 사용될 수 있고, 보정 신호들을 생성하도록 피드백된다. 동기 복조기 또는 컨버터의 2개의 차동 절반부들에 의해 출력되는 신호 및/또는 전하 레벨들에 의해 도입되는 바람직하지 못한 정적 오프셋들이 있다면, 적절히 타이밍된 래치가 에러 신호를 추가적으로 안정화시키도록 사용될 수 있다.

Description

동기 복조를 통한 아날로그 대 디지털 컨버터 보정{ANALOG TO DIGITAL CONVERTER CALIBRATION VIA SYNCHRONOUS DEMODULATION}
본 출원은 2004년 6월 17일자로 출원된 미국 출원 번호 10/870,330호의 연속출원이다. 상기 미국 출원의 전체 명세서는 참조로 본 발명에 포함된다.
본 발명은 아날로그-대-디지털 컨버터들(ADCs) 또는 디지털-대-아날로그 컨버터들(DACs)의 보정에 관한 것으로서, 특히 전하 결합된 장치(Charge Coupled Device: CCD) 파이프라인 구조들과 연속적인 근사화 기술들을 이용하는 ADC 또는 DAC의 보정에 관한 것이다.
많은 현대적인 전자 시스템들은 아날로그에서 디지털로 또는 디지털에서 아날로그로 신호들의 변환을 요구한다. 이러한 기능들을 수행하기 위한 회로들은 이제 디지털 카메라들, 휴대전화들, 무선 데이터 네트워크 설비, MP 플레이어와 같은 오디오 장치들, 및 디지털 비디오 디스크(DVD)와 같은 비디오 설비, 고선명 디지털 텔레비전(HDTV) 설비, 및 많은 다른 제품들과 같은 다양한 통상의 소비재 장치들에서 요구된다.
Schlig의 미국 특허번호 제4,379,059호는 전하 결합된 장치(CCD) 기반 컨버터의 초기 예이다. 그 설계에서, 많은 전하 저장 스테이지들이 직렬 파이프라인 레지스터로서 배치되어 입력 소스 전하들이 스테이지에서 스테이지로 파이프라인을 통과한다. 각각의 스테이지에서 기준 전하 생성기와 전하 분할기(charge splitter)는 기준 신호들을 생성한다. 제 1 기준 신호들은 스테이지에 임시 저장된 소스 전하와 비교된다. 비교는 소스 전하가 제 1 기준 전하와 동일하거나 더 크면 2진수 1을 생성하거나, 소스 전하가 제 1 기준 전하 미만이면 2진수 0를 생성한다. 2진수 1이 생성되면, 스테이지의 저장된 내용들만이 연속적인 다음 스테이지로 통과할 필요가 있다. 그러나, 2진수 0가 생성되면, 스테이지의 저장된 내용들이 제 2 기준 전하와 함께 연속적인 다음 스테이지로 넘어가고, 이런 방식으로 저장된 전하들이 결합된다. 보조 버퍼 레지스터들은 비교기들의 출력 비트들을 임시 저장하기 위해 제공된다. 이것은 패킷으로서 각각의 소스 전하 패킷에 대해 디지털 워드를 형성하도록 허용하고, 그 연관된 전하 컴포넌트들은 파이프라인을 이동한다.
디지털 컨버터 설계에 대한 전하의 추가적인 개선은 Paul의 미국 특허 제5,579,007호에 개시된다. 그 장치에서, 파이프라인은 차동 신호에 해당하는 (+) 및 (-) 신호 전하들의 직렬 스트림을 형성한다. 차동 신호 구조는 전압 변환 프로세스에서 전하의 개선된 감도(sensitivity)를 제공하므로, 개선된 동적 범위를 제공한다. 상기 구조는 또한 전하 영역에서 공통 모드 노이즈 신호들의 억압에 의해 불일치되는 감도가 감소되는 것을 나타낸다.
고정밀 컨버터를 제공하기 위해, 차동 타입 연속 근사화 파이프라인은 종종 조정 또는 보정되어야 한다. 따라서, 보정 장치의 정확도는 컨버터 그 자체보다 훨씬 더 양호해야 하고, 그 설계를 아주 어렵게 한다.
현존하는 컨버터 보정 기술들은 통상적으로 컨버터를 정적(static) 상태로 설정하고 직류(DC) 안정(balance)을 제공하도록 파이프라인의 하나 이상의 파라미터들을 조정한다. 이러한 기술들은 일반적으로 정확하고, 적은 노이즈의 낮은 DC-오프셋 증폭기들 및/또는 비교기들을 요구한다. 불행히도, 열적 노이즈, 저주파수(1/f) 노이즈, 및 이러한 장치들에 의해 형성된 DC 전압 오프셋들은 종종 컨버터가 정확히 보정될 수 있는 방법을 제한한다.
본 발명은 2개 상태들에서 출력되는 전압 및/또는 전하를 안정(balancing)시키는 설계 목표를 가지며, 2개의 미리 결정된 상태들 사이에서 컨버터의 적어도 일부분을 토글링(toggling)함으로써 디지털 컨버터에 대한 연속적인 근사화 전하(approximation charge)를 동적으로 보정하기 위한 기술이다. 컨버터가 안정하지 않으면, 전압들이 상이하고 에러 신호가 형성된다.
즉, 2개의 상태들은 컨버터의 최하위 비트(LSB)의 정확도 부분내에서 일반적으로 동일한 출력 전압을 생성하도록 선택된다. 불균형이 있으면, 2개 상태들 간의 스위칭은 2개의 다른 값들 사이에서 토글링되는 사각파 신호를 항상 생성한다. 에러 신호 자체는 토글 속도(toggle rate)의 상태를 변화시킨다. 토글 주파수의 중심에 있는 대역폭을 갖는 동기 복조기는 유효 직류(DC) 전압 오프셋들과 저주파수(1/f) 노이즈가 존재하더라도, 에러의 양을 정확히 감지하는데 사용될 수 있다. 동기 복조기는 노이즈와 DC 오프셋들 뿐만 아니라 저주파수 및 고주파수 신호들을 허용하지 않는 매우 좁은 대역으로 설계될 수 있다.
바람직한 실시예에서, 동기 복조기는 믹서(mixer)와 저역 통과 필터로 구현된다. 믹서는 에러 신호와 토글 속도에 해당하는 신호를 수신한다. 저역 통과 필터는 적분기로 구현될 수 있다. 작은 에러 신호 진폭들의 경우, 이러한 방법은 적분기 시상수를 증가시킴으로써 개선된 성능을 달성할 수 있다.
동기 복조기 자체에 의해 도입되거나 신호 및/또는 컨버터의 2개의 차동 절반부들(differential halves)에 의한 전하 레벨들 출력에 의해 도입되는 바람직하지 않은 정적 오프셋들이 존재하면, 톱니 파형이 형성될 것이다. 이러한 톱니파는 적분기에 의해 생성되는 일반적으로 선형 경사로(ramp)상에 중첩되게 종결된다. 따라서, 추가적인 실시예들에서, 경사로에서 오프셋의 효과를 제거하기 위해 적절한 타이밍의 래치가 적분기 출력에 결합된다. 래치는 에러 신호가 최종 톱니 업-다운 사이클 시간 이후에만 샘플링되는 것을 보장한다.
본 발명의 전술한 목적들 및 다른 목적들, 특징들과 장점들은 유사한 참조 부호들이 상이한 도면들을 통해 동일한 부분들을 지칭하는 첨부된 도면들에 도시된 것처럼, 본 발명의 바람직한 실시예들의 이하의 보다 상세한 설명으로부터 명확해질 것이다. 도면들은 실제 크기로 도시될 필요는 없으며, 대신 본 발명의 원리들을 도시하도록 배치된다.
도 1은 본 발명의 기술들을 이용하는 전하-대-디지털 컨버터의 상위 레벨 블럭도이다.
도 2는 컨버터 파이프라인의 상세도이다.
도 3은 2개 상태들을 구현하는 컨버터 파이프라인의 컴포넌트들에 적용되는 스위치 제어 신호들의 세트를 도시하고, 그 각각은 명목상 동일한 출력값을 갖는다.
도 4A는 2개의 상이한 동작 조건들에 대해 2개의 상태들에 대한 차동 출력 신호를 도시한다.
도 4B는 2개의 조건들에 대해 동기 복조기 출력을 도시한다.
도 5는 초퍼-안정화 증폭기와 결합되는 동기 복조기의 대안적 실시예의 상세도이다.
도 6은 래치 이전 및 래치 이후 적분기를 도시하는 신호도이다.
도 7은 스위치 제어 신호 생성기에 대한 링 카운터 구현예를 도시한다.
본 발명의 바람직한 실시예들의 상세한 설명은 다음과 같다.
도 1은 본 발명의 원리들에 따라 동작되는 컨버터 시스템(100)의 상위 레벨 도면이다. 시스템(100)은 입력 스위치(110), 컨버터 코어(120), 상태 신호 생성기(130), 동기 복조기(140), 및 프로세서(150)로 이루어진다. 일반적으로, 본 발명은 2개의 미리 결정된 공칭 안정 상태들(상태 A 및 상태 B) 사이에서 컨버터의 적어도 일부분을 토글링함으로써 일부 다른 전압 컨버터 또는 디지털 컨버터에 대한 연속적인 근사화 전하일 수 있는 컨버터 코어(120)를 동적으로 보정하기 위한 기술이다.
입력 스위치(110)는 컨버터 코어(120)에 컨버터 입력 신호(IN)를 제공한다. 컨버터 입력(IN)은 시스템(100)이 정상 동작 모드에서 실행될 때와 같은 시스템 입력 전압(INPUT) 또는 시스템(100)이 보정 모드에서 동작될 때와 같은 기준 전압(VREF)으로부터 선택될 수 있다. 특정 동작 또는 보정 모드는 스위치 제어 입력 신호(CAL)에 의해 선택된다.
바람직한 일 실시예에서, 컨버터 코어(120)는 2개 상태들, 상태 A 및 상태 B를 나타내는 2개의 물리적 신호 경로들(125-1, 125-2)을 가질 수 있다. 다른 바람직한 실시예들에서, 컨버터 코어(120)는 2개의 상이한 상태들을 제공하기 위해 2개의 상이한 모드들에서 동작되는 단일 신호 경로를 가질 수 있다.
보정 모드에 있을 때, 시스템(100)은 2개의 미리 결정된 상태들 사이에서 출력을 안정화하는 목표를 갖는 피드백 루프로서 작용한다. 컨버터 코어(120)가 안정하지 않으면, 2개 상태들의 전압들 및/또는 전하들이 상이하고, 에러 신호(145)를 형성한다.
2개 상태들은 일반적으로 컨버터 코어(120)의 출력에서 동일한 출력 전하(OUT)를 생성하도록 선택된다. 그러나, 컨버터가 완전히 안정화되지 않으면, 2개 상태들간의 스위칭은 2개 경로들 중 하나가 출력 스위치(128)에 의해 교번으로 선택되는 바와 같이, 2개 값들 사이에서 실제로 토글링하는 사각파 신호(OUT)를 생성한다.
동기 복조기(140)는 상태 A/B 토글 주파수에서 중심을 가진 대역폭을 갖는 다. 따라서, 동기 복조기(140)는 유효 직류(DC) 전압 및 저주파수(1/f) 노이즈가 있더라도 에러의 양을 정확히 검출하는데 사용될 수 있다.
바람직한 실시예들에서, 동기 복조기(140)는 믹서 및 적분기일 수 있다. 믹서(141)는 전형적으로 곱셈기 또는 교차-결합된 스위치들이다. 적분기(142)는 복조기(140)의 대역폭을 제어한다. 노이즈와 DC 오프셋들을 허용하지 않을 뿐만 아니라 저주파수 및 고주파수 신호들을 허용하지 않기 위해 매우 좁은 대역으로 설계될 수 있다.
에러 신호의 적분 값은 프로세서(150)로 공급되는 에러 신호(145) 이전에 교대로 추가 래치(143)될 수 있다. 그 다음, 프로세서(150)는 컨버터 코어에서 2개의 신호 경로들의 동작을 조정하는 제어 신호들(160)을 제공하기 위해 에러 신호를 사용한다.
도 2는 아날로그 대 디지털 컨버터(ADC)로서 동작되는 소위 전하 영역 컨버터(QDC) 시스템(200)에 적용되는 바와 같이 본 발명의 일 실시예의 상세도이다. 이러한 특정한 QDC(200)는 입력 소스 전하가 스테이지로부터 스테이지로 파이프라인을 통과하기 위해, 직렬 파이프라인 레지스터로서 배치된 다수의 전하 저장 스테이지들을 이용하는 연속적인 근사화 타입의 컨버터이다. 각각의 스테이지에서 기준 전하 생성기와 전하 분할기는 파이프라인으로 이동함에 따라 전하에 선택적으로 부가되는 기준 신호들을 생성한다. 도시된 실시예에서, 파이프라인 출력들에서 상이한 신호에 해당하는 (+) 및 (-) 신호 전하들의 직렬 스트림을 생성하는 실제적으로 2개의 파이프라인들(230-1, 230-2)이 있다. 그 다음, 상보적 출력들이 차동 증 폭기(235)에 공급된다. 이러한 컨버터 코어는 Paul의 전술한 미국 특허 제5,579,007호에서 기술된 QDC의 라인들을 따라 구현된다.
보다 구체적으로는, 변환될 입력 전압은 전압들의 상보적 쌍, Vinp 및 Vinm으로서 존재하고, 변환될 입력 신호의 (+) 및 (-) 버전을 나타낸다. 스위치들(220-1, 220-2)은, 컨버터 코어를 통하는 (+) 및 (-) 경로들 각각에 대해 하나씩, 각각의 샘플러(222-1, 222-2)에 선택된 입력 신호를 제공한다. 각각의 샘플러들(222)은 각각의 입력 전압을 전하로 변환한다. QDC(200)의 정상 동작 모드에서, 이러한 입력 신호들은 스위치들(220)에 의해 선택된다. 그러나, 보정 모드에서, 동일한 공통 모드 전압(Vcm)이 샘플러들(222)을 통해 각각의 컨버터 파이프라인들(230)로 제공된다. 바람직한 실시예에서, Vcm은 전체 스케일 입력 값의 1/2과 동일하다. 이것은 (+) 및 (-) 경로들 각각에 의해 제공되는 동일한 공칭 출력 값을 형성하는 입력 조건이다.
샘플러들(222-1, 222-2)에 의해 출력된 전하들은 전하 결합된 장치(CCD) 타입의 아날로그 시프트 레지스터들의 입력 스테이지로 공급되고, 전하 결합된 장치(CCD) 타입의 아날로그 시프트 레지스터들로서 구현된다. 컨버터 코어(210)를 통하는 (+) 및 (-) 경로들은 각각의 디지털-대-아날로그(DAC) 래더 DACp(230-1) 또는 DACm(230-2)을 갖는다.
각각의 래더는 기준 전하 생성기(225-1, 225-2) 및 일련의 조정가능한 전하 분할기들(226)로 이루어진다(명확화를 위해 개별적으로 넘버링되지 않음).
각각의 파이프라인들(230)의 각 스테이지와 연동되는 조정가능한 전하 분할 기(226)가 있다. 전하 분할기들(226)은 미량의 전하를 파이프라인(230)의 각 스테이지로 결합하기 위해(또는 해당 스위치(227)의 설정에 따라 결합되지 않도록) 직렬로 배치된다. 각각의 연속적인 분할기(226)는 기준 전하의 1/2을 제공하고 체인에서 다음 분할기로 수신된다. 따라서, 분할기들의 열은 기준 전하의 1/2, 1/4, 1/8, 1/16,…, 1/2i와 동일한 전하량을 제공한다(여기서, i는 파이프라인의 스테이지들의 수임).
컨버터 코어의 정상 동작에서, 고속 비교기들(229)의 세트는 파이프라인(상세히 도시되지 않음)의 각 스테이지에 대해 하나씩, 아날로그 전하-대-디지털 변환 결과값을 제공한다.
그러나, 본 발명의 보다 큰 관심사는 보정 모드에서의 동작이다. 보정 모드에서, 스위치들(227)은 디지털 시프트 레지스터(230)에 의해 제공된 스위치 제어 신호들(232)의 세트에 의해 제어된다. 보정 모드에서, 스위치들(227)은 컨버터 코어가 2개 상태들 중 하나인 상태 A 또는 상태 B로 동작될 수 있도록 구성되고, 상태 A 또는 상태 B는 각각 동일한 출력 전하를 공칭으로 제공한다. 시스템은 보정 또는 "A/B" 토글 속도에서 상태 A 및 상태 B 사이에 변화되도록 보정 모드에서 동작된다. A/B 토글 속도는 시스템의 컴포넌트들이 적절히 동작되는 임의의 편의상 주파수일 수 있다.
보정 모드에서, 정상 동작에서 사용되는 최하위 비트(LSB)를 넘는 파이프라인의 잉여 비트는 사용을 위해 인에이블된다는 것을 유의한다. 곧 이해되는 것처 럼, 공칭 LSB를 넘는 잉여 스테이지는 컨버터의 LSB 분석 범위내에서 실제로 2개의 상이한 출력 상태들을 이용함으로써 2개의 공칭적으로 동일한 출력 상태들을 생성하기 위한 용량을 제공한다.
도 3은 스위치들(227)의 상태를 보다 상세히 도시한다. 이전에 암시된 바와 같이, 스위치들(227)은 2개의 상태들, 상태 A 및 상태 B 사이에 토글링되도록 컨버터 코어를 제어하는데 사용되고, 상태 A 및 상태 B는 동일한 출력값을 제공할 것이다. 도 3에서 2진수 1은 그 해당 스위치(227)를 폐쇄 상태로 배치하는 스위치 제어 신호를 나타내고, 2진수 0는 그 해당 스위치를 개방시키는 스위치 제어 신호를 나타내도록 규칙이 적용된다.
도 3의 상부의 2개 라인들로 나타낸 제 1 상태 A에서, 플러스 래더 또는 DACp는 제어 신호들(1 00 …0 [0])이 제공되고, 논리 1은 파이프라인(230-1)에서 제 1 분할기(226)를 위한 스위치를 제어하도록 제공되어, 단지 그 스테이지만이 파이프라인(230-1)에 전하를 공급하도록 허용된다. 여기서, LSB 스테이지 i를 넘는 스테이지 i+1th 비트인 부가 비트와 연관되는 논리 상태를 나타내는 괄호(bracketed) 값 [0]의 규칙을 유의한다. 또한, 상태 A에서, 마이너스 래더 또는 DACm은 전하를 수신하는 첫번째를 제외하고 파이프라인(230-2)의 모든 스테이지들을 허용하기 위해, 제어 신호들(0 1 1 … 1 [1])이 공급된다. 따라서, 이러한 스테이지 A에서, 차동 증폭기(235)는 2개의 입력 설정들 (1 0 0 … 0 [0])와 (0 1 1 … 1 [1]) 사이의 차에 해당하는 출력을 제공한다.
부가적인 괄호 비트들은 컨버터의 LSB 분석의 분율의 정확도에 "동일한" 출력을 형성할 수 있는 2개의 상태들을 제공한다.
도 3의 하부의 2개 라인들에 나타낸 상태 B는 공칭적으로 동일한 출력을 제공하는 컨버터 코어의 상이한 상태를 나타낸다. 상태 B에서, 플러스 래더(DACp)에는 제어 신호들(0 1 1 … 1 [1])이 제공되고, 마이너스 래더(DACm)에는 제어 신호들(1 0 0 … 0 [0])이 제공된다. 따라서, 이러한 상태 B에서, 차동 증폭기(235)는 2개의 입력 설정들 (0 1 1 … 1 [1])과 (1 0 0 … 0 [0]) 사이의 차에 해당하는 출력을 제공한다.
도 3의 회로에서, 이러한 스위치 제어 신호들은 A/B 토글 클럭 주파수에서 사각파를 공급함으로써 생성되는 것이 도시된다. 이러한 신호들은 A/B 비율에서 실행되는 각각의 제어 라인과 연관되는 클럭 분할기에 의해 생성될 수 있다. 그러나, 링 카운터를 이용하는 스위치 제어 신호 생성기의 바람직한 특정 실시예는 A/B가 클럭 주파수와 연관될 때 유용하다. 스위치 제어 신호 생성기를 위한 이러한 구현예는 도 7과 연계하여 이하에서 기술될 것이다.
상태들 A 및 B의 출력들은 공칭적으로 동일해야 하기 때문에, 차동 증폭기(235)의 출력은 상수값이어야 하고, 사실상 그 출력은 DACp와 DACm의 보정의 차이들로 인해 도시된 바와 같이, 사각파이다.
이전에 언급한 것처럼, 믹서(240)와 적분기(241)는 하나의 전압 레일 또는 다른 전압 레일로의 적분기(241) 출력을 구동하고 에러 신호를 감지하기 위해 동기 복조기(믹서(240)로 공급되는 A/B 상태 신호에 의해 구동됨)로서 동작된다.
도 4A는 2개의 상이한 동작 조건들에 대해 플러스 래더 DACp를 위한 적분기(241)의 전형적인 출력을 도시한다. 사각파 신호(401)의 실선으로 도시된 제 1 조건은 A/B 토글 속도에서 2개의 값들 사이에 교번된다. 이러한 조건들 하에서 상태 A와 상태 B 사이의 출력 차는 Δ1이다. 점선 사각파(402)는 상이한 세트의 동작 조건들에서 출력을 도시하고, 여기서 출력 차는 Δ2이다.
도 4B는 2개 조건들에 대한 적분기(241)의 출력을 도시한다. 실선 경사 신호(403)에 의해 도시된 제 1 예에서, 적분기 출력은 슬로프(s1)과 함께 시간(t1)에서 전압 레일로 경사진다. 그러나, 점선(404)의 경우, 적분기 출력은 슬로프(s2)와 함께 보다 느리게 시간(t2)로 경사진다. 따라서, 동기 복조기(240)는 차동 A/B 출력이 클 때 급속히 수렴된다. 그러나, 단순히 더 긴 적분 시간을 허용함으로써 A/B 상태 출력의 더 작은 차이의 분석을 허용한다.
도 5는 적분기 및 비교기의 현상을 보다 상세히 도시하고, 래치(242)를 포함하기 위한 선택(preference)을 도시한다. 특히, 보정 회로에서 오프셋이 없는 간단한 상황을 고려하고, 파이프라인들(230)은 보정 모드에서 완전히 일정한 출력을 제공한다. 이러한 시나리오에서, 적분기의 상보적 출력들(V+ 및 V-)은 이러한 일정한 전압의 합산으로서, 즉 슬로프(s1)와 함께 점선들로 나타낸 바와 같이, 연속적인 상승 경사 및 하강 경사 신호들(501, 502)로서 나타날 것이다.
그러나, 시스템의 컴포넌트들에 오프셋이 도입될 때를 고려한다. 동기 복조기 자체, 또는 컨버터 코어를 통한 2개의 경로들(125-1, 125-2)에 의해 도입되는 차이들에서 오프셋에 대한 몇가지 가능한 소스들이 있다. 실선 신호들(503, 504) 로 나타낸 것처럼, 심플한 경사들은 A/B 토글 속도에 해당하는 톱니파의 주기로 경사들에 주입되는 추가적인 톱니형 변조를 갖는다. 점진적으로, 시간(t4)에서, 경사는 주입된 톱니파 상부에 유지될 것이다. 사실상, 경사는 시간(t3) 이후 잠시 동안 톱니파 상부 및 하부에서 발진(oscillate)하고, 명확한 에러 신호를 생성할 것이다. A/B 클럭 주기들의 에지상에 샘플 톱니파에 타이밍된 래치(243)를 부가함으로써, 이러한 영향이 감소될 수 있다. 이것은 비교기 출력(COMP OUT)과 래치 출력(LATCH OUT)에 대한 타이밍도들로부터 명백해지고, 래치 안정화 에러 신호(145)를 나타낸다.
그 다음, 프로세서(150)는 래치(243)의 출력을 수신하고 조정가능한 분할기(230)에 제공되는 조정 신호들의 값들을 결정한다. 래치 출력이 논리 1과 동일하면, 프로세서(150)는 분할기들(230) 중 하나 이상이 일방향으로 특정 양을 조정하도록 하는 이러한 신호들의 값들을 설정할 것이다. 래치 출력이 논리 값 φ와 동일하면, 신호들은 다른 방향으로 하나 이상의 분할기들(230)을 조정하는 값들로 설정된다. 프로세서(150)는 2진수 검색 또는 선형 검색에 제한되지 않으면서 분할기 조정 솔루션에 수렴되도록 임의의 편의상 알고리즘을 사용할 수 있다.
특정 컨버터 구성들은 차동 증폭기(235)의 정상 모드 동작에 대해 초퍼 안정화를 이용하는 것이 바람직하다. 이러한 타입의 증폭기를 통해, 신호가 DC 상부에서 시프트되기 때문에 DC 오프셋들과 저주파수 1/f 노이즈는 본질적으로 제거된다. 이러한 구성들에서, 전형적인 초퍼 안정화 증폭기에 사용되는 회로의 일부는 동기 복조기 부분들을 구현하는데 사용될 수 있다.
도 6은 한가지 가능한 실시예를 도시하는 개념도이다. 이전과 같이, DACm과 DACp 채널들의 출력들은 각각 버퍼 증폭기들(232-1, 232-2)에 의해 제공된다. 초퍼 안정화 증폭기(600)는 믹서(633), 차동 증폭기(635) 및 출력 믹서(640)로 구성된다. 정상 동작 모드에서 컨버터 출력을 안정화시키기 위해, 제 1 믹서(633)는 입력 버퍼 증폭기들(232-1, 232-2)로부터 수신된 임의의 DC 신호를 미리 결정된 일부 캐리어까지 보다 높은 주파수로 변환(up-convert)한다. 차동 증폭기(635)는 추가적인 DC 노이즈 또는 저주파수 1/f 노이즈의 유입을 방지하면서 DC 보다 더 높은 주파수의 차이를 갖도록 교번으로 동작된다. 그 다음, 출력 믹서(240)는 차동 증폭기 출력을 다시 DC로 보다 낮은 주파수로 변환(down-convert)한다.
따라서, 보정 모드에 필요한 동기 복조기는 정상 동작 모드에 사용되는 초퍼 안정화 증폭기(600)의 많은 컴포넌트들을 공유한다는 것은 매우 명백하다. 즉, 증폭기(635)는 도 2의 보정 모드에 필요한 고속 차동 증폭기(235)로서 기능하도록 작용할 수 있고, 믹서(640)는 믹서(240)로서 작용할 수 있다. 제 1 믹서(633)와 제 2 믹서(640)에는 각각 A/B 토글 신호가 공급된다. 입력상에서 부가적인 믹서(633)는 버퍼들(232-1, 232-2)에 의해 출력되는 신호들을 단지 통과하도록 설정될 수 있다. 곱셈기 구현의 경우, 1의 값만큼 곱하도록 설정될 수 있다.
마지막으로, 도 7은 스위치 제어 신호 생성기에 대해 가능한 세분도의 보다 상세한 도면을 나타낸다. 파이프라인이 36 스테이지들을 가지면, 심플한 시프트 레지스터가 사용될 경우에 제어 신호들을 제공하기 위해 예를 들어 36 플립플롭들이 요구된다. 디지털 시프트 레지스터(230)에 의해 생성되는 비트들의 시퀀스의 주의깊은 연구는 상기 비트들이 실제로 위상들을 상이하게 하는 사각파들이라는 것을 나타낸다. 많은 파이프라인 스테이지들을 갖는 컨버터에 대해, 제어 신호들은 많은 플립플롭들 대신에 링 분할기에 의해 및 A/B 토글 속도의 신중한 선택에 의해 보다 효과적으로 생성될 수 있다.
예를 들어, A/B 토글 속도가 파이프라인 클럭 속도의 1/16th이면, 8비트 오프 파형들상에 요구되는 8비트의 모든 위상들은 단지 8개의 플립플롭들을 갖는 단일 링 카운터로 생성될 수 있고, 각각의 플립플롭은 진상(true)과 상보적 출력들을 제공한다고 가정한다. 그 다음, 필요한 제어 신호들은 얼마나 많은 파이프라인 스테이지들이 있는지와 무관하게, 링 카운터의 적절한 위상 출력으로부터 선택될 수 있다.
본 발명은 특히 그 바람직한 실시예들을 참조로 나타내고 기술되었지만, 형태와 세부사항들의 다양한 변형들이 첨부된 청구범위에 의해 강조되는 본 발명의 사상을 벗어남이 없이 이루어질 수 있다는 것은 통상의 당업자에 의해 이해될 것이다.

Claims (20)

  1. 디지털 컨버터를 보정하기 위한 방법으로서,
    보정 모드에서 적어도 2개의 미리 결정된 보정 상태들 사이에서 상기 컨버터의 적어도 일부분을 토글링하는 단계 - 상기 2개의 미리 결정된 보정 상태들은 각각 미리 결정된 출력 신호를 제공함 -;
    다수의 미리 결정된 보정 상태들의 시퀀스에 대해 컨버터 출력 신호를 제공하는 단계; 및
    상기 컨버터 출력 신호를 동기적으로 복조하는 단계
    를 포함하는 디지털 컨버터 보정 방법.
  2. 제 1 항에 있어서,
    상기 2개의 미리 결정된 보정 상태들은 상기 디지털 컨버터를 통하는 2개의 개별 신호 경로들에 의해 제공되는 것을 특징으로 하는 디지털 컨버터 보정 방법.
  3. 제 1 항에 있어서,
    상기 디지털 컨버터는 상기 미리 결정된 출력 신호를 생성하도록 하나 이상의 조정가능한 분할기(splitter)들을 이용하는 것을 특징으로 하는 디지털 컨버터 보정 방법.
  4. 제 1 항에 있어서,
    상기 미리 결정된 보정 상태들은 각각 공칭적으로 동일한 컨버터 출력 신호를 제공하는 것을 특징으로 하는 디지털 컨버터 보정 방법.
  5. 제 1 항에 있어서,
    상기 토글링 단계는 상태 토글 주파수에서 수행되고, 상기 동기적으로 복조하는 단계의 대역폭은 상기 상태 토글 주파수의 중심에 있는 것을 특징으로 하는 디지털 컨버터 보정 방법.
  6. 제 1 항에 있어서,
    상기 컨버터에 보정 신호를 제공하기 위해 상기 복조된 컨버터 출력 신호를 이용하는 단계를 부가적으로 포함하는 것을 특징으로 하는 디지털 컨버터 보정 방법.
  7. 제 1 항에 있어서,
    상기 컨버터는 연속적인 근사화(approximation) 컨버터인 것을 특징으로 하는 디지털 컨버터 보정 방법.
  8. 제 1 항에 있어서,
    상기 컨버터는 그 내부의 2개의 변한 신호 경로들을 갖는 상보적 타입의 컨 버터이고, 제 1 변환 신호 경로는 플러스 신호 경로로서 동작하며, 제 2 변환 신호 경로는 마이너스 신호 경로로서 동작하는 것을 특징으로 하는 디지털 컨버터 보정 방법.
  9. 제 7 항에 있어서,
    상기 2개의 미리 결정된 보정 상태들 중 제 1 보정 상태는 상기 플러스 신호 경로에 제 1 세트의 보정 입력들을 인가하고 상기 마이너스 신호 경로에 제 2 세트의 보정 입력들을 인가함으로써 제공되며,
    상기 2개의 미리 결정된 보정 상태들 중 제 2 보정 상태는 상기 플러스 신호 경로에 동일한 제 2 세트의 보정 입력들을 인가하고 상기 마이너스 신호 경로에 동일한 제 1 세트의 보정 입력들을 인가함으로써 제공되는 것을 특징으로 하는 디지털 컨버터 보정 방법.
  10. 제 1 항에 있어서,
    상기 동기적으로 복조하는 단계는 에러 신호를 제공하도록 상기 컨버터 출력 신호를 적분하는 단계를 더 포함하는 것을 특징으로 하는 디지털 컨버터 보정 방법.
  11. 제 10 항에 있어서,
    상기 에러 신호는 노이즈가 없는 일반적으로 경사 타입(ramp type)의 파형인 것을 특징으로 하는 디지털 컨버터 보정 방법.
  12. 제 11 항에 있어서,
    상기 컨버터에 의해 도입되는 오프셋 전압들은 상기 경사 파형상에 톱니형 파형을 중첩시키는 것을 특징으로 하는 디지털 컨버터 보정 방법.
  13. 제 12 항에 있어서,
    상기 에러 신호를 생성하도록 상기 컨버터의 상태 변화에 동기화되는 적분된 복조 신호를 래치하는 단계를 더 포함하는 것을 특징으로 하는 디지털 컨버터 보정 방법.
  14. 제 9 항에 있어서,
    상기 플러스 신호 경로와 상기 마이너스 신호 경로에 공통 기준 입력(Vcm)이 제공되는 것을 특징으로 하는 디지털 컨버터 보정 방법.
  15. 제 9 항에 있어서,
    상기 보정 모드의 상기 디지털 컨버터에 의해 사용되는 스테이지들의 수는 정상 동작 모드에 사용되는 상기 컨버터의 스테이지들의 수보다 더 큰 적어도 하나의 스테이지인 것을 특징으로 하는 디지털 컨버터 보정 방법.
  16. 제 8 항에 있어서,
    상기 2개의 변환 신호 경로들은 파이프라인(pipelined) 전하 결합된 장치(CCD) 스테이지들인 것을 특징으로 하는 디지털 컨버터 보정 방법.
  17. 제 16 항에 있어서,
    상기 보정 입력들은 상기 파이프라인 스테이지들 중 해당하는 파이프라인 스테이지와 연관되는 전하 분할기를 통해 조정가능한 전하 분할기들의 각각의 세트에 제공되는 것을 특징으로 하는 디지털 컨버터 보정 방법.
  18. 제 17 항에 있어서,
    상기 동기적으로 복조된 출력 신호로부터 에러 신호를 생성하는 단계; 및
    상기 에러 신호로부터 상기 조정가능한 분할기들을 제어하기 위해 조정 신호들을 유도하는 단계를 더 포함하는 것을 특징으로 하는 디지털 컨버터 보정 방법.
  19. 제 1 항에 있어서,
    정상 동작 모드 동안 상기 디지털 컨버터의 적어도 하나의 컴포넌트를 초퍼(chopper) 안정화시키는 단계를 더 포함하는 것을 특징으로 하는 디지털 컨버터 보정 방법.
  20. 제 19 항에 있어서,
    상기 보정 모드에 있는 동안, 상기 동기적으로 복조하는 단계의 일부로서 상기 초퍼 안정화 단계에 사용되는 회로의 일부분을 동작시키는 단계를 더 포함하는 것을 특징으로 하는 디지털 컨버터 보정 방법.
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