JP5042016B2 - 同期復調を介するアナログ・ディジタル変換器の校正 - Google Patents

Description

関連出願

本出願は、2004年6月17日出願の米国特許出願第10/870,330号の継続出願である。上記出願の全内容は参照により本明細書に引用したものとする。

本発明は、アナログ・ディジタル変換器（ＡＤＣ）またはディジタル・アナログ変換器（ＤＡＣ）、特に電荷結合素子（ＣＣＤ）パイプライン構造および逐次近似技術を利用するこれら変換器の校正に関する。

多くの現代の電気システムは、アナログからディジタルまたはディジタルからアナログへの信号の変換を必要とする。例えばディジタルカメラ、携帯電話、無線データネットワーク機器、ＭＰ３のようなオーディオ装置、ディジタルビデオディスク（ＤＶＤ）プレーヤーのようなビデオ装置、ハイビジョンディジタルテレビ（ＨＤＴＶ）機器、およびその他の多くの製品などの、多数の一般消費者向け装置において、今日、これらＡＤ変換またはＤＡ変換の機能を実行する回路が必要とされている。

Schligに交付された米国特許第4,375,059号は、電荷結合素子（ＣＣＤ）をベースとした変換器の初期の例である。この設計においては、多数の電荷蓄積段が直列パイプラインレジスタとして配置され、これにより、入力元の電荷が段から段にパイプラインを下って移動して行く。基準電荷発生器および各段の電荷スプリッタが基準信号を生成する。第１の基準信号がその段に一時的に記憶されたソース電荷と比較される。比較により、ソース電荷が第１基準電荷以上の場合は２進数の１が生成されるのに対して、このソース電荷が第１基準電荷よりも小さい場合は２進数の０が生成される。２進数の１が生成された場合、その段の記憶された内容のみが次に続く段に渡される必要がある。これに対して、２進数の０が生成された場合、蓄積電荷が結合されるように、その段に蓄積された内容は第２基準電荷と共に次に続く段に渡される。比較器の出力ビットを一時的に記憶するために、補助バッファレジスタが設けられる。これによって、ソース電荷パケットとその電荷成分がパイプラインを下っていく際に、各ソース電荷パケットに対してディジタルワード（16ビット）を形成できる。

ディジタル変換器の電荷の更なる改良は、Paulに交付された米国特許第5,579,007号に見られる。この構成において、パイプラインは差動信号に相当する正および負の信号電荷の両方の直列ストリームを生成する。差動信号の機構が、電荷対電圧変換プロセスの感度向上、およびこれによるダイナミックレンジの拡大を可能にする。この差動信号の機構がさらに、電荷ドメインにおける同相雑音信号の抑制によって、不一致に対する感度の低減を実現する。

高精度の変換器を実現するために、差動方式の逐次近似パイプラインは、多くの場合、調整または校正される必要がある。したがって、校正装置の精度は変換器自体に比べて大幅に高くなければならず、その設計はかなりの困難を伴う。

既存の変換器校正方法は一般に、変換器を静的状態に設定し、次にパイプラインの１つ以上のパラメータを調整して直流（ＤＣ）平衡を取る方法である。これらの方法は通常、高精度、低雑音、低ＤＣオフセットの増幅器および／または比較器を必要とする。不都合な点は、これらの装置によって生じる熱雑音、低周波数（１／ｆ）雑音、およびＤＣ電圧オフセットが、多くの場合、変換器の校正精度を制限することである。

本発明は、ディジタル変換器の少なくとも一部を２つの所定の状態の間で切り換えることによって、ディジタル変換器への逐次近似電荷を動的に校正する技術に関し、設計の目的は、２つの状態で出力される電圧および／または電荷を平衡させることである。変換器が平衡状態から外れると、電圧差が生じて誤差信号を発生する。

言い換えると、一般に変換器の最下位ビット（ＬＳＢ）の数分の１の精度以内で同一出力電圧を発生すると公称上考えられる２つの状態が選択される。不平衡が存在する場合、２つの状態間の切換によって、２つの異なる値の間で切り換わる矩形波信号（２つの状態のシーケンス）が常に発生する。誤差信号自体がこの切換レートで状態を変える。次に、切換周波数を中心とする帯域幅を有する同期復調器を利用して、大きいＤＣ電圧オフセッおよび低周波数（１／ｆ）雑音が存在する状態においても、誤差量を正確に検出できる。同期復調器を極めて狭帯域に設計することにより、雑音およびＤＣオフセットのみならず、低周波数および高周波数信号の両方を除去できる。

好ましい実施形態においては、同期復調器には混合器およびローパスフィルタが実装される。混合器は誤差信号と切換レートに相当する信号とを受け取る。ローパスフィルタは積分器を用いて実現できる。誤差信号の振幅が小さい場合、この方法は、積分器の時定数を増加することによって性能を向上できる。

同期復調器自体、または変換器における２つの差動半体（differential halves）によって出力される信号および／もしくは電荷レベルによって生じる望ましくない定常オフセットが存在する場合、鋸歯状波が生じる。この鋸歯状波は、積分器によって発生する通常直線傾斜波に重畳する結果になる。別の実施形態においては、したがって、適切なタイミングのラッチ回路が積分器出力に結合され、傾斜波に対するオフセットの影響を除去する。ラッチ回路は、完全な鋸歯状波の上下サイクル時間後にだけ、誤差信号がサンプリングされることを保証する。

本発明の前述および他の目的、特徴および利点は、添付図面に示されるとおり、本発明の好ましい実施形態の以下のより詳細な説明から明らかになるであろう。図面では、同一参照符号は異なる図面においても同一部分を指す。図面は必ずしも縮尺通りでなく、本発明の原理を示すことに重点を置いている。

本発明の好ましい実施形態を以下に説明する。

図１は本発明の原理に従って動作する変換器システム１００の高レベルの図である。システム１００は入力スイッチ１１０、変換器コア部１２０、状態信号発生器１３０、同期復調器１４０、およびプロセッサ１５０から成る。一般に、本発明は、ディジタル変換器の少なくとも一部を、公称上は平衡した２つの所定の状態の間（状態Ａおよび状態Ｂ）で切り換えることによって、変換器コア部１２０を動的に校正する技術に関する。ここで、変換器コア部１２０は、逐次近似式の電荷ディジタル変換器、またはその他の電圧変換器である。

入力スイッチ１１０は変換器コア部１２０に変換器入力信号（ＩＮ）を供給する。変換器入力ＩＮは、システム入力電圧（ＩＮＰＵＴ）と基準電圧（ＶREF）のいずれかから選択される。システム入力電圧（ＩＮＰＵＴ）はシステム１００がノーマル動作モードで作動しているようなときにおける電圧であり、基準電圧（ＶREF）はシステム１００が校正モードで作動しているようなときにおける電圧である。特定の動作モードまたは校正モードが、スイッチ制御入力信号ＣＡＬによって選択される。

好ましい一実施形態においては、変換器コア部１２０は、２つの状態、すなわち状態Ａおよび状態Ｂを表す、２つの物理的信号経路１２５−１および１２５−２を有してもよい。代わりに、変換器コア部１２０は、２つの異なる状態を提供する２つの異なるモードで動作する単一信号経路を有してもよい。

校正モードにあるとき、システム１００は、２つの所定の状態間の出力の平衡を目標とするフィードバックループとして作動する。変換器コア部１２０が平衡状態から外れると、２つの状態における電圧および／または電荷が異なることになり、誤差信号１４５を生成する。

変換器コア部１２０の出力において同一出力電荷ＯＵＴを生成すると一般に考えられる２つの状態が選ばれる。しかし、変換器が完全には平衡していない場合、２つの経路のいずれかが出力スイッチ１２８によって交互に選択されるため、２つの状態間の切換によって、実質的には２つの値を切り換える矩形波信号ＯＵＴが発生する。

同期復調器１４０は、状態Ａ／Ｂ切換周波数を中心とする帯域幅を有する。したがって、同期復調器１４０を利用して、大きいＤＣ電圧オフセッおよび低周波数（１／ｆ）雑音が存在する状態においても、誤差量を正確に検出できる。

好ましい実施形態においては、同期復調器１４０は混合器および積分器で構成できる。混合器１４１は一般に、逓倍器または交差結合スイッチである。積分器１４２は復調器１４０の帯域幅を制御する。同期復調器１４０の帯域幅を極めて狭帯域に設計することにより、雑音およびＤＣオフセットのみならず、周波数および高周波数信号の両方を除去できる。

誤差信号の積分値をさらにラッチ１４３に次々にラッチして、ラッチ後に誤差信号１４５をプロセッサ１５０に供給する。次に、プロセッサ１５０が誤差信号を用いて制御信号１６０を付加し、変換器コア部内の２つの信号経路の動作を調節する。

図２は本発明の一実施形態の詳細な図であって、アナログ・ディジタル変換器（ＡＤＣ）として作動するいわゆる電荷ドメイン変換器（ＱＤＣ）２００に適用されるものである。この特定のＱＤＣ２００は、直列パイプラインレジスタとして配置された多数の電荷蓄積段を使用する逐次近似型変換器であって、入力元の電荷が段から段にパイプラインを下って移動して行く。各段の基準電荷発生器および電荷スプリッタが基準信号を生成する。この基準信号は、パイプラインを下って移動して行く電荷に随意に加算される。図示の実施形態においては、２つのパイプライン２３０−１、２３０−２が存在する。これらパイプラインは、パイプライン出力において、差動信号に相当する正および負の信号電荷の両方の直列ストリームを生成する。次に、差動増幅器２３５に相補する出力が供給される。この変換器コア部は、Paulに交付された前述の米国特許第5,579,007号に記載されたＱＤＣのラインに沿って組み込まれる。

より詳細には、変換される入力電圧は電圧の相補的な対として表される。この相補的な対の電圧ＶinpおよびＶinmは、変換される入力信号の正(プラス)および負（マイナス）分をそれぞれ示す。スイッチ２２０−１，２２０−２は、変換器コア部を通る正および負の各経路に対するものであり、サンプラ２２２−１、２２２−２に選択された信号を提供する。サンプラ２２２−１，２２２−２はそれぞれの入力電圧を電荷に変換する。ＱＤＣのノーマル動作モードにおいては、入力信号はスイッチ２２０によって選択される。しかし、校正モードにおいては、同一の同相電圧Ｖcmがサンプラを通して各変換器パイプライン２３０にそれぞれ供給される。好ましい実施形態においては、Ｖcmは入力値のフルスケールの１／２に等しい。これは、正経路および負経路のそれぞれによって提供される同一の公称出力値をもたらす入力条件である。

サンプラ２２２−１，２２２−２から出力される電荷はそれぞれ電荷パイプライン２３０−１，２３０−２の入力段に供給される。電荷パイプラインは、電荷結合素子（ＣＣＤ）型アナログシフトレジスタとして組み込まれている。変換器コア部２１０を通る正経路および負経路のそれぞれは、ラダー（梯子型）ＤＡＣｐ（２２８−１）またはＤＡＣｍ（２２８−２）のディジタル・アナログ変換器（ＤＡＣ）を有する。

各ラダーは、基準電荷発生器２２５−１，２２５−２および一連の可変電荷スプリッタ２２６（簡単化のため個々に符号を付けていない）から成る。

可変電荷スプリッタ２２６はパイプラインの各段に結合されている。電荷スプリッタ２２６は直列に配置され、電荷量の一部をパイプライン２３０の各段に結合する（あるいは、対応するスイッチ２２７の設定に応じて、結合しない）。連続する各スプリッタ２２６は、受け取る基準電荷の１／２をチェーン構成の次のスプリッタに提供する。このように、一連のスプリッタが基準電荷の１／２，１／４，１／８，１／１６，…，１／２^ｉを提供する。ここで、ｉはパイプラインの段数である。

変換器コア部のノーマル動作においては、一連の高速比較器２２９がアナログ・ディジタル変換結果を提供する。詳細には示されていないが、パイプラインの段ごとに高速比較器２２９が設けられている。

しかし、本発明のより重要な点は、校正モードにおける動作である。校正モードにおいては、スイッチ２２７はディジタルシフトレジスタ２３０によって提供される一連の切換制御信号よって代わりに制御される。校正モードにおいては、変換器コア部が２つの状態すなわち状態Ａと状態Ｂのうちの一方で動作するように、スイッチ２２７は設定される。これら２つの状態は、公称上はそれぞれが同一出力電荷を提供するものである。校正レートすなわち「Ａ／Ｂ」切換レートで状態Ａと状態Ｂの間を変化するように、システムは校正モードで動作する。「Ａ／Ｂ」切換レートは、システムの構成要素が正しく動作する任意の適切な周波数とすることができる。

なお、校正モードでは、ノーマル動作で用いられるパイプラインの最下位ビット（ＬＳＢ）の範囲を超える余剰ビットを有効化して利用できる。容易に理解できるとおり、公称ＬＳＢを超える余剰段は、変換器のＬＳＢ分解能の範囲内で、２つの異なる入力段を実際に使用することによって、公称上は等しい２つの出力段を生成する機能を提供する。

図３はスイッチ２２７の状態をより詳細に示す。先に述べたとおり、スイッチ２２７を用いて変換器コア部を制御することにより、同一出力値を提供すると考えられる２つの異なる状態（状態Ａと状態Ｂ）の間で切り換えが行われる。図３では、２進数の１がスイッチ２２７をクローズ状態にセットする切換制御信号を表し、２進数の０がスイッチをオープンにする切換制御信号を表すものとする。

図３の上の２行に示されるとおり、第１の状態Ａにおいては、パイプライン２３０−１の第１スプリッタ２２６（すなわち、基準電荷の１／２を受け取るスプリッタ）のスイッチを制御するように論理１を供給して、正のラダーすなわちＤＡＣｐに制御信号１００…０［０］が供給されて、その段（最初の段）のみがパイプライン２３０−１に電荷を供給できるようにされる。なお、ここでは、括弧付きの値［０］が、ＬＳＢ段ｉを超える（段ｉ＋第１番）ビットである追加ビットの論理状態を表すものとする。状態Ａにおいてはまた、負のラダーすなわちＤＡＣｍに制御信号０１１…１［１］が供給され、パイプラインの第１段を除く全段が電荷を受け取るようにすることができる。これにより、状態Ａでは、差動増幅器２３５が、これら２つの入力設定１００…０［０］と０１１…［１］との間の差に対応する出力を提供する。

追加の括弧付きビットは「同一」の出力を生成できる２つの状態を提供し、これにより変換器のＬＳＢ分解能の数分の１の精度が達成できる。

図３の下の２行に示されている状態Ｂは、変換器コア部の別の状態を表しており、この状態において変換器コア部は公称上同一出力を提供する。状態Ｂでは、正のラダーすなわちＤＡＣｐに制御信号０１１…１［１］が供給され、負のラダーすなわちＤＡＣｍに１００…０［０］が供給される。したがって、この状態Ｂにおいては、差動増幅器２３５が、これら２つの入力設定０１１…１［１］と１００…０［０］との間の差に対応する出力を提供する。

図３の回路においては、これらの切換制御信号は、Ａ／Ｂ切換クロック周波数の矩形波を供給することによって生成されることが示されている。これらの信号は、Ａ／Ｂレートで動作する各制御ラインに結合されたクロック分周器によって生成することも可能である。しかし、リングカウンタを使用する切換制御信号発生器の特に好ましい実施形態は、Ａ／Ｂがクロック周波数に相当する場合に有効である。切換制御信号発生器のこの具体化は、図７とともに後述する。

状態ＡおよびＢの出力は公称上では同一である必要があり、したがって差動増幅器２３５の出力は一定値である必要があるが、実際は、出力はＤＡＣｐおよびＤＡＣｍの校正における差によって、図１に示すように矩形波になる。

前述のとおり、混合器２４０および積分器２４１は同期復調器として動作して、誤差信号を検出し、積分器２４１出力を一方の電圧ラインまたは他方の電圧ラインに出力する。ここで、同期復調器は、混合器２４０に供給されるＡ／Ｂ状態信号によって駆動されている。

図４Ａは、２つの異なる動作条件に対して、正のラダーすなわちＤＡＣｐに関する積分器２４１の典型的な出力を示す。実線の矩形波信号４０１で示される第１条件はＡ／Ｂ切換レートで２つの値の間で交代する。これらの条件下における状態Ａと状態Ｂとの間の出力差はΔ１である。点線の矩形波４０２は異なる設定の動作条件に対する出力を示し、出力の差はΔ２である。

図４Ｂは２つの条件についての積分器２４１の出力を示す。第１条件の場合において、実線のランプ信号４０３で示されるとおり、積分器出力は時間ｔ１において勾配ｓ１で電圧ラインに傾斜する。しかし、点線４０４の場合には、積分器出力は時間ｔ２において勾配ｓ２でより緩やかに傾斜する。これより、差動Ａ／Ｂ出力が大きい場合、同期復調器２４０は急速に収束する。しかし、単に長い積分時間を可能にすることによって、Ａ／Ｂ状態出力における小さい差の分解能をも可能となる。

図５は、積分器２４１および比較器２４２の詳細な動作を示す。同期復調器は、さらに、ラッチ２４３を有するのが好ましい。詳細には、校正回路にオフセットが無く、校正モードにおいてパイプライン２３０が完全に一定の出力を提供する単純な状況を考えてみる。この状況では、積分器の相補出力Ｖ+およびＶ-の両方が、この一定電圧の累積として、すなわち勾配ｓ１の点線によって示されるとおり連続的に増加傾斜（ramp up）および減少傾斜（ramp down）する信号５０１および５０２として現れる。

次に、システムの構成要素がオフセットを発生する場合を考えてみる。同期変換器自体と変換器コア部を通る２つの経路１２５−１，１２５−２によって生じる差とのいずれかにおいて、オフセットを発生する可能性のある複数の発生源が存在する。実線の信号５０３および５０４によって示されるとおり、このとき、単純なランプ信号（傾斜）はその上に重畳されるＡ／Ｂ切換レートに相当する鋸歯状波の周期を有するさらなる鋸歯状波変調分を有する。最終的に、時間ｔ４において、ランプ信号は重畳された鋸歯状波の上に留まる。ランプ信号は、実際には、時間ｔ３の後もしばらくの間は鋸歯状波形の上下に振動して、明らかな誤差信号を発生する。Ａ／Ｂクロック周期のエッジで鋸歯状波をサンプリングするタイミングのラッチ２４３を追加することによって、この影響を最小にすることができる。これは、ラッチ安定化誤差信号１４５を示す、比較器出力（ＣＯＭ ＯＵＴ）およびラッチ出力（ＬＡＴＣＨ ＯＵＴ）のタイミング図から明らかである。

次に、プロセッサ１５０がラッチ２４３の出力を受け取り、可変スプリッタ２２６に供給される調整信号の値を決定する。ラッチ出力が論理１に等しい場合、プロセッサ１５０はこれら調整信号の値を設定し、これによりスプリッタ２２６の１つまたは複数が一方向に特定量を調整できる。ラッチ出力が論理０に等しい場合、１つまたは複数のスプリッタ２２６を他方向に調整する値に信号は設定される。プロセッサ１５０は二分探索方または線形探索方を含む任意の適切なアルゴリズムを用いて、スプリッタ調整解に収束できる。ただし、アルゴリズムはこれらに限定されるものではない。

有利な実施形態では、特定の変換器構成が、差動増幅器２３５のノーマルモード動作にチョッパ安定化を利用する。このタイプの増幅器を用いると、信号がＤＣよりも上にシフトされるため、ＤＣオフセットおよび低周波数１／ｆ雑音が本質的に除去される。これらの構成においては、典型的なチョッパ安定化増幅器で使用される回路の一部を利用して、同期復調器の一部分を実現できる。

図６はこのような可能な実施形態の１つを示す図である。前述のとおり、ＤＡＣｐおよびＤＡＣｍチャネルの出力はそれぞれ、バッファ増幅器２３２−１および２３２−２によって提供される。チョッパ安定化増幅器６００は混合器６３３、差動増幅器６３５、および出力混合器６４０から成る。ノーマルモード動作における変換器出力を安定化するために、第１混合器６３３が入力バッファ増幅器２３２−１および２３２−２から受け取る全てのＤＣ信号を、特定の所定の搬送波を最大として、アップコンバートする。次いで、差動増幅器６４２が動作して、ＤＣよりも高い周波数における差を取り込み、ＤＣ雑音または低周波数１／ｆ雑音が入るのをさらに回避する。次に、出力混合器６４０がダウンコンバートして、差動増幅器出力をＤＣに戻す。

このように、校正モードに必要とされる同期復調器は、ノーマル動作モードにおいて用いられるチョッパ安定化増幅器６００の内の多くの構成要素を共有する。言い換えると、増幅器６３５は図２の校正モードで必要な高速差動増幅器２３５として機能する役割を果たすことができ、混合器６４０は混合器２４０として役割を果たすことができる。第１混合器６３３および第２混合器６４０にはそれぞれ、Ａ／Ｂ切換信号が供給される。入力における追加の混合器６３３を、バッファ増幅器２３２−１および２３２−２による信号出力を単に通過させるように設定できる。乗算器を実装する場合は、１の値を乗算するように設定される。

最後に、図７は切換制御信号発生器についての可能な改良の詳細を示す。例えば、パイプラインが３６段を有する場合、単純なシフトレジスタを用いるならば、制御信号を提供するためには３６のフリップフロップが必要とされる。ディジタルシフトレジスタ２３０によって生成されるビットシーケンスを検討すると、それらは実際には、異なる位相の矩形波であることが明らかになる。多数のパイプライン段を有する変換器については、制御信号は、多数のフリップフロップの代わりのリング分周器と、Ａ／Ｂ切換レートの適切な選択とによって、より効率的に生成できる。

例えば、Ａ／Ｂ切換レートがパイプラインのクロックレートの１／１６である場合、必要とされる８ビット・オン−８ビット・オフ波形の全位相は８つのフリップフロップを有する単一リングカウンタを用いて生成できる。ここでは、各フリップフロップが真および相補出力を提供すると仮定している。次に、必要な制御信号を、パイプラインの段数に関係なく、リングカウンタの適切な位相出力から選択できる。

本発明を好ましい実施形態により図示し、詳細に説明してきたが、当業者であれば、添付の特許請求項に包含される本発明の範囲から逸脱することなく、形態または細部にさまざまな変更を加えるのが可能であることは理解されるであろう。

本発明の方法を用いる電荷−ディジタル変換器の高レベルのブロック図である 変換器パイプラインの詳細図である。 通常はそれぞれが同一出力値を有する２つの状態を実現するために、変換器パイプラインの構成要素に供給される一連の切換制御信号を示す図である。 ２つの異なる動作条件に対する、２つの状態における差動出力信号を示す図である。 ２つの条件に対する同期復調器を示す図である。 チョッパ安定化増幅器と組み合わされた同期復調器の別の実施形態の詳細図である。 ラッチの前後における積分器出力を示す信号図である。 スイッチ制御信号発生器におけるリングカウンタの具体化を示す図である。

符号の説明

１００ 変換器システム
１２０ 変換器コア部
１２５ 経路
１４０ 同期復調器

Claims (19)

1. ディジタル変換器を校正する方法であって、
   校正モードにおいて、前記変換器の少なくとも一部を、それぞれ所定の出力信号を提供する少なくとも２つの所定の校正状態の間で切り換える切換工程と、
   前記少なくとも２つの所定の校正状態のシーケンスにわたって変換器出力信号を提供する出力信号提供工程と、
   前記変換器出力信号を同期復調する同期復調工程とを備え、
   前記切換工程が状態切換周波数で実行され、前記同期復調工程の帯域幅が前記状態切換周波数を中心とする、ディジタル変換器校正。
2. 請求項１において、前記２つの所定の校正状態が前記ディジタル変換器を通る２つの別個の信号経路によって提供される、ディジタル変換器校正方法。
3. 請求項１において、前記ディジタル変換器が１つまたは複数の可変スプリッタを用いて所定の出力信号を生成する、ディジタル変換器校正方法。
4. 請求項１において、前記所定の校正状態のそれぞれが、公称上は同一の変換器出力信号を提供する、ディジタル変換器校正方法。
5. 請求項１において、さらに、復調された変換器出力を用いて、前記変換器に訂正信号を提供する訂正信号提供工程を備えた、ディジタル変換器校正方法。
6. 請求項１において、前記変換器が逐次近似変換器である、ディジタル変換器校正方法。
7. 請求項１において、前記変換器が、内部に２つの変換信号経路を有する相補型変換器であって、第１変換信号経路が正信号経路として動作し、第２変換信号経路が負信号経路として動作する、ディジタル変換器校正方法。
8. 請求項６において、
   校正入力の第１セットを前記正信号経路に加え、校正入力の第２セットを前記負信号経路に加えることで、前記２つの所定の校正状態の第１状態が提供され、
   校正入力の前記第２セットと同一のセットを前記正信号経路に加え、校正入力の前記第１セットと同一のセットを前記負信号経路に加えることで、前記２つの所定の校正状態の第２状態が提供される、ディジタル変換器校正方法。
9. 請求項１において、前記同期復調工程が、さらに、
   前記変換器出力を積分することにより誤差信号を提供する、ディジタル変換器校正方法。
10. 請求項９において、前記誤差信号が、雑音がない場合はランプ波形である、ディジタル変換器校正方法。
11. 請求項１０において、前記変換器によって生じるオフセット電圧が、前記ランプ波形上に鋸歯状波形を重畳する、ディジタル変換器校正方法。
12. 請求項１１において、さらに、前記変換器の状態変化と同時に、積分された復調信号をラッチして前記誤差を生成する、ディジタル変換器校正方法。
13. 請求項８において、共通基準入力Ｖcmが前記正信号経路と前記負信号経路とに供給される、ディジタル変換器校正方法。
14. 請求項８において、前記校正モードにおいて前記ディジタル変換器によって用いられる段数が、ノーマル動作モードにおいて前記ディジタル変換器によって用いられる段数よりも少なくとも１つ多い、ディジタル変換器校正方法。
15. 請求項７において、前記２つの変換信号経路が、パイプラインの電荷結合素子（ＣＣＤ）段である、ディジタル変換器校正方法。
16. 請求項１５において、前記校正入力がそれぞれ一連の可変電荷スプリッタに供給され、電荷スプリッタがそれぞれパイプライン段の１つに結合されている、ディジタル変換器校正方法。
17. 請求項１６において、さらに、
    前記同期復調出力信号から誤差信号を生成する誤差信号生成工程と、
    前記誤差信号から可変スプリッタを制御する調整信号を得る調整信号取得工程とを備えた、ディジタル変換器校正方法。
18. 請求項１において、さらに、
    ノーマル動作モードの間において、前記ディジタル変換器の少なくとも１つの構成要素をチョッパ安定化するチョッパ安定化工程を備えた、ディジタル変換器校正方法。
19. 請求項１８において、さらに、
    前記校正モードの間において、前記同期復調工程の一部として、チョッパ安定化工程で用いられる回路の一部を動作させる動作工程を備えた、ディジタル変換器校正方法。

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