TWI558107B - 將類比訊號轉換成數位訊號的裝置及方法 - Google Patents

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TWI558107B
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Description

將類比訊號轉換成數位訊號的裝置及方法
本文中描述的主題涉及基於數位訊號處理器(DSP)的串行接收器。特別地，本文中描述的主題涉及實現相對低的誤碼率所需要的基於DSP的串行接收器。
基於DSP的串行接收器通常具有傳統的閃速(flash)類比數位轉換器(ADC)。雖然傳統的閃速ADC能在給定足夠的面積和功率的情況下實現低BER需求(例如10-15)，但是在ADC分辨率上存在實際的局限。因為傳統的N位閃速ADC需要2N-1個比較器，所以功率和面積隨著ADC分辨率指數性地增加。
雖然諸如流水線和逐次逼近寄存器(SAR)的輪流型的傳統的ADC可以顯著減少比較器的數量(以及因此的功率和面積)，但是它們不能在高速下實現低的BER。因為較低的時鐘速率，所以需要增加交錯輪流ADC的數量(以及因此增加功率和面積)以實現高速下的低BER，例如，多個GHz(多個十億赫茲)的速率。
描述了用於帶有具有高速、低BER性能以及低功率和面積要求的類比數位轉換器(ADC)的DSP接收器的方法和設備。通過解決傳統的瓶頸增加多路徑ADC配置的速率。通過整合校準和錯誤檢測和改正來改善ADC性能，諸如分布式偏移校準器和冗餘的比較器。通過使用低BER校正將傳統的高速、低BER閃速ADC中的比較器的數量近乎減半，顯著地減少了功率和面積的需求。
本發明提供了一種裝置，包括：將類比訊號轉換成多個位的 多路徑整流類比數位轉換器(ADC)，所述ADC包括：確定多個位中的第一位的第一路徑以及確定所述多個位中的第二位的第二路徑，所述第一路徑包括生成所述第一位的第一比較器，其中，所述第一比較器被配置為在第一時間接收類比訊號；所述第二路徑包括整流器以及多個比較器，其中，所述整流器被配置為在所述第一時間之後的第二時間接收所述類比訊號；所述多個比較器耦接到所述整流器的輸出(output，輸出端)，所述多個比較器生成所述第二位。
優選地，所述第二路徑進一步包括：與所述第一路徑中的所述第一比較器並行操作的訊號保持電路，其中，所述整流器耦接到所述訊號保持電路的輸出。
優選地，所述保持電路包括延遲電路，採樣和保持(SH)電路以及追踪和保持(TH)電路中的一個。
優選地，所述SH電路包括多級SH電路並且所述TH電路包括多級TH電路，並且其中，到所述第一路徑的輸入(input，輸入端)耦接在所述多級SH電路或所述多級TH電路中的級之間。
優選地，所述整流器由所述第一位控制。
優選地，所述第一位包括較高位(more significant bit)而所述第二位包括較低位(less significant bit)。
優選地，所述第二路徑中的所述多個比較器包括：被配置為檢測整流錯誤的至少一個額外的比較器。
優選地，所述至少一個額外的比較器配置有負閾值。
優選地，所述第二路徑進一步包括：被配置為將所述至少一個額外的比較器的輸出映射到包括正閾值的所述多個比較器中的比較器的輸出的解碼器。
優選地，所述第一比較器包括第一偏移校準器而所述多個比較器包括第二偏移校準器，並且其中，所述第一偏移校準器和所述第二偏移校準器被配置為分開地校準第一比較器的第一偏移和 所述多個比較器中的每個比較器的第二偏移。
優選地，所述第二路徑進一步包括：放大器，其中，所述整流器耦接到所述放大器的輸出，並且其中，所述放大器包括被配置為分開地校準所述放大器的偏移的第三偏移校準器。
優選地，所述第三偏移校準器包括：具有耦接到所述放大器的輸出的輸入的斬波開關；耦接到所述斬波開關的輸出的比較器；以及耦接到所述比較器的輸出並且具有耦接到所述放大器的輸出的校準數位類比轉換器(DAC)。
本發明還提供了一種將類比訊號轉換成數位訊號的方法，包括：在第一時間，對第一比較器提供保持類比訊號；在所述第一比較器中，將所述保持類比訊號與第一閾值比較以確定較高位；在所述第一時間隨後的第二時間，對整流器提供所述保持類比訊號；從所述較高位確定整流器控制訊號；根據所述整流器控制訊號將所述保持類比訊號整流成整流後訊號；以及在多個第二比較器中，將所述整流後訊號與多個閾值比較以確定較低位。
優選地，所述方法進一步包括：在所述多個第二比較器中，將所述整流後訊號與多個負閾值比較以確定是否存在整流錯誤；以及如果由具有負閾值的多個比較器中的任何一個檢測到錯誤，那麽校正所述較高位和所述較低位中的至少一個中的錯誤。
優選地，所述第一比較器在第一路徑中而所述整流器在第二路徑中，所述方法進一步包括：獨立於校準所述第二路徑地校準所述第一路徑。
優選地，所述方法進一步包括：利用增强的二進制搜索來獨立於校準所述多個第二比較器的偏移地校準所述第一比較器的偏移，所述增强的二進制搜索包括：在對於相應的比較器的所述增强的二進制搜索的多個步驟中的每個步驟中，對於所述相應的比較器，確定到閾值的距離；以及選擇所計算的距離中的最短的距離以校準所述相應的比較器的偏移。
優選地，所述第二路徑包括放大所述保持訊號的放大器，其中，校準所述第二路徑包括校準所述放大器的偏移。
優選地，所述方法進一步包括：從所述較高位和所述較低位恢復數據；以及將恢復的數據與從對於所述類比訊號的所述方法的至少一個其他通道操作恢復的數據合併。
優選地，所述方法進一步包括：進行連續的後臺校準，所述連續的後臺校準包括：在激活之前校準多個類比數位轉換器(ADC)中的每一個從而在多個通道之一中進行所述方法；以及在激活和非激活狀態之間輪換所述多個ADC中的每一個同時在多個通道中保持所述方法的連續操作。
本發明還提供了一種裝置，包括：多級採樣和保持(SH)電路或追踪和保持(TH)電路；與所述多級SH或TH電路並聯的粗比較器；與所述多級SH或TH電路串聯並且由所述粗比較器的輸出控制的整流器；具有額外的比較器以檢測整流器錯誤的精類比數位轉換器(ADC)；粗比較器偏移校準器；以及獨立於所述粗比較器偏移校準器的精ADC偏移校準器。
105‧‧‧SHA
106‧‧‧輸入訊號
107‧‧‧SHA開關
108‧‧‧電容器
109‧‧‧保持採樣
110‧‧‧PGA
111‧‧‧增益控制
112‧‧‧採樣
115‧‧‧閃速ADC
116‧‧‧輸出OUT1/輸出OUT1至4
120‧‧‧相位內插器
121‧‧‧時鐘
122‧‧‧時間恢復訊號
123‧‧‧採樣時鐘CLK1
125‧‧‧時序圖
200‧‧‧流水線ADC
205‧‧‧採樣和保持/SH
210‧‧‧粗ADC
215‧‧‧DAC
220‧‧‧減法框
225‧‧‧精ADC
230‧‧‧錯誤校正邏輯
300‧‧‧圖
305‧‧‧整流器輸入訊號IN
310‧‧‧整流器輸出訊號OUT
315‧‧‧ADC閾值
320‧‧‧負訊號輸入範圍
325‧‧‧整流的訊號範圍
400‧‧‧折疊ADC
405‧‧‧採樣和保持SH/SH
406‧‧‧輸入訊號
407‧‧‧保持的採樣
410‧‧‧粗比較器
411‧‧‧較高位
415‧‧‧整流器
416‧‧‧訊號
420‧‧‧精ADC
421‧‧‧較低位
425‧‧‧邏輯
500‧‧‧低BER ADC
501‧‧‧輸入訊號
505‧‧‧SHA
506‧‧‧第一級/TH
507‧‧‧第二級/TH
508‧‧‧第一保持採樣
509‧‧‧第二保持採樣
510‧‧‧採樣開關
515‧‧‧粗比較器
516‧‧‧較高位
520‧‧‧整流器控制邏輯/時間控制邏輯
521‧‧‧整流器控制訊號
525‧‧‧整流器
526‧‧‧訊號
527‧‧‧增益調節
530‧‧‧精ADC
531‧‧‧較低位
540‧‧‧邏輯
545‧‧‧粗校準器
550‧‧‧精校準器
555‧‧‧整流器校準器
606‧‧‧NMOS電晶體
607‧‧‧電源
608‧‧‧第一電流源
609‧‧‧第一SHA開關
610‧‧‧PMOS電晶體
611‧‧‧地
612‧‧‧第二電流源
613‧‧‧第二SHA開關
626‧‧‧PGA
627‧‧‧重置開關
810‧‧‧禁區
815‧‧‧間隙
820‧‧‧偏移
905‧‧‧檢測器
906~909‧‧‧或閘
910‧‧‧錯誤
911‧‧‧互斥或(XOR)閘
912‧‧‧MSB輸出
1000‧‧‧兩步折疊ADC
1006‧‧‧輸入訊號
1010‧‧‧SHA
1011‧‧‧第一源極跟隨器
1012‧‧‧第二源極跟隨器
1020‧‧‧粗比較器
1021‧‧‧較高位
1025‧‧‧整流器控制電路
1030‧‧‧粗校準
1031‧‧‧粗校準引擎
1032‧‧‧粗校準DAC
1033‧‧‧DAC碼
1034‧‧‧粗校準的偏移
1040‧‧‧整流器
1041‧‧‧PGA
1042‧‧‧PGA差分輸出
1043‧‧‧差分開關輸出
1044‧‧‧比較的配置
1045‧‧‧DAC碼
1046‧‧‧偏移
1051‧‧‧PGA校準斬波開關
1052‧‧‧PGA校準比較器
1053‧‧‧PGA校準引擎
1054‧‧‧PGA校準DAC
1070‧‧‧精ADC
1080‧‧‧精校準
1081‧‧‧精校準引擎
1082‧‧‧精校準DAC
1083‧‧‧DAC碼
1084‧‧‧偏移
1090‧‧‧邏輯
1091‧‧‧輸入
1100‧‧‧方法
1105~1145‧‧‧步驟
516a‧‧‧互補輸出
516b‧‧‧互補輸出
520a‧‧‧互補邏輯
520b‧‧‧互補邏輯
521a‧‧‧互補整流器控制
521b‧‧‧互補整流器控制
621a‧‧‧通過開關
621b‧‧‧整流開關
c1‧‧‧第一電容
c2‧‧‧第二電容
c28~c34‧‧‧比較器
sw1‧‧‧第一開關
sw2‧‧‧第二開關
Φ1‧‧‧第一時鐘
Φ1b‧‧‧粗比較時鐘
Φ2‧‧‧第二時鐘
Φ2b_early‧‧‧整流器控制時鐘
Φ2b_d‧‧‧重置控制
當結合附圖進行閱讀時，能更好地理解前述的發明內容，以及下面的具體實施方式。並入本文並形成說明書的一部分的附圖說明多個實施方式，並且結合描述進一步用於解釋所涉及的原理並且從而使得相關技術領域的技術人員能夠製造和使用所公開的技術。然而，實施方式並不限於本文中公開的具體實施例。除非由共同的標號明確表示，否則每幅圖表示不同的實施方式，其中每個實施方式中的組件和步驟相比於其他實施方式中潛在的相似的組件有意地用不同的標記表示。
圖1示出了時間交錯四通道ADC的示例性實施方式的簡化的框圖和相關聯的時序圖。
圖2示出了兩級流水線ADC配置的示例性實施方式的簡化的 框圖。
圖3示出了對ADC上的輸入訊號進行整流的效果。
圖4示出了6位兩級折疊ADC的示例性實施方式的框圖； 圖5示出了根據實施方式的6位折疊ADC的示例性實施方式的更詳細的框圖。
圖6示出了具有與SHA級並聯的MSB比較器的6位折疊ADC的示例性實施方式的更詳細的框圖。
圖7示出了根據圖6中的實施方式的折疊ADC的示例性時序圖。
圖8示出了可能導致在整流ADC中的傳輸函數錯誤的示例性的“死區”錯誤。
圖9示出了根據實施方式的可以在ADC中實現的“死區”錯誤檢測和校正邏輯的示例性實施方式的框圖。
圖10示出了具有通過分布的偏移校準進行的錯誤檢測和校正的多階折疊ADC的示例性實施方式的簡化的框圖。
圖11示出了將類比訊號轉換成數位訊號的示例性實施方式的方法。
下面將會參考附圖對示例性實施方式進行描述。
I. 序言
現在對結合了所描述和要求保護的主題的特徵的實施方式進行參考，附圖中示出了這些實施方式的示例。雖然將結合各種實施方式對本技術進行描述，但是應當理解的是，實施方式並不意於限制本技術。主題的範圍並不限於所公開的實施方式。相反地，本技術意於覆蓋可能包括在由所附申請專利範圍所包括的在本文中所定義的各種實施方式的實質和範圍之內的替代，修改，和等同物。此外，在下面具體實施方式中，提出多個具體的細節是為了完全理解本技術。然而，本技術可以在沒有這些具體的細節的 情況下實施。在其他情況下，並沒有對習知的方法，程序，組件和電路進行詳細描述，從而不會不必要地模糊提出的實施方式的各方面。
說明書中的對“實施方式”，“示例”等的引用表示所描述的主題可包括特定的特徵，配置，特性或步驟。但是，其他實施方式不必須包括特定的特徵，配置，特性或步驟。而且，“實施方式”，“示例”或等不必須指代相同的實施方式。進一步地，當聯繫實施方式描述特定的特徵，配置，特性或步驟時，認為聯繫其他實施方式(不管是否明確描述了這些其他實施方式)來影響這樣的特徵、配置或者特性是在是在本領域的技術人員的知識範圍內的。
遍及以下描述和申請專利範圍中使用的某些術語指代特定的系統組件和配置。本領域的技術人員應當理解的是，各種技術人員和公司可將組件稱為不同的名字。對實施方式的討論不意於區分名字不同但功能相同的組件。在下面的討論中，以及在申請專利範圍中，術語“包括”和“包含”以開放式使用，因而應當解釋為“包括，但不限制於…”的意思。而且，術語“耦接”旨在表示間接或直接電連接的意思。因此，如果第一設備耦接到第二設備，則該連接可能通過直接的電連接或者通過經由其他設備和連接的間接電連接。
Ⅱ. 具有高速低BER的ADC的DSP接收器的示例
下面將描述具有在低功率和面積的需求的情況下具有高速、低BER的性能的ADC的DSP接收器的方法、系統和設備。對於多路徑ADC配置而言，通過解決傳統的瓶頸，增加了速度。通過整合校準和錯誤檢測和改正(諸如分布式偏移校準器和冗餘的比較器)來改善ADC性能。通過使用低BER整流來將傳統的高速低BER閃速ADC中的比較器數量近乎減半，功率和面積需求顯著減少。
在一個實施方式中，設備(諸如，但不限於ADC，接收器或者傳送器)包括多路徑ADC，該多路徑ADC具有在第一路徑中的粗比較器，該粗比較器與在第二路徑中的延遲電路、採樣和保持(SH)電路或者跟踪和保持(TH)電路並行操作。延遲電路、SH電路和TH電路可具有多個級，其中一個或多個級與粗比較器或者較高位比較器並聯。與延遲電路、SH電路和TH電路串聯的整流器由粗比較器的輸出控制。精或子ADC從整流後訊號確定較低位。該子ADC可包括錯誤檢測(諸如額外的或冗餘的比較器)以檢測整流器錯誤。該多路徑ADC可進一步包括錯誤避免特徵。例如，該多路徑ADC可包括分布式或多點偏移校準器。對於粗比較器可以有粗比較器偏移校準器而對於子ADC可以有子ADC偏移校準器。子ADC中的每個比較器可包括偏移校準器。在具有放大器(例如，第二路徑中的可編程增益放大器)的實施方式中，可以有該放大器的偏移校準器。每個校準器可獨立於其他校準器地操作。
在另一個實施方式中，設備包括將類比訊號轉換成多個位的多路徑整流ADC。該ADC的第一路徑確定多個位中的第一位，其中該第一位可以是較高位或多位。在第一路徑中，一個或多個比較器生成第一位。第一比較器被配置為在第一時間接收類比訊號。該ADC的第二路徑確定多個位中的第二位或多位，其中，第二位或多位可以是較低位。第二路徑包括整流類比訊號的整流器。該整流器被配置為在第一時間之後的第二時間接收類比訊號。第一和第二時間之間的時間偏差為第一比較器提供足夠的採樣和再生時間，所以該ADC能夠在更高的時鐘頻率下操作。耦接到整流器的輸出的多個比較器從整流後訊號生成第二位或多位。
在一些實施方式中，ADC(例如，第二路徑)可包括與第一路徑中的第一比較器並聯操作的訊號保持電路。整流器可耦接到該訊號保持電路的輸出。該保持電路可包括延遲電路、採樣和保 持(SH)電路或者跟踪和保持(TH)電路。該延遲電路、SH電路或者TH電路可包括多級。第一比較器可與一個或多個級並聯耦接，並可從一個級接收類比訊號。整流器可由第一比較器(例如，第一位)的輸出控制。
在一些實施方式中，第二路徑中的多個比較器可具有錯誤檢測特徵，諸如至少一個附加的比較器被配置為檢測整流錯誤。該附加的比較器可被配置有負閾值以檢測全波整流(其中所有採樣應當具有相同的極性)之後的負極性採樣錯誤。第二路徑中的解碼器可通過將附加的比較器的輸出映射到具有正閾值的多個比較器中的比較器的輸出來提供錯誤校正。
在一些實施方式中，ADC可配置具有錯誤避免特徵。這些錯誤避免特徵可獨立於另一個ADC分布和操作。第一偏移校準器可校準第一比較器。具有多個校準器的第二偏移校準器可校準多個比較器中的每一個。第一和第二偏移校準器可被配置為分開地校準比較器。在具有放大器(例如在第二路徑中的可編程的增益放大器)的實施方式中，可以有第三偏移校準器校準該放大器。第三偏移校準器可包括耦接到放大器的輸出的斬波開關。比較器可耦接到斬波開關。一個校準數位類比轉換器(DAC)可耦接到比較器。DAC校準放大器。
在另一個實施方式中，將類比訊號轉換成數位訊號的方法包括，在第一時間，向第一比較器提供保持(held)類比訊號。在第一比較器中，該保持類比訊號與第一閾值比較以確定較高位。在第一時間之後的第二時間，將保持類比訊號提供至整流器。從較高位確定整理器控制訊號。根據整流器控制訊號，該保持類比訊號被整流成整流後訊號。在多個第二整流器中，整流後訊號與多個閾值比較以確定較低位。
該方法可進一步包括，在多個第二比較器中，將該整流後訊號與多個負閾值比較以確定是否存在整流錯誤。如果由具有負閾 值的多個比較器中的任意一個檢測到錯誤，那麽糾正較高位和較低位中的至少一個中的錯誤。
鑒於第一比較器在第一路徑中而整流器在第二路徑中，該方法可進一步包括獨立於校準第二路徑地校準第一路徑。例如，這可包括獨立於校準多個第二比較器的偏移地校準第一比較器的偏移。比較器校準可利用增强的二進制搜索，其包括在對於每個比較器的增强的二進制搜索的多個步驟的每一步驟中，對於相應比較器，確定到閾值的距離；並選擇所計算的距離中的最短的距離以校準相應比較器的偏移。
在第二路徑包括放大保持訊號的放大器的實施方式中，校準該第二路徑可進一步包括校準該放大器的偏移。在一個實施方式中，校準可包括使放大器的輸入短路，關閉耦接到放大器輸出的第一組斬波開關並確定第一偏移值，關閉第二組斬波開關並確定第二偏移值，以及根據第一和第二偏移值確定放大器的DAC校準碼。
在多個ADC作為多個通道操作該方法的實施方式中，該方法可進一步包括從較高位和較低位恢復數據，將所恢復的數據與在類比訊號上從該方法的至少一個其他通道操作恢復的數據合併。在一些實施方式中，可通過在激活之前校準多個類比轉換器(ADC)的每一個以在多個通道之一中實施該方法來實施連續背景校準。多個ADC的每一個在激活和非激活狀態之間輪換同時保持該方法可在多個通道中進行連續操作。
實施方式的優勢包括在低功率和面積需求的情況下的高速、低BER性能。通過解決傳統的瓶頸提高了多路徑ADC配置的速度。通過操作與保持級並聯的粗比較器以允許該比較器在整流之前開始一個轉換周期，消除了比較器再生時間的瓶頸，且ADC能夠在較高的時鐘頻率下操作。通過將校準與錯誤檢測和校正整合到ADC中(諸如分布或多點偏移校準器和冗餘的比較器)來改善 ADC的性能。通過使用低BER校正將傳統的高速、低BER閃速ADC中的比較器的數量基本減半，顯著地減少了功率和面積的需求。
系統、設備和方法的實施方式可以以各自具有不同的構造的各種結構實施。下面對幾個詳細的特徵和實施方式進行討論。
在第Ⅲ部分中，描述高速、低BER的ADC配置，其能夠在實現高速、低BER性能的同時將傳統的閃速ADC中的比較器的數量幾乎減少一半。通過延遲整流，錯誤避免校準、錯誤檢測和錯誤校正特徵，可以部分實現10-15的低BER。
在第Ⅳ部分中，描述了錯誤檢測和校正特徵。該特徵可稱作“死區”錯誤檢測和校正。死區錯誤檢測和校正可通過在解碼器中增加冗餘的比較器和數位校正來實施。
在第V部分中，描述了錯誤避免特徵。該特徵可包括可由所描述的ADC實施的分布或者多點數位偏移校正方案。如將在該部分中解釋的，多點數位偏移校正方案利用增强的二進制搜索算法。
在第Ⅵ部分中，描述了以傳統的閃速ADC中幾乎一半數量的比較器實現高速、低BER性能的ADC方法實施方式。
Ⅲ. 高速低BER的ADC配置 A. 序言
閃速ADC是用於高速低/中分辨率應用的常用拓撲。通常，閃速拓撲包括在大功率/面積與更高的速度和低BER(即，小於10-15的BER)之間的折衷。相應地，閃速ADC廣泛用於高速數據通訊應用。由於處理速度的限制，例如10Gs/s的超高速ADC一般由多通道ADC實現。多通道ADC也可以稱作時間交錯ADC。
作為實現實施方式的ADC拓撲的多個示例中的一個，圖1示出了時間交錯四通道ADC的示例性實施方式的簡化的框圖和相關聯的時序圖。圖1示出了具有高速、低BER、時間交錯多通道ADC 100的諸如高速串行數據通訊接收器的設備的實施方式的特定的 示例。在該實施方式中，ADC 100包括6位每秒10十億採樣(GS/s)的ADC。這通過時間交錯四個6位2.5GS/s的ADC 1、2、3、4來實現。ADC 1至4中的每一個提供四通道ADC 100中的一個通道。簡化的ADC 1至4中的每個包括採樣和保持放大器SHA 105、可編程增益放大器PGA 110、閃速ADC 115和相位內插器120。
相位內插器120接收作為輸入的由鎖相環路PLL(未示出)提供的2.5GHz時鐘121和時間恢復訊號122。在ADC 1中，相位內插器120根據這些輸入生成採樣時鐘CLK1 123，其提供至SHA 105和閃速ADC 115。
SHA 105可包括兩級放大器以提供較寬的跟踪頻寬。SHA 105接收作為輸入的採樣時鐘CLK 1 123和輸入訊號106，在這種情況下，輸入訊號106是每秒10十億位的輸入訊號。SHA 105對輸入訊號106的採樣進行採樣和保持。SHA開關107例示SHA 105的採樣方面，電容器108例示保持方面。SHA 105生成保持採樣109。
PGA 110調整每個ADC的增益以補償通道增益失配。PGA 110接收作為輸入的保持採樣109和增益控制111。PGA 110生成放大的採樣112。
閃速ADC 115接收作為輸入的放大的採樣112和採樣時鐘CLK1 123。閃速ADC 115將放大的採樣112轉換成數位形式。閃速ADC 115生成輸出OUT1 116，該輸出OUT1 116是2.5GSps的輸出數據流。
時序圖125示出了四個ADC 1至4中的每一個如何基於採樣時鐘CLK 1至4來處理輸入訊號106的不同部分以生成輸出訊號OUT1至4116的不同部分。當合併或者交錯時，四個2.5GSps輸出訊號OUT1至4 116恢復10GSps數位形式的10GSps輸入訊號106。
B. 流水線ADC拓撲
多級ADC被設計為利用多極轉換減少ADC的複雜性、功率 和面積需求。流水線拓撲內在地是多級ADC。流水線拓撲ADC是執行順序或者級聯轉換的多級ADC。通常，N位流水線ADC在N-1位精轉換前執行1位粗轉換。
圖2示出了兩級流水線ADC結構並且特別是6位流水線ADC的示例性實施方式的簡化的框圖。流水線ADC 200包括採樣和保持(SH)205，粗ADC 210、DAC 215、減法框220、精ADC 225和錯誤校正邏輯230。因為粗ADC 210確定較(例如最)高位並提供錯誤校正，所以將粗ADC 210設計為1.5位ADC。DAC 215將較高位轉換成類比訊號以便減法框220能夠將它從由SH 205採樣的訊號中減去。通過這樣做，精ADC 225僅對採樣訊號的餘數進行操作以確定五個較低位。將轉換的數據提供至錯誤校正邏輯230以檢測和校正在該轉換中出現的任何錯誤。
當流水線拓撲提供高分辨率和吞吐量時，它通常權衡延遲和速度，需要在數位到類比(DAC)和減法操作中的高精確度，並且僅提供半個時鐘周期的採樣時鐘以執行粗ADC轉換、DAC轉換、減法以及精或子ADC轉換。相對於閃速ADC，這些問題需要較低頻率的時鐘。鑒於粗ADC的有限的再生時間，除非解決了該有限的再生和其他問題，否則高速流水線拓撲將導致高功率消耗和高BER。
C. 閃速折疊ADC拓撲
相對於其他ADC拓撲，閃速ADC是較快的轉換器。然而，傳統的閃速ADC需要2N-1個比較器來完成n位轉換。這種對於分辨率的每一位的比較器的指數增加導致功率和面積消耗的指數增加。
折疊拓撲是通過使具有較寬範圍的輸入值中的特定參考值的比較器在能夠重複使用來減少ADC中比較器的數量的技術。折疊拓撲重新設置(例如，劃分)訊號電壓範圍並且同時或順序地處理該重新設置的訊號。一種訊號重新設置或折疊是訊號整流。特 別地，全波整流用於保存整個訊號。
一個折疊ADC拓撲是兩倍(2x)折疊N位ADC。2x折疊ADC可以是具有1位粗ADC或MSB比較器以及N-1位精或子ADC的兩級ADC。該1位粗ADC可用於確定輸入訊號與參考的中點(零閾值)相比的符號或極性。如果符號是正(即，如果該訊號在零閾值之上)，則該1位粗ADC將不會使整流器對該輸入訊號進行整流。如果符號是負，則該1位粗ADC將使得整流器對該輸入訊號的極性進行反轉或整流。通過對輸入訊號進行整流，精ADC的功率和面積需求減小，這是因為相比於整個正的和負的範圍，精ADC的操作範圍已經減少了一半。該精ADC將不需要那麽多的比較器和參考，這會消除功率和面積。整流可以在任意的方向(正或負)上發生從而實現精ADC所需的面積和功率的相同的減少。
圖3示出了對ADC上的輸入訊號進行整流的效果。圖300在x軸上示出整流器輸入訊號IN 305並且在y軸上示出整流器輸出訊號OUT 310。幾個比較器的幾個ADC閾值315示出為水平線。未整流的負訊號輸入範圍320示出為對角線、零閾值以上的實線和零閾值以下的虛線。整流的訊號範圍325表示負訊號輸入範圍320在零閾值之上反轉。隨著整流，不再需要具有負ADC閾值315的ADC比較器。
圖4示出了6位兩級折疊ADC的示例性實施方式的框圖。折疊ADC 400包括採樣和保持SH 405、粗比較器410、整流器415、精ADC 420以及邏輯425。折疊ADC 400例如可以是ADC 100中的多個放大器中的一個。粗比較器410可認為在第一路徑中，而整流器415和精ADC 420可認為在第二路徑中。這些路徑可包括其他組件。例如，第一路徑可包括PGA(未示出)。
SH 405對輸入訊號406的採樣進行採樣和保持。將保持的採樣407提供至粗比較器410和整流器415。
粗比較器410可包括一個或多個比較器。粗比較器410將保 持的採樣407與一個或多個參考(未示出)比較。基於該比較，粗比較器410生成較高位411(例如，最重要的位MSB)，其可表示保持的採樣407的極性。較高位411提供至整流器415和邏輯425。
整流器415基於由較高位411提供的控制對保持的採樣407進行整流。整流器可以基於較高位411傳遞或整流保持採樣。例如，如之前所指出的，如果較高位411表明保持採樣417具有正極性，那麽，整流器415可忽略保持採樣417。相反，如果較高位411表明保持採樣417具有負極性，那麽，整流器可對保持的採樣407進行整流。整流器生成整流的訊號416，這不需要對特定的採樣進行整流。
精ADC 420包括多個比較器(未示出)。精比較器420中的每個比較器將整流的訊號416與參考比較。基於該比較，精ADC 420生成較低位421。雖然在該示例中精ADC 420是五位的ADC，但是精比較器420生成31位以用於進一步處理。
邏輯425接收較高位411和較低位421。邏輯425可恢復從較高位411和較低位421傳輸的數據。邏輯425也可將錯誤檢測和校正邏輯應用到較高位411和較低位421。邏輯425通過錯誤校正和解碼將來自較低位421和較高位411的32位分解成6位。在多個可能的實施方式中，可提供比6位多或少的分辨率。
由粗比較器410進行的粗轉換、由整流器415進行的整流和由精420進行的轉換必須在採樣時鐘(未示出)的半個周期內完成。當在高速頻率下對採樣時鐘進行操作時，粗比較器410的亞穩態變成抬高BER的潛在的問題。限制時鐘頻率以維持低的BER。該問題類似於流水線拓撲中的問題。偏移是限制時鐘頻率以維持低的BER的另一個潛在的問題。必須對折疊ADC 400的通常的設計進行一些調整以獲得高速、低BER性能。
圖5示出根據實施方式的6位折疊ADC的示例性實施方式的 更詳細的框圖。高速、低BER ADC 500包括SHA 505、採樣開關510、粗比較器515、整流器控制邏輯520、整流器525、精ADC 530、邏輯540、粗校準器545和精校準器550。高速、低BER ADC 500的其他實施方式可包括更多或更少的組件。其他實施方式可應用該實施方式中的高速、低BER的特徵和/或其他配置中(例如流水線拓撲中)的附加的高速低BER特徵。
粗比較器515可被認為在第一路徑中，而整流器525和精ADC 530可被認為在第二路徑中。這些路徑可包括其他組件。高速低BER ADC 500的第一級可認為包括SHA 505和粗比較器515，而第二級可認為包括整流器525和精ADC 530。在一些實施方式中，第一級可在採樣時鐘的半個周期內完成，而第二級可在採樣時鐘的另半個周期內完成。
SHA 505採樣和保持輸入訊號501。在這個特定的實施方式中，SHA 505包括多級SHA。特別地，SHA 505包括第一級506和第二級507。第一級506包括由第一時鐘Φ1操作的TH，第二級507包括由第二時鐘Φ2操作的TH。SHA的第一級506追踪和保持輸入訊號501並生成第一保持採樣508。SHA的第二級507追踪和第一保持採樣508並生成第二保持採樣509。多級有效地延遲或延長由第一時鐘Φ1和第二時鐘Φ2之間，或者可選擇地，第一和第二相位之間或者同一時鐘的上升沿或下降沿之間的時間差異保持的採樣。該差異例如可以是半個時鐘周期，即，半周期。因此，在其他實施方式中，時鐘或相位或其他延遲之間的時間差異可以多於或少於半個時鐘周期，第二保持採樣509提供至整流器525。
採樣開關510和粗比較器515與SHA 505並聯操作。與SHA的第一級506類似，採樣開關由第一時鐘Φ1操作。因此，在相同的時間，SHA的第一級506和粗比較器515採樣輸入訊號501。粗比較器基於粗比較時鐘Φ1b將所採樣的輸入訊號501與參考比 較，粗比較時鐘Φ1b可以是第一時鐘Φ1反轉的和延遲的版本。粗比較時鐘Φ1b和第二時鐘Φ2之間的時間差異允許粗比較器在例如整流器525接收第二保持採樣509之前(例如，半個周期之前)將輸入訊號501的較高位進行轉換，從而執行訊號的折疊操作。這允許在高速下顯著減小BER。在一些實施方式中，由粗比較器515進行的轉換發生在追踪周期結束時和保持周期開始時。粗比較器515生成較高位516，該較高位提供至整流器控制邏輯520和邏輯540。
在該實施方式中，整流器控制邏輯520是一個反及閘。但是，該控制邏輯在各個實施方式中可有所不同。整流器控制邏輯520接收較高位516和整流器控制時鐘Φ2b。整流器控制邏輯520生成整流器控制訊號521。基於由整流器控制時鐘Φ2b所提供的時間，如由較高位516所指示的，如果整流器控制訊號521具有正極性，則整流器控制訊號521控制整流器525中的開關以通過第二保持採樣509，如果整流器控制訊號521具有負極性，則整流器控制訊號521控制整流器525中的開關以對第二保持採樣509進行整流。
整流器525包括能通過第二保持採樣509或反轉第二保持採樣509的極性(即，整流)的斬波開關。整流器接收第二保持訊號509和整流器控制訊號521。儘管取決於第二保持採樣509的極性，第二保持採樣509的極性可以不反轉，但是整流器生成整流的訊號526。整流將輸入訊號501視為被折疊以具有共同極性(全都是正或全都是負)的整體，以減小參考的範圍和減少精ADC 530中所必需的比較器的數量。在其他實施方式中，可發生額外的折疊以進一步減小和減少精ADC 530中的參考和比較器的數量。整流器525可包括PGA(未示出)以增加或減少第二保持採樣509的幅度。PGA的增益可由增益調節527進行調節。
精ADC 530接收整流的訊號526並生成精細或較低位531。 精ADC 530包括多個比較器(未示出)。精ADC 530中的每個比較器將整流的訊號526與參考比較。基於該比較，精ADC 530生成較低位531。雖然在該示例中，精ADC 530是5位的ADC，但精ADC 530生成31位以用於進一步的處理。
精ADC 530可包括一個或多個錯誤檢測和校正特徵。這就是精ADC 530是5.1位的ADC而不是5位的ADC的原因。當它用31個比較器以生成31位時，精ADC可包括具有與整流器525將輸入訊號501整流為的極性相反的極性的參考的冗餘或者額外的比較器。例如，精ADC 530可一共包括34個比較器。該額外的比較器可檢測折疊錯誤。折疊錯誤檢測和校正可用於處理第一和第二路徑之間的失配。為MSB比較器和整流器級添加額外的偏移校正DAC。
邏輯540接收較高位516和較低位531。邏輯540可輸出6位(例如6位的2.5GS/s的流)以用於例如在DSP中進一步處理。邏輯540可包括泡沫檢測器邏輯(bubble detector logic)、錯誤校正邏輯、解碼邏輯、去複用器邏輯和/或其他邏輯。邏輯540可從較高位516和較低位531恢復傳輸的數據。邏輯540也可將錯誤檢測和校正邏輯應用到較高位516和較低位531。邏輯540可通過錯誤校正和解碼將來自較高位516和較低位531的31位轉化成6位。在許多可能的實施方式中可提供比6位更多或更少的分辨率。
諸如偏移DAC的粗校準器545向粗比較器515提供錯誤避免校準。諸如偏移DAC的精校準器550向精ADC 530提供錯誤避免校準，諸如偏移DAC的整流器校準器555向粗比較器提供錯誤避免校準。在一些實施方式中，粗校準器545、精校準器550和整流器校準器555可彼此獨立地進行操作。校準可先於高速低BER ADC 500的操作進行或者例如在高速低BER ADC 500的操作期間周期地進行。在一些實施方式中，高速低BER ADC 500的連續的背景校準可通過在激活之前校準ADC 100中的多個高速低BER ADC 500的每一個實施。多個高速低BER ADC 500中的每一個可在激活和不激活的狀態之間輪換，同時維持每個激活的高速低BER ADC 500的連續的操作。輪換到不激活的狀態的高速低BER ADC 500可以在再激活之前進行校準或再校準。
圖6示出了具有與SHA級並行的MSB比較器的6位折疊ADC的示例性實施方式的更詳細的框圖。將參考圖5中的標號並結合圖7中的時序對圖6進行討論。圖7示出根據圖6中的實施方式的折疊ADC的示例性時序圖。
圖6示出圖5中的一些元件的更詳細的實施方式。更詳細地示出的元件是SHA 505、粗比較器515、整流器控制邏輯520和整流器525。高速低BER ADC 500的其他實施方式可包括更多或更少的元件，這些元件可以不同的方式實施。下面參考圖7中所示出的時序圖對元件的這些實施方式進行討論。
在該實施方式中，SHA 505實現為兩級源極跟隨器。該第一級源極跟隨器包括NMOS電晶體606，其栅極節點耦接到輸入訊號501，其汲極節點耦接到電源607，其源極節點耦接到第一電流源608。第一SHA開關609與NMOS電晶體606的源極節點耦接。第一級506實現為NMOS電晶體606和第一SHA開關609。採樣開關510是第一SHA開關609的複製。採樣開關510還耦接到NMOS電晶體606的源極節點。採樣開關510和第一SHA開關609由第一時鐘Φ1操作。
第二級源極跟隨器包括PMOS電晶體610，其栅極節點與第一SHA開關609耦接，其汲極節點與地611耦接，並且其源極節點與第二電流源612耦接。第二SHA開關613耦接到PMOS電晶體610的源極節點。第二級507實現為PMOS電晶體610和第二SHA開關613。第二SHA開關613由第二時鐘Φ2b操作。在這個示例中，第二SHA開關613是低開開關(low-on switch)。
粗比較器515由互補輸出516a、互補輸出516b實現。相似地， 整流器控制邏輯520由分別接收互補輸出516a、互補輸出516b的互補邏輯520a、520b實現。通過開關控制互補輸出516a使得整流器525通過第二保持採樣509。整流開關控制互補輸出516b使得整流器525切換第二保持採樣509的極性。結果，整流器基於由整流器控制時鐘Φ2b_early提供的時間控制邏輯520生成互補整流器控制521a、521b，整流器控制時鐘Φ2b_early在整流器控制時鐘Φ2b向整流器525提供第二保持採樣509之前轉變。基於由整流器控制時鐘Φ2b_early提供的時間，如由互補輸出516a、互補輸出516b所指示的，如果整流器控制訊號521具有正極性，則整流器控制訊號521控制整流器525中的開關通過第二保持採樣509，如果整流器控制訊號521具有負極性，則整流器控制訊號521控制整流器525中的開關對第二保持採樣509進行整流。
整流器525包括PGA 626、通過開關621a、整流開關621b和重置開關627。在這個示例中，通過開關621a、整流開關621b、重置開關627是低開開關。PGA 626根據增益調節527向第二保持採樣509提供可變的增益。PGA 626的偏移可由整流器校準器555校準。PGA 626向通過開關621a和整流開關621b提供不同的輸出。通過開關621a由互補輸出516a控制。整流開關621b由整流開關控制互補輸出516b控制。通過開關控制互補輸出516a使得整流器525通過第二保持採樣509。整流開關控制互補輸出516b使得整流器525切換第二保持採樣509的極性。重置開關627由重置控制Φ2b_d控制。重置控制Φ2b_d在第二保持採樣509通過或整流後關閉重置開關627，從而為接下來的第二控制採樣509重置整流器525。
再次說明，在閃速ADC中，比較器的數量趨於隨著位數指數性增加(2N)，這導致功率消耗和面積的大幅增加。希望實現低於0.5pJ/轉換步驟的品質因數。為了實現該品質因數，必須減少比較器的數量。兩步折疊ADC拓撲通過首先檢測MSB，折疊輸入訊 號並且允許精或子ADC分解整個尺寸或輸入訊號的範圍的一半來將比較器的數量減少大約50%。通過在MSB轉換之後折疊數據，減少了亞穩定事件的概率，從而降低了BER。
整流器開關確保輸入到精或子ADC的數據總是在相同的半平面中。因此，MSB比較器中的亞穩態事件概率最大的“跨零”總是位於子ADC的輸出的相同的“區域”。亞穩態事件更像是噪音並不是大的“故障”。額外的T/H級的使用可增加MSB比較器的有效再生時間以及允許ADC在較高的時鐘頻率下操作。這減少了MSB比較器的亞穩態事件的概率，從而改善了BER。
在實施方式的應用上並不存在限制。相對於其他應用，該ADC拓撲提供高速低BER應用。例如但不限於，實施方式可用於現在和將來的10Gb/s，25Gb/s和40Gb/s多模光纖、備用機、芯片至芯片以及無線收發器。DSP收發器可用於例如光盤和硬盤驅動應用。實施方式可用於現在和將來的企業網絡接收機方案，該方案通常在低功耗和面積需求的情況下需要非常高的速度、低BER性能。假設減少了面積和功率，那麽在幾乎相同的面積和功耗下，分辨率可從傳統的6位分辨率增加到7位分辨率。
Ⅳ. 錯誤檢測和校正
可進行錯誤檢測和校正以減少BER。在檢測到較高位之後折疊輸入訊號的潛在的問題是，粗ADC路徑(即，第一路徑)中處理的輸入訊號和精ADC路徑(即，第二路徑)中處理的輸入訊號之間的失配將導致ADC的傳輸函數中的“死區”。這能夠導致限制ADC的有效位數(ENOB)。死區對ADC的ENOB的影響可通過對ADC增加錯誤檢測和校正來減少或消除。
圖8示出可以導致整流ADC中的傳輸函數錯誤的示例性的“死區”錯誤。如前面關於圖3所討論的以及在圖8中再次示出的，將輸入訊號整流至一個極性產生另一個極性的禁區。如果輸入訊號的採樣在禁區810內並且檢測不到，那麽它就不會在數位 輸出中反應出來，有效地在ADC的傳輸函數中產生間隙815。整流錯誤能夠導致死區錯誤。此外，偏移820或粗ADC路徑(即，第一路徑)中處理的輸入訊號和精ADC路徑(即，第二路徑)中處理的輸入訊號之間的失配能夠導致持久的或周期性的死區錯誤和圖8中所示的ADC傳輸函數中的作為結果的間隙815。
在一個實施方式中，為了檢測“死區”錯誤，可以將額外的或冗餘的比較器添加到具有參考的精或子ADC，該參考具有與整流器將輸入訊號整流成的極性相反的極性。圖9示出根據實施方式的可在ADC中實施的“死區”錯誤檢測和校正邏輯的示例性實施方式的框圖。圖9示出部分精ADC 530和邏輯540中的部分錯誤校正邏輯。
在圖9所示的實施方式中，示出精ADC530中的部分比較器C28至C34，包括三個冗餘的比較器C32至C34。冗餘的比較器C32至C34與精ADC 530中的其他31個比較器相同。在這個示例中，冗餘的比較器C32至C34可導致大約10%的功耗開銷，但是它們可對訊號噪聲以及失真比(SNDR)提供顯著的改進，例如2至3dB。冗餘的比較器C32至C34可與精ADC 530中的其他31個比較器一樣以相同的方式數位校準。
冗餘的比較器C32至C34檢測錯誤。冗餘的比較器C32至C34具有負參考-2.5 LSB、-1.5 LSB和-0.5 LSB，它們表示檢測0和1之間的值，-1和-2之間的值和-2和-3之間的值的相對大小。該三個額外的比較器檢測禁區(負的半平面)內的首先的三個等級。在其他實施方式中可檢測較大或較小範圍的錯誤值。
邏輯540中的檢測器905接收來自精ADC 530的34個比較器的34位。該34位可表示溫度計碼。溫度計碼中的1到0的轉變通常認為是頂部，並且表示溫度計碼中接近地或最精確地表示採樣的輸入訊號的數位水平。這些位檢測-3和31之間的值(即，頂部)的範圍。
邏輯540將檢測到的值-3，-2和-1分別映射到值0，1，和2。換句話說，檢測到的錯誤(在錯誤或禁止的半平面內檢測到的輸入訊號採樣值)被映射到正確的半平面中的值。具體地，或閘906的輸入是值0和-1，而輸出被映射到值0。或閘907的輸入是值1和-2，而輸出被映射到值1。或閘908的輸入是值2和-3，而輸出被映射到值2。此外，當任意一個冗餘的比較器C32至C34檢測小於零的數值時，或閘909的輸入是值-3，-2和-1，而輸出表示錯誤910。
錯誤的半個平面中的值的檢測表示導致採樣的和保持的訊號的極性的錯誤表示的偏移錯誤。因此，錯誤910連同較高位516輸入互斥或(XOR)閘911。XOR閘911的輸出是較高位MSB輸出912的錯誤校正版本。考慮到XOR閘911的邏輯，如果存在錯誤，那麽較高位516將會被翻轉/反轉並作為MSB輸出912輸出。圖9中所示的錯誤校正邏輯本質上重建圖8中所示的“死區”區域中的精ADC 530的傳輸函數。相應地，該錯誤校正可認為是“死區”校正。
為了增加分辨率，減少級的數量和/或在性能、面積和功耗上進行其他改進，“死區”校正邏輯可應用於任何兩步或流水線ADC。能夠增加比較器的數量以改善“死區”的覆蓋範圍，儘管應當對成本(額外的功率/面積)和優勢(改善的ENOB)進行分析並且成本和優勢在實施方式之間可以不同。
V. 錯誤避免校準
為了在兩步折疊ADC和其他拓撲中避免錯誤和保持低的BER，可在多點處分布數位偏移校準器。例如如圖10中所示，在一些實施方式中，校準可以在三個分開的位置進行。而且如圖11中所示，增强的二進制搜索算法可用於執行校準。
圖10示出具有通過分布的偏移校準進行的錯誤檢測和校正的多步折疊ADC的示例性實施方式的簡化的框圖。圖10包括兩步 折疊ADC 1000，其中第一步包括由粗ADC進行的較高位檢測，第二步包括由半平面精ADC進行的較低位檢測，兩步折疊ADC 1000包括校準開關1005、SHA 1010、粗比較器1020、整流器控制電路1025、粗校準1030、包括PGA 1041的整流器1040、PGA校準1050、精ADC 1070、精校準1080和邏輯1090。在其他實施方式中，兩步折疊ADC 1000可包括更多或更少的元件。例如，在一個實施方式中，PGA 1041可包括精PGA，並且在輸入處的額外的PGA可包括粗PGA。兩個PGA可獨立或非獨立地校準。
組件SHA 1010、粗比較器1020、整流器控制電路1025、包括PGA 1041的整流器1040、精ADC 1070和邏輯1090之間的操作和交互可分別與組件SHA 505、粗比較器515、整流器控制邏輯520、包括PGA 626的整流器525、精ADC 530和邏輯540的操作和交互相似(或不同)。
在這個實施方式中，一點不同之處在於SHA 1010和粗比較器1020之間的耦接。在這個實施方式中，粗比較器1020的輸入不是由諸如採樣開關510的重複的採樣提供的。在這個實施方式中，SHA 1010被示出為具有第一源極跟隨器1011、第一開關sw1、第一電容c1、第二源極跟隨器1012、第二開關sw2和第二電容c2。第一源極跟隨器1011和第二源極跟隨器1012的實施方式參考圖6中所示和所討論地示出。第一源極跟隨器1011和第二源極跟隨器1012提供輸出訊號追踪。第一開關sw1和第二開關sw2可與第一SHA開關609和第二SHA開關613相似。第一開關sw1和第二開關sw2與第一電容c1和第二電容c2的操作提供在SHA 1010的第一級和第二級中的採樣和保持操作。在這個實施方式中，粗比較器1020的輸入耦接在第一開關sw1和第一電容c1之間。因此，粗比較器1020與SHA 1010的第一採樣和保持級並行操作。
通常，在圖10中所示的實施方式中，兩步折疊ADC 1000使用分布的或多點校準。特別地，在這個實施方式中，數位偏移校 準布置在三個特定的位置：在整流器1040處；在粗比較器1020處以及在精ADC 1065處。校準可布置在精ADC 1065的34個比較器的每一個處。校準的點和元件在實施方式之間可有所不同。校準可以獨立或不獨立於其他校準。
在由粗校準1030、PGA校準1050和精校準1080進行的校準期間，校準開關1005閉合，將輸入訊號1006接地。
粗校準1030包括粗校準引擎1031和粗校準DAC 1032。粗校準引擎1031接收較高位1021，應用檢測偏移和必要的校正的校準邏輯以及生成DAC碼1033以校準粗比較器1020。粗校準DAC 1032將數位DAC碼轉換成類比的粗校準的偏移1034。粗比較器1020接收粗校準的偏移1034，其校準粗比較器1020的操作。
PGA校準1050包括PGA校準斬波開關1051，PGA校準比較器1052，PGA校準引擎1053和PGA校準DAC 1054。
PGA校準斬波開關1051接收作為輸入的PGA差分輸出1042並生成差分開關輸出1043。在校準過程中，PGA校準斬波開關1051可以被控制以阻擋(開路)、通過或反轉PGA差分輸出1042的極性。
PGA校準比較器1052從PGA差分輸出1042接收差分開關輸出1043。比較器輸出差分開關輸出1043的差異並生成比較的結果1044。
PGA校準引擎1053接收比較的結果1044，應用檢測偏移和必要的較正的校準邏輯，並生成DAC碼1045以校準PGA 1041。
PGA校準DAC 1054將數位DAC碼1045轉換成類比PGA校準的偏移1046。PGA 1041接收PGA校準的偏移1046，其校準PGA 1041的操作。
精校準1080包括精校準引擎1081和精校準DAC 1082。精校準引擎1081接收來自邏輯1090的輸入1091，應用檢測偏移和必要的校正的校準邏輯，並生成DAC碼1083以校準精ADC 1070 中的34個比較器。精校準DAC 1082將數位DAC碼1083轉換成34個類比的精校準的偏移1084-1，1084-2...1084-34。精ADC 1070中的34個比較器的每一個分別接收類比的精校準的偏移1084-1，1084-2...1084-34中的一個，其校準精ADC 1070中的34個比較器的操作。
在整流器1040處；在粗比較器1020處和在精ADC1065處校準或修正偏移提供戰略利益。整流器1040處修正偏移使得能夠修正SHA 1010偏移加上PGA 1041的偏移。在粗比較器1020處的修正使得能夠修正SHA 1010的偏移加上粗比較器1020的偏移。在精ADC 1070處修正偏移(修正精ADC 1070中的每個比較器)校準在精ADC 1070中使用的每個比較器的每個偏移。
通過從精ADC 1070中的每個比較器的偏移中去除SHA 1010偏移和PGA 1041偏移的校正，精ADC 1070的尺寸能夠減少大約40%，從而實現功率/面積的顯著減少。
粗比較器1020的數位校準使得能夠最小化在粗比較器1020和精ADC 1070的輸入處的偏移。這減少了兩步折疊ADC 1000的傳輸函數中的“死區”，從而提供對整個ENOB的改善。
在一些實施方式中的數位偏移校準器可使用增强的二進制搜索算法來進行，該算法使得能夠選擇具有最小的量化錯誤的最佳碼。在每一步中計算到比較器的閾值的距離，所以可保留與最佳值最接近的值。在具有n步的增强的二進制搜索算法的一個實施方式中、在二進制搜索的n步中每一步中，校準引擎(例如、粗校準引擎1031、PGA校準引擎1053、精校準引擎1081)生成並應用DAC碼(例如、對粗校準DAC1032、PGA校準DAC 1054、精校準DAC 1082)，接收結果(例如、從較高位1021、比較的結果1044、輸入1091)，計算總和(該總和是到比較器的閾值的距離)，計算總和與目標或閾值之間的差異，並將所計算的差異與之前步驟中計算的差異比較。該閾值可以是，例如32。校準的目的 是選擇導致結果和目標或者閾值之間的最小差異的DAC碼從而校準所校準的組件。該技術導致選擇與校準的元件的“跨零”閾值最接近的優化值，以防在校準DAC中存在差分非線性(DNL)或積分非線性(INL)錯誤。
作為詳細的示例，n位的DAC控制最初設置為00000...00。從MSB開始，對n位中的每一個進行重複操作。在步驟n，位n設置為值1。比較器的輸出相加64次並計算SUM值。如果SUM比閾值32大，那麽位n設置為值1。如果SUM比閾值32小，那麽位n設置為值0(零)。SUM(n)-32與SUM(n+1)-32比較。如果SUM(n)-32的絕對值小於SUM(n+1)-32的絕對值，那麽儲存DAC控制。如果SUM(n)-32的絕對值大於SUM(n+1)-32的絕對值，那麽，保留之前的DAC控制。對於從位n到位0的每個DAC控制位重複該操作。這保證在校準期間，如果SUM-32被計算為更接近0，那麽將保留DAC的合適的控制值。
雖然通過修正PGA 1041和SHA 1010的組合的偏移來校準PGA 1041和SHA 1010，但是在校準期間，校準環利用PGA校準比較器1052以感知和放大偏移錯誤。PGA 1041和HA 1010的偏移可通過消除PGA校準比較器1052的偏移和避免額外的校準引擎去校準PGA校準比較器1052的技術來校準。在一個實施方式中，PGA 1041和SHA 1010的合併的偏移通過移除PGA校準比較器1052的偏移的兩步程序進行修正。在第一步驟中，PGA校準比較器1052的偏移添加至PGA 1041和SHA 1010的合併的偏移。在第二步驟中，從PGA 1041和SHA 1010的合併的偏移中減去PGA校準比較器1052的偏移。將在第一步和第二步中獲得的結果相加並除以2提供沒有PGA校準比較器1052的偏移的PGA 1041和SHA 1010的合併的偏移。PGA校準比較器1052的偏移的極性由PGA校準斬波開關1051的操作來反轉。
由分布的或多點數位偏移校準導致的錯誤避免允許在低功率 和面積需求的情況下的高速低BER性能。例如，與傳統的低BER的10GS/s 6位的ADC比較，所描述的10GS/s 6位的ADC的實施方式在相同性能的情況下消耗少於一半的功率。實施方式能夠使得在與傳統的6位ADC相同或相似的功率和面積消耗下從6位分辨率增加到7位分辨率。
校準技術可應用於在各種ADC拓撲中。例如，在沒有輸入訊號整流的情況下為了改善在流水線拓撲中的較高時鐘頻率下的ENOB，可應用分布的多點校準以獨立修正偏移。
校準技術可以在實施方式之間有所不同。例如。LSB尺寸可以在實施方式中有所不同，為諸如功率和面積消耗的各種需求來優化。校準可先於高速低BER ADC 500的操作發生，或者例如，可在高速低BER ADC 500的操作期間周期性地發生。校準能夠在前臺或後臺中進行。在一些實施方式中，高速低BER ADC 500的連續後臺校準可在激活之前通過校準ADC 100中的多個高速低BER ADC 500每一個來執行。多個高速低BER ADC 500的每一個可以在激活和非激活狀態之間輪換而保持每個激活的高速低BER ADC 500的連續操作。輪換到非激活狀態的高速低BER ADC 500可在再激活之前進行校準或再校準。
Ⅵ. 示例性方法
實施方式還可在處理或方法中實施。實施方式被描述為以與傳統的ADC相比低的功率和面積需求來實現高速低BER的性能。例如，圖11示出將類比訊號轉換成數位訊號的示例性實施方式的方法。參考圖1至圖10所描述的實施方式和根據本文中描述的技術主題的其他實施方式可根據方法1100來操作。
用於將類比訊號轉換成數位訊號的方法1100包括在循環中所示出的步驟1105到1145。但是，其他實施方式可根據其他方法進行操作。基於前面對實施方式的討論，其他配置和操作的實施方式對於本技術領域的技術人員來說是顯而易見的。除非明確指出 或者固有需求，否則不需要步驟的順序。沒有要求一個方法實施方式能夠實現圖11中所示的所有的步驟。圖11只是多個可能的實施方式中的一個。實施方式可實現更少、更多或不同的步驟。
方法1100開始於步驟1105。在步驟1105中，採樣和保持輸入訊號。例如，如圖1、5、6和10中所示，輸入訊號可由SHA 105、SHA 505或SHA 1010採樣和保持。
在步驟1110中，在第一時間，將輸入訊號的保持採樣提供至第一比較器。例如，如圖5、6和10所示，採樣在由圖7中所示的第一時鐘Φ1所設置的時間通過採樣開關510或者第一開關AW1提供至粗比較器515或粗比較器1020。
在步驟1115中，在第一比較器中，將保持採樣與第一閾值比較以確定較高位。例如，如圖5、6和10中所示，粗比較器515或粗比較器1020將保持採樣與閾值比較以生成較高位516或者較高位1021。
在步驟1120中，在第一時間隨後的第二時間，將輸入訊號的保持採樣提供至整流器。例如，如圖5、6和10中所示，採樣的訊號提供至整流器525或整流器1040。
在步驟1125中，整流器控制訊號從較高位確定。例如，如圖5、6和10中所示，整流器控制邏輯520或整流器控制電路1025從較高位516確定整流器控制訊號521。
在步驟1130中，根據整流器控制訊號將保持採樣整流成整流的訊號。例如，如圖5、6和10中所示，整流器525或整流器1040根據整流器控制訊號521整流保持採樣。
在步驟1135中，在多個第二比較器中，將整流的訊號與多個閾值比較以確定較低位。例如，如圖5、6和10中所示，在精ADC 530或1070中的多個比較器中，整流的訊號526與多個閾值比較以確定較低位531。
在步驟1140中，在多個第二比較器中，將整流的訊號與多個 負閾值比較以確定是否存在整流錯誤，以及如果由具有負閾值的多個比較器中的任意一個檢測到錯誤，那麽對較高位和較低位中的至少一個中的錯誤進行校正。例如，如圖9中所示，三個冗餘的比較器C32至C34將整流的訊號526與負參考值-2.5LSB、-1.5LSB和-0.5LSB比較。進一步地，邏輯540中的檢測器905中的或閘906至909和互斥或閘911檢測和校正較高位516和較低位531中的至少一個中的錯誤。
在步驟1145中，執行分布的多點校準。例如，如圖5和10中所示，數位偏移DAC 545或粗校準DAC1032校準粗比較器515或1020，數位偏移DAC的精校準器550或精校準DAC 1082校準精ADC 530或1070中的每個比較器，而數位偏移DAC的整流器校準器555或PGA校準DAC 1054校準整流器525或整流器1040中的PGA 626或PGA 1041。校準可在每一點或位置處獨立或非獨立地執行。考慮到粗比較器515或粗比較器1020在第一路徑中而整流器525或整流器1040在第二路徑中，可獨立於校準第二路徑地校準第一路徑。例如，這可包括獨立於校準精ADC 530或精ADC1070中的多個第二比較器的偏移地校準粗比較器515或粗比較器1020的偏移。
在一個或多個點或元件(例如，在每個比較器或PGA中)處的校準可使用增强的二進制搜索，其包括，在多個增强的二進制搜索的步驟的每一個步驟中，確定各個元件到達目標或閾值的距離；選擇所計算的距離中最短的距離以校準各個元件的偏移。
校準PGA 626或PGA 1041，或其他放大器，可能需要校準循環中的比較器。在方法的一個實施方式中，如參考圖9所解釋的，校準可包括使放大器的輸入短路，關閉耦接到放大器輸出的第一組斬波開關(例如，PGA校準斬波開關1051)並確定第一偏移值，關閉第二組斬波開關，確定第二偏移值以及從第一和第二偏移值確定放大器的DAC校準碼。
在多個ADC操作方法1100作為多個通道的實施方式中，例如參見圖1中的ADC 1至4，方法1100可進一步包括從較高位和較低位恢復數據並將所恢復的數據與從在類比訊號上的該方法的至少一個其他通道操作恢復的數據合併。在一些實施方式中，連續的後臺校準可通過在激活之前校準多個ADC(例如圖1中的ADC 1至4以及可能的額外的ADC)中的每一個來實施，從而在多個通道的其中一個中執行方法1100。多個ADC中的每一個在激活和非激活狀態之間輪換同時保持在多個通道中的該方法的連續操作。如果有四個通道，那麽多於四個ADC將允許四個通道的連續操作，同時非激活的ADC在返回到激活狀態之前被校準。
Ⅶ. 結論
儘管上面描述了多個實施方式，但是應當理解的是，它們只是以示例而非限制的方式提出。相關技術領域的技術人員應當理解，對這些實施方式進行的形式和細節上的各種改變並沒有偏移本申請的主題的實質和範圍。
現在將描述具有在低功率和面積需求的情況下的具有高速低BER性能的ADC的DSP接收器的方法、系統和設備。通過解決傳統的瓶頸增加了多路徑ADC配置的速度。通過整合校準與錯誤檢測和校正(諸如分布的偏移校準器和冗餘的比較器)改善了ADC的性能。通過使用低BER整流將功率和面積需求顯著減少為近乎傳統的高速低BER閃速ADC中的比較器數量的一半。
實施方式的優勢包括在低功率和面積需求的情況下的高速低BER性能。通過解決傳統的瓶頸增加了多路徑ADC配置的速度。通過粗比較器與保持級並行操作以允許比較器在整流之前開始轉換周期，消除了比較器的再生時間的瓶頸並且ADC能夠在較高時鐘頻率下進行操作。通過將校準與錯誤檢測和校正集成到ADC中(諸如分布的偏移校準器和冗餘的比較器)改善了BER的性能。通過使用整流，功率和面積需求顯著減少，從而將對傳統的高速 低BER閃速ADC中的比較器數量近乎減半。
實施方式並不限於附圖中呈現的功能框、詳細示例、步驟、順序或整個主題，這就是附圖被稱作示例性實施方式的原因。裝置、設備或機器可包括任意配置中本文中描述的任何一個或多個特徵。方法可包括本文中描述的採用任何順序、使用任何模型的任何處理。
如本文中所定義的，裝置(即設備)是由35 U.S.C.§ 101所定義的機械或產品。裝置可以是數位的、類比的或它們的組合。裝置可利用任何半導體工藝或半導體技術實施，包括雙極結電晶體(BJT)、異質結雙極電晶體(HBT)、金屬氧化物半導體場效應電晶體(MOSFET)、金屬半導體場效應電晶體(MESFET)或其他半導體或電晶體技術裝置。這些可選的裝置可要求可選的配置而不是這裏所示的實施方式中的配置。
本文中描述的技術，包括方法，可通過硬體(數位和/或類比)或硬體和軟體和/或固件的組合實施。本文中描述的技術可由一個或多個元件實施。實施方式可包括計算機程序產品，該計算機程序產品包括儲存在計算機可用的介質上的邏輯(例如，程序代碼或軟體以及固件的形式)，其可以與其他元件整合或與其他元件分離開。當在一個或多個處理器中執行時，這樣的程序代碼使得裝置如本文中描述的那樣進行操作。實施方式可以在其中實施的裝置可包括儲存器，諸如儲存器驅動，儲存器裝置，以及進一步的各種類型的計算機可讀介質。這樣的計算機可讀介質的示例包括，但不限制於，硬盤、可移動的磁盤、隨機存取儲存器(RAM)、只讀儲存器(ROM)等。更詳細地，這樣地計算機可讀介質地示例包括，但不限制於，與硬盤驅動關聯的硬盤、可移動磁盤、可移動光盤(例如，CDROM，DVD等)、壓縮磁盤、磁帶、磁儲存裝置、MEMS(微機電系統)儲存器、納米技術儲存裝置以及諸如閃存卡、數位視頻光盤、RAM裝置、ROM裝置等的其他裝置。 這樣的計算機可讀介質，例如可儲存包括計算機可執行的指令的計算機程序邏輯，例如，程序模塊，當被執行時，提供和/或保持這裏參考附圖所描述的功能的一個或多個方面，以及任意的和所有的元件，步驟和其中的功能和/或本文中描述的進一步的實施方式。
本文中描述的和下面所要求保護的主題的適當的解釋限於根據35 U.S.C.§ 101可授予專利權的主題。本專利申請中所描述的和基於本專利申請所要求保護的主題並不意於以及不包括不被授權的主題。如本文中描述的和下面所要求保護的，方法是由35 U.S.C.§ 101所定義的過程。如本文中描述的和下面所要求保護的，每個電路、裝置、設備、機械、系統、計算機、模塊、媒介等都是由35 U.S.C.§ 101所定義的機械和/或配置。
雖然只描述了有限數量的實施方式，但是對於本技術領域的技術人員來說應當理解各種的修改和變化。實施方式僅以示例而非限制的方式呈現。對於本技術領域的技術人員來說顯而易見的是，在不偏離所公開的技術的範圍和實質的情況下，可以進行形式和細節上的各種改變。示例性的申請專利範圍包括本文中描述的實施方式和特徵、修改和改變以及落入所公開的技術的實質和範圍之內的附加的實施方式和特徵。因此，所公開的技術的寬度和範圍不應當局限於上述示例性實施方式中的任何一個，而應當僅僅由申請專利範圍和它的等同物來定義。
500‧‧‧低BER ADC
501‧‧‧輸入訊號
505‧‧‧SHA
506‧‧‧第一級/TH
507‧‧‧第二級/TH
508‧‧‧第一保持採樣
509‧‧‧第二保持採樣
510‧‧‧採樣開關
515‧‧‧粗比較器
520‧‧‧整流器控制邏輯/時間控制邏輯
521‧‧‧整流器控制訊號
525‧‧‧控制整流器
526‧‧‧訊號
527‧‧‧增益調節
530‧‧‧精ADC
531‧‧‧較低位
540‧‧‧邏輯
545‧‧‧粗校準器
550‧‧‧精校準器
555‧‧‧偏移DAC的整流器校準器
606‧‧‧NMOS電晶體
607‧‧‧電源
608‧‧‧第一電流源
609‧‧‧第一SHA開關
610‧‧‧PMOS電晶體
611‧‧‧地
612‧‧‧第二電流源
613‧‧‧第二SHA開關
626‧‧‧PGA
627‧‧‧重置開關
516a‧‧‧互補輸出
516b‧‧‧互補輸出
520a‧‧‧互補邏輯
520b‧‧‧互補邏輯
521a‧‧‧互補整流器控制
521b‧‧‧互補整流器控制
621a‧‧‧通過開關
621b‧‧‧整流開關
Φ1‧‧‧第一時鐘
Φ1b‧‧‧粗比較時鐘
Φ2‧‧‧第二時鐘
Φ2b_early‧‧‧整流器控制時鐘
Φ2b_d‧‧‧重置控制

Claims (8)

  1. 一種用於將類比訊號轉換成數位訊號的裝置，包括：多路徑整流類比數位轉換器(ADC)，將所述類比訊號轉換成所述數位訊號的多個位，所述多路徑整流ADC包括：多級訊號保持電路；確定所述多個位中的第一位的第一路徑，所述第一路徑包括：生成所述第一位的第一比較器，其中，所述第一比較器被配置為在第一時間接收類比訊號；以及確定所述多個位中的第二位的第二路徑，所述第二路徑包括：整流器，其中，所述整流器被配置為在所述第一時間之後的第二時間接收所述類比訊號；以及耦接到所述整流器的輸出的多個比較器，所述多個比較器生成所述第二位，其中到所述第一路徑的輸入耦接在所述多級訊號保持電路中的級之間；其中，所述第一比較器包括第一偏移校準器而所述多個比較器包括第二偏移校準器，並且其中，所述第一偏移校準器和所述第二偏移校準器被配置為分開地校準所述第一比較器的第一偏移和所述多個比較器中的每個比較器的第二偏移。
  2. 根據請求項1所述的裝置，其中：所述多級訊號保持電路與所述第一路徑中的所述第一比較器並行操作，其中，所述整流器耦接到所述多級訊號保持電路的輸出。
  3. 根據請求項2所述的裝置，其中，所述多級訊號保持電路包括延遲電路、採樣和保持(SH)電路以及追踪和保持(TH)電路中的一個。
  4. 根據請求項1所述的裝置，其中，所述整流器由所述第一位控制。
  5. 根據請求項1所述的裝置，其中，所述第一位包括較高位而所述第二位包括較低位。
  6. 根據請求項1所述的裝置，所述第二路徑中的所述多個比較器包括：被配置為檢測整流錯誤的至少一個額外的比較器。
  7. 一種將類比訊號轉換成數位訊號的方法，包括：在第一時間，對第一比較器提供保持類比訊號；在所述第一比較器中，將所述保持類比訊號與第一閾值比較以確定較高位；在所述第一時間隨後的第二時間，對整流器提供所述保持類比訊號；從所述較高位確定整流器控制訊號；根據所述整流器控制訊號將所述保持類比訊號整流成整流後訊號；在多個第二比較器中，將所述整流後訊號與多個閾值比較以確定較低位；在所述多個第二比較器中，將所述整流後訊號與多個負閾值比較以確定是否存在整流錯誤；以及如果由具有負閾值的多個比較器中的任何一個檢測到錯誤，那麽校正所述較高位和所述較低位中的至少一個中的錯誤。
  8. 一種用於將類比訊號轉換成數位訊號的裝置，包括：多級採樣和保持(SH)電路或追踪和保持(TH)電路；與所述多級SH或TH電路並聯的粗比較器；與所述多級SH或TH電路串聯並且由所述粗比較器的輸出控制的整流器；具有額外的比較器以檢測整流器錯誤的精類比數位轉換器(ADC)；粗比較器偏移校準器；以及 獨立於所述粗比較器偏移校準器的精ADC偏移校準器。
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