CN116318603A - 一种基于数据沿检测的失配校准技术 - Google Patents
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Abstract
本发明涉及数据校准技术领域，公开了一种基于数据沿检测的失配校准技术，包括多级级联接收电路；时钟数据恢复电路，时钟数据恢复电路用于对差分输入的信号进行数据采样和数据沿采样，并将采样的数据经过鉴相器进行判决，判断采样时钟相对于数据是超前还是滞后；模拟失配校准反馈回路，模拟失配校准反馈回路基于数据沿进行失配补偿校准；本发明可以在正常数据收发的时候，对接收机的差分输入进行失配校准，并且不再需要数据“0”和“1”的平衡，也无需在接收通路中增加开关器件，对高速数据通路不产生额外的寄生效应，而且校准结束后可以将校准环路关闭，不产生额外的功耗，该专利可以应用于高速serdes和其他数据通信接收电路中。
Description
技术领域
本发明涉及数据校准技术领域，更具体地说，它涉及一种基于数据沿检测的失配校准技术。
背景技术
高速信号接收电路会采用多级级联来达到高增益的性能。但是器件在制造的过程中，难以避免的会产生随机误差，导致差分的两路信号产生失配。采用模拟电路反馈的方式一般会对差分的输出信号进行滤波后，反馈回输入或者第一级的输出。这种校准补偿的好处就是接收电路工作的时候，可以一直实时反馈，对失配进行跟踪校准。但是因为反馈回路的存在，它在产生电流消耗之外，还会增加差分输出的负载，同时对回路的稳定性要求也比较严格。最为不利的影响是，会对正常传输过程中的低频能量进行压制。为了减少对正常通信信号的影响，通常会将反馈滤波的带宽做得很低，需要增加更多的电容电阻的面积，但也难以避免隔离了直流偏置的传输，会引起基线漂移效应。
为了避免模拟失配补偿回路的影响，通常会采用数字失配校准来替代。采用数字校准可以避免增加输出端的负载，同时在校准结束后可以将数字电路关闭，降低电路功耗。关闭数字校准回路后，校准电路不会引起基线漂移效应，电路实现面积较小，对正常的信号传输也不产生影响。
但是数字失配校准需要在输入端增加开关，需要将输入的信号隔离，然后将差分两端短接。开关电路的引入，会对正常的高速信号产生影响。开关的寄生电容，会影响到高速通路的传输带宽；开关闭合后，阻抗的非线性以及开关的固有带宽，对大大降低电路的性能；在超高速的应用中，断开开关也很难对超高速的信号进行隔离，这样也会引起失配校准的误差。
另外一种比较常见的校准方法就是在有数据的时候，对数据的0和1进行统计，判断0和1的数量的差异，但是这种校准方法对数据的0和1的匹配性要求很高。也就是说，在统计区间内，0和1出现的概率必须一样。当数据无法保证0和1出现概率相同的时候，校准的结果会出现很大的误差。
发明内容
针对现有技术存在的不足，本发明的目的在于提供一种基于数据沿检测的失配校准技术。
为实现上述目的，本发明提供了如下技术方案：
一种基于数据沿检测的失配校准技术，包括：
多级级联接收电路；
时钟数据恢复电路，时钟数据恢复电路用于对差分输入的信号进行数据采样和数据沿采样，并将采样的数据经过鉴相器进行判决，判断采样时钟相对于数据是超前还是滞后；
模拟失配校准反馈回路，模拟失配校准反馈回路基于数据沿进行失配补偿校准；
多级级联接收电路、模拟失配校准反馈回路、时钟数据恢复电路电性连接。
作为本发明进一步的方案：时钟数据恢复电路中的鉴相器输出的信号通过两路的增益控制信号kp和ki进行增益调节，ki通路会进行频率积分器的积分累加，然后两路信号相加后进入相位积分器进行积分累加，并且通过相位积分器进行相位的往前或往后的处理后，进行分频产生数据采样的时钟和数据沿采样的时钟。
作为本发明进一步的方案：鉴相器的判决逻辑为：通过对k时刻的数据进行采样得到D(k）和数据沿采样得到E(k)，并且对k+1时刻的数据进行采样得到D(k+1)，然后通过对两个相邻的数据和两个数据之间的沿进行判决，判断时钟是超前还是滞后。
作为本发明进一步的方案：若数据沿的数据E(k）与D(k）相同，则表示为时钟超前；若数据沿的数据E(k）与D(k+1）相同，则表示为时钟滞后。
作为本发明进一步的方案：模拟失配校准反馈回路通过对失配校准DAC的控制字进行线性扫描仿真，统计数据沿中“1”和“0”的个数，当数据沿采样为“1”时，累加器加1；当数据沿采样为“0”时，累加器减1，在一个固定的累加时间结束后，对累加器的结果进行判决，当累加器结果大于0时，继续进行下一个DAC控制字分析，直到累加器的输出结果小于0，校准过程结束。
与现有技术相比，本发明具备以下有益效果：
本发明可以在正常数据收发的时候，对接收机的差分输入进行失配校准，该校准操作不再需要数据“0”和“1”的平衡，也无需在接收通路中增加开关器件，对高速数据通路不产生额外的寄生效应，而且校准结束后可以将校准环路关闭，不产生额外的功耗，该专利可以应用于高速serdes和其他数据通信接收电路中。
附图说明
图1为本发明一种基于数据沿检测的失配校准技术的原理框图；
图2为现有技术中的多级级联接收电路及模拟失配校准反馈回路连接示意图；
图3为本发明中带失配反馈补偿电路的幅频传输曲线图；
图4为本发明中的时钟数据恢复电路框图；
图5为本发明中基于数据沿失配校准的算法原理框图；
图6为本发明中基于数据沿失配校准仿真结果示意图；
图7为本发明中基于数据沿的失配校准算法电路实现图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例
参照图1－图7，一种基于数据沿检测的失配校准技术，包括：
多级级联接收电路；
时钟数据恢复电路，时钟数据恢复电路用于对差分输入的信号进行数据采样和数据沿采样，并将采样的数据经过鉴相器进行判决，判断采样时钟相对于数据是超前还是滞后；
模拟失配校准反馈回路，模拟失配校准反馈回路基于数据沿进行失配补偿校准；
多级级联接收电路、模拟失配校准反馈回路、时钟数据恢复电路电性连接。
时钟数据恢复电路中的鉴相器输出的信号通过两路的增益控制信号kp和ki进行增益调节，ki通路会进行频率积分器的积分累加，然后两路信号相加后进入相位积分器进行积分累加，并且通过相位积分器进行相位的往前或往后的处理后，进行分频产生数据采样的时钟和数据沿采样的时钟。
鉴相器的判决逻辑为：通过对k时刻的数据进行采样得到D(k）和数据沿采样得到E(k)，并且对k+1时刻的数据进行采样得到D(k+1)，然后通过对两个相邻的数据和两个数据之间的沿进行判决，判断时钟是超前还是滞后。
若数据沿的数据E(k）与D(k）相同，则表示为时钟超前；若数据沿的数据E(k）与D(k+1）相同，则表示为时钟滞后。
模拟失配校准反馈回路通过对失配校准DAC的控制字进行线性扫描仿真，统计数据沿中“1”和“0”的个数，当数据沿采样为“1”时，累加器加1；当数据沿采样为“0”时，累加器减1，在一个固定的累加时间结束后，对累加器的结果进行判决，当累加器结果大于0时，继续进行下一个DAC控制字分析，直到累加器的输出结果小于0，校准过程结束。
实施例
图4是通用的Bang-bang型时钟恢复电路框图。通过对差分输入的信号进行数据采样和数据沿采样。采样的数据经过鉴相器进行鉴相，来判断采样时钟相对于数据是超前还是滞后，鉴相器输出的超前和滞后的数据经过串并转换或者经过判决后转换成低速的二进制数据信号，鉴相器的输出的信号通过两路的增益控制信号kp和ki进行增益的调节后，ki通路会进行频率积分器的积分累加，然后两路信号相加后进入相位积分器进行积分累加，相位积分器的输出控制相位插值器或者相位调节器，进行相位的往前或往后的处理后进行分频，产生数据采样的时钟和数据沿采样的时钟。
表1给出了鉴相器的判决逻辑表，通过对k时刻的数据进行采样得到D(k）和数据沿采样得到E(k)，并且对k+1时刻的数据进行采样得到D(k+1)。通过对两个相邻的数据和两个数据之间的沿进行判决，可以判断时钟是超前还是滞后，如果数据沿的数据E(k）与D(k）相同，则表示为时钟超前；如果数据沿的数据E(k）与D(k+1）相同，则表示时钟滞后。
表1 Bang-bang型鉴相器的判决逻辑表
| D(K) | E(K) | D(K+1) | 鉴相输出 |
| 0 | 0 | 1 | early |
| 0 | 1 | 1 | late |
| 1 | 0 | 0 | late |
| 1 | 1 | 0 | early |
图5展示了基于数据沿进行失配补偿的算法原理。图中实线为理想情况下（没有失配）下的差分信号波形，数据类型为10110。以及与10110对应的相反数据01001的差分信号波形，为了方便讨论，将两种相反的波形进行重叠，可以看到理想情况下，这两个数据波形的相交的点O(k),O(k+1）和O(k+3）和0电平是重合的。
假设差分信号dp和dn之间的直流电平产生了失配，也就是说dp-dn的差分信号的直流电平不再是0，如图5中的虚线表示，这时候数据10110和对应的反相数据01001的交叉点会产生ΔV的正向偏移，通过观测k时刻的数据沿的采样时钟ck_e(k）当处于M(k）和N(k）之间时，数据下降沿时D(k)、E(k）和D(k+1）为1-1-0；数据为上升沿的时候D(k)、E(k）和D(k+1）为0-1-1。通过查鉴相器的逻辑表，可以得到当ck_e(k）处于M(k）和N(k）之间时，下降沿的鉴相结果为超前；上升沿的鉴相结果为滞后。在上升沿和下降沿的鉴相结果抵消后，环路处于一个稳定态，也就是说，由于失配的存在，采样时钟位于M(k）和N(k）之间，也属于bang-bang型时钟数据恢复环路的锁定状态。
当ck_e(k）在M(k）的左边的时候，鉴相器的结果无论对数据的上升沿和下降沿都会得到“超前”的鉴相结果；当ck_e(k）在N(k）的右边的时候，鉴相器会得到“滞后”的鉴相结果。它与理想状态下（无失配时）的鉴相器的结果是一致的。
失配电压ΔV越大，M(k）和N(k）之间的间隔也越大。由于ck_e(k）处于M(k）和N（k）之间也是环路锁定的一种状态，所以数据沿e(k）在这区间都是等于“1”。也就是说，失配电压越大，在锁定状态时E(k）为“1”的概率越大，相反，如果失配电压为负的时候，时钟数据恢复环路在锁定后，E(k）在M(k）和N（k）之间时，E(k）的采样结果为“0”。也就是说，失配电压为负的值越大，E(k）为“0”的概率越大，同样的原理可以推导到k+1和k+3采样时刻。而k+2时刻，由于数据没有发生翻转，所以不对数据沿进行判断处理。
图6是基于数据沿的失配校准电路的仿真结果。通过对失配校准DAC的控制字进行线性扫描仿真，统计数据沿中“1”和“0”的个数，当数据沿采样为“1”时，累加器加1；当数据沿采样为“0”时，累加器减1，在一个固定的累加时间结束后，对累加器的结果进行判决，当累加器结果大于0时，继续进行下一个DAC控制字分析，直到累加器的输出结果小于0，校准过程结束。
由于采样时钟的随机抖动的存在，所以锁定状态下采样时钟出现的位置也符合随机抖动的高斯分布，如图5所示。
图7中，通过相邻两个数据进行判断是否出现数据沿，如果没有数据沿，那么输出的结果为0；当有数据沿出现时，根据沿的数据值进行选择。当数据沿E(k）为0，则选择-1输出；当数据沿E(k)为1时，选择1输出。为了降低数据时序的要求，可能一次会处理好几个数据沿的信息，将各自输出的结果进行汇总后，送到累加器进行累加，固定时间之后，对累加器的结果进行判断，以确定失配校准的扫描是否继续。
在本发明的描述中，需要理解的是，术语“上”、“下”、“左”、“右”等指示方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位，以及特定的方位构造和操作，因此，不能理解为对本发明的限制。此外，“第一”、“第二”仅由于描述目的，且不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。因此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者多个该特征。本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”“相连”“连接”等应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体的连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接连接，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
以上所述仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (5)
1.一种基于数据沿检测的失配校准技术，其特征在于，包括：
多级级联接收电路；
时钟数据恢复电路，时钟数据恢复电路用于对差分输入的信号进行数据采样和数据沿采样，并将采样的数据经过鉴相器进行判决，判断采样时钟相对于数据是超前还是滞后；
模拟失配校准反馈回路，模拟失配校准反馈回路基于数据沿进行失配补偿校准；
多级级联接收电路、模拟失配校准反馈回路、时钟数据恢复电路电性连接。
2.根据权利要求1所述的一种基于数据沿检测的失配校准技术，其特征在于，时钟数据恢复电路中的鉴相器输出的信号通过两路的增益控制信号kp和ki进行增益调节，ki通路会进行频率积分器的积分累加，然后两路信号相加后进入相位积分器进行积分累加，并且通过相位积分器进行相位的往前或往后的处理后，进行分频产生数据采样的时钟和数据沿采样的时钟。
3.根据权利要求2所述的一种基于数据沿检测的失配校准技术，其特征在于，鉴相器的判决逻辑为：通过对k时刻的数据进行采样得到D(k）和数据沿采样得到E(k)，并且对k+1时刻的数据进行采样得到D(k+1)，然后通过对两个相邻的数据和两个数据之间的沿进行判决，判断时钟是超前还是滞后。
4.根据权利要求3所述的一种基于数据沿检测的失配校准技术，其特征在于，若数据沿的数据E(k）与D(k）相同，则表示为时钟超前；若数据沿的数据E(k）与D(k+1）相同，则表示为时钟滞后。
5.根据权利要求4所述的一种基于数据沿检测的失配校准技术，其特征在于，模拟失配校准反馈回路通过对失配校准DAC的控制字进行线性扫描仿真，统计数据沿中“1”和“0”的个数，当数据沿采样为“1”时，累加器加1；当数据沿采样为“0”时，累加器减1，在一个固定的累加时间结束后，对累加器的结果进行判决，当累加器结果大于0时，继续进行下一个DAC控制字分析，直到累加器的输出结果小于0，校准过程结束。
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