KR101564282B1 - 듀티 보정회로 - Google Patents

듀티 보정회로 Download PDF

Info

Publication number
KR101564282B1
KR101564282B1 KR1020080103828A KR20080103828A KR101564282B1 KR 101564282 B1 KR101564282 B1 KR 101564282B1 KR 1020080103828 A KR1020080103828 A KR 1020080103828A KR 20080103828 A KR20080103828 A KR 20080103828A KR 101564282 B1 KR101564282 B1 KR 101564282B1
Authority
KR
South Korea
Prior art keywords
signal
delay
correction
phase
compensation
Prior art date
Application number
KR1020080103828A
Other languages
English (en)
Other versions
KR20100044622A (ko
Inventor
판딧드하르멘드라
김수호
이원
주상훈
채관엽
최종륜
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080103828A priority Critical patent/KR101564282B1/ko
Priority to US12/603,717 priority patent/US7990195B2/en
Publication of KR20100044622A publication Critical patent/KR20100044622A/ko
Application granted granted Critical
Publication of KR101564282B1 publication Critical patent/KR101564282B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/04—Shaping pulses by increasing duration; by decreasing duration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)

Abstract

듀티 보정회로가 개시된다. 상기 기술적 과제를 해결하기 위한 듀티 보정회로는 입력신호를 수신하여 상기 입력신호의 듀티 사이클이 보정된 보정신호 및 상기 보정신호의 위상이 소정 시간만큼 지연된 지연신호를 출력하는 보정부, 상기 지연신호에 기초하여 상기 지연신호의 보상(complementary) 신호를 출력하는 보상부, 및 상기 보상신호와 상기 보정신호를 위상 인터폴레이션(interpolation) 하는 위상 인터폴레이터(interpolator)를 포함한다.

Description

듀티 보정회로{Circuit for duty correction}
본 발명의 실시 예는 듀티 사이클(duty cycle) 보정(correction) 회로에 관한 것으로, 보다 상세하게는 종래의 피드백 듀티 보정회로보다 딜레이 라인(delay line)이 코어스(coarse)한 경우에도 사용할 수 있으며, 락킹(loking) 시간이 짧고 온도 변화에 일정부분 무관한(insensitive) 듀티 보정회로에 관한 것이다.
반도체 메모리 장치 등의 시스템에서는 클럭신호를 정확하게 제공하기위하여 듀티 보정회로(Duty cylcle corrector)를 구비할 수 있다. 특히, DDR(Double data rate) 인터페이스를 사용하는 시스템에서 클럭신호의 듀티 싸이클이 50%로부터 벗어나는 경우에는 상기 클럭신호의 상승에지에서 출력되는 데이터 구간의 폭과 하강에지에서 출력되는 데이터 구간의 폭이 달라지므로 듀티 보정회로의 역할이 커진다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 딜레이 라인을 짧게 구현하여 코어스(coarse) 한 딜레이 라인을 사용하는 경우에도 정확한 듀티 보정이 가 능하고 락킹 타임이 짧은 듀티 보정회로를 제공하는 것이다.
또한, 온도 변화에도 듀티 싸이클의 에러가 일어나지 않도록 하는 듀티 보정회로를 제공하는 것이다.
상기 기술적 과제를 해결하기 위한 듀티 보정회로는 입력신호를 수신하여 상기 입력신호의 듀티 사이클이 보정된 보정신호를 출력하고, 상기 보정신호의 위상이 소정 시간만큼 지연된 지연신호를 출력하는 보정부와, 상기 지연신호에 기초하여 상기 지연신호의 보상신호를 출력하는 보상부와, 상기 보상신호와 상기 보정신호를 위상 인터폴레이션하는 위상 인터폴레이터(interpolator)를 포함하고, 상기 보정신호의 상승 에지와 상기 보상신호의 상승 에지 사이의 간격과 상기 보정신호의 하강 에지와 상기 보상신호의 하강 에지 사이의 간격의 차이는 상기 위상 인터폴레이터의 토러런스보다 작다.
상기 보상부는 인버터를 포함할 수 있다.
상기 위상 인터폴레이터는 상기 보정신호 및 상기 보상신호를 각각 입력받고 출력단자가 공통 연결되는 제1인버터 및 제2인버터 및 입력단자가 상기 출력단자에 연결되는 제3인버터를 포함할 수 있다.
상기 보정부는 상기 입력신호를 수신하여 미리 결정된 값만큼 듀티 사이클이 보정된 상기 보정신호를 출력하는 출력부 및 상기 보정신호의 위상이 소정의 시간만큼 지연된 지연신호를 출력하고, 상기 보정신호의 듀티 사이클을 보정하기 위한 제어신호를 상기 출력부로 출력하는 제어부를 포함할 수 있다.
상기 제어부는 상기 보정신호의 위상을 제1시간만큼 지연시켜 상기 지연신호를 출력하기 위한 제1지연수단, 상기 지연신호에 동기화되어 상기 보정신호를 샘플 링하기 위한 샘플링 수단, 및 상기 샘플링 수단으로부터 출력된 샘플링 값에 기초하여 상기 제어신호를 상기 출력부 및 상기 제1지연수단으로 출력하기 위한 제어로직을 포함할 수 있다.
상기 출력부는 상기 입력신호를 분주하여 분주신호를 출력하는 분주기, 상기 분주신호의 위상을 상기 제1시간만큼 지연시켜 출력하는 제2지연수단, 상기 분주신호와 상기 제2지연수단의 출력신호를 논리 연산하는 논리연산수단, 및 상기 논리연산수단으로부터 출력된 신호를 반전하여 상기 보정신호를 출력하는 제4인버터를 포함할 수 있다.
상기 기술적 과제를 해결하기 위한 듀티 보정회로는 입력신호의 듀티 사이클이 소정만큼 보정된 보정신호에 대한 보상신호를 출력하는 보상부와, 상기 보상신호와 상기 보정신호를 위상 인터폴레이션하는 위상 인터폴레이터를 포함하고, 상기 보정신호의 상승 에지와 상기 보상신호의 상승 에지 사이의 간격과 상기 보정신호의 하강 에지와 상기 보상신호의 하강 에지 사이의 간격의 차이는 상기 위상 인터폴레이터의 토러런스보다 작다.
본 발명에 따른 듀티보정회로는 딜레이 라인을 짧게 구현하여 코어스(coarse) 한 딜레이 라인을 사용하는 경우에도 정확한 듀티 보정을 할 수 있으므로 시스템에서 듀티 보정회로가 차지하는 면적이 작아지고 소형화 할 수 있는 효과가 있다.
또한, 락킹 타임이 짧아지므로 듀티 보정회로를 더 빠른 시간내에 듀티 싸이클의 보정이 이루어져 성능이 개선되는 효과가 있다.
또한, 온도 변화에도 일정부분 듀티 싸이클의 변화가 없으므로 다시듀티 싸이클을 보정할 필요가 없는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
또한, 본 명세서에 있어서는 어느 하나의 구성요소가 다른 구성요소로 데이터를 '전송'하는 경우에는 상기 구성요소는 상기 다른 구성요소로 직접 상기 데이터를 전송할 수도 있고, 적어도 하나의 또 다른 구성요소를 통하여 상기 데이터를 상기 다른 구성요소로 전송할 수도 있는 것을 의미한다.
반대로 어느 하나의 구성요소가 다른 구성요소로 데이터를 '직접 전송'하는 경우에는 상기 구성요소에서 다른 구성요소를 통하지 않고 상기 다른 구성요소로 상기 데이터가 전송되는 것을 의미한다.
도 1은 종래의 피드백 듀티 보정회로를 나타낸다.
도 1을 참조하면, 종래의 듀티 보정회로(1)는 듀티 보정수단(10) 및 제어수단(20)을 포함하여 구성될 수 있다. 듀티 보정수단(10)은 입력 클럭신호(Cin)의 듀티 사이클을 소정정도 보정하여 출력 클럭신호(Cout)로 출력한다. 이를 위해 듀티 보정수단(10)은 1/2분주기(11), 제1지연수단(12), 논리연산수단(13), 및 인버터(14)를 포함할 수 있다. 상기 듀티 보정수단(10)이 수행하는 듀티 사이클의 보정정도는 상기 지연수단(12)에서 수행되는 신호의 위상의 지연정도에 의해 결정된다.
상기 지연정도는 상기 제어수단(20)에 의해 결정된다. 이를 위해 상기 제어수단(20)은 제2지연수단(21), 샘플링 수단(22), 및 제어로직(23)을 포함할 수 있 다.
도 2는 도 1에 도시된 듀티 보정회로의 타이밍도를 나타낸다.
도 1 및 도 2를 참조하면, 분주기(11)에 의해 입력 클럭신호(Cin)는 1/2로 분주된 신호(Cref)는 상기 논리연산수단(13)의 하나의 입력단자로 입력된다. 상기 분주된 신호(Cref)는 입력 클럭신호(Cin) 의 주기만큼의 제1논리 레벨 및 제2논리 레벨을 갖는다. 상기 분주된 신호(Cref)는 상기 제1지연수단(12)에 의해 Td 만큼 위상이 지연되어 상기 논리연산수단(13)의 다른 입력단자로 입력된다. 상기 논리연산수단(13)에 의해 XOR연산이 수행되면 신호 (CoutP)가 생성되며, 생성된 신호 (CoutP)는 인버터(14)에 의해 신호(Cout)이 된다. 도 2에 도시된 바와 같이, 상기 신호(Cout)은 상기 입력 클럭신호(Cin)의 듀티 싸이클이 소정 만큼 보정된 신호가 된다. 상기 신호 (Cout)의 듀티 싸이클은 상기 지연정도 Td 에 의해 결정된다. 또한, 상기 보정된 신호(Cout)은 상기 제어수단(20)으로 입력된다. 입력된 상기 보정된 신호(Cout)는 제2지연수단(21)에 의해 지연된다. 상기 제2지연수단(21)은 상기 보정된 신호(Cout)를 상기 제1지연수단(12)과 동일한 정도(Td)로 지연시키고, 지연된 신호(Ck)를 출력한다. 상기 샘플링 수단(22)은 상기 지연된 신호(Ck)에 동기화하여 상기 보정된 신호(Cout)를 샘플링 한다.
도 2에 도시된 타이밍도에서는 지연된 신호(Ck)의 상승에지에서 보정된 신호(Cout)가 샘플링된 값은 제1논리레벨(예컨대, '하이')을 갖는다. 샘플링된 값이 제1논리레벨을 갖는다고 함은 도 2에 도시된 바와 같이, 지연정도(Td)를 더 크게 해야함을 의미할 수 있다. 따라서 상기 제어로직(23)은 소정의 제어신호를 상기 제 1지연수단(12)과 상기 제2지연수단(21)으로 출력하여 지연정도(Td)를 크게 할 수 있다. 상기 제1지연수단(12) 및 상기 제2지연수단(21)은 딜레이 라인(delay line)으로 구현될 수 있다. 딜레이 라인은 직렬로 연결된 다수의 지연셀들로 구성될 수 있다.
이와 같은 방법으로 종래의 듀티 보정회로(1)는 듀티 싸이클을 보정할 수 있다.
하지만, 종래의 듀티 보정회로(1)는 보정된 신호(Cout)의 듀티 싸이클 및 상기 듀티 싸이클의 보정은 도 2에서 확인할 수 있는 바와 같이 지연정도(Td)에 의해 결정된다. 상기 지연정도(Td)의 한 단위의 값이 크면 정확한 듀티 싸이클의 보정이 어렵게 된다. 따라서 상기 지연수단들(12, 21)의 레졸루션(resolution)이 커야된다는 문제점이 있다. 상기 지연수단들(12, 21)의 레졸루션이 커야된다는 것은 상기 지연수단들(12, 21)의 길이가 길어야 함을 의미할 수 있다. 상기 지연수단들(12, 21)의 길이가 길면, 상기 제어수단이 원하는 듀티 싸이클(예컨대, 50%)로 락킹하는 스텝이 많아짐을 의미할 수 있다. 따라서 락킹 타임이 증가하는 문제점이 있다.
또한, 상기 지연수단들(12, 21)의 지연정도는 온도에 따라 변화될 수 있다.
도 3a 내지 도3b는 온도의 변화에 따라 지연수단의 지연정도가 달라지는 것을 설명하기 위한 도면이다.
도 3a를 참조하면, 상기 지연수단들(12, 21)의 지연정도는 온도의 변화에 따라 커졌음을 알 수 있다. 또한, 도 3b를 참조하면, 상기 지연수단들(12, 21)의 지연정도는 온도의 변화에 따라 작아졌음을 알 수 있다. 어떠한 경우든, 온도가 변화 함에 따라 지연정도의 변화가 생기게 되어 도 3a 내지 도 3b에 도시된 바와 같이 듀티 싸이클에 오차가 생기게 된다.
따라서, 종래의 듀티 보정회로(1)는 다시 듀티 싸이클을 보정하는 절차를 거쳐야 하며, 상기 지연수단들(12, 21)의 새로운 지연정도를 결정하여야 하는 문제점이 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 실시 예에 따른 듀티 보정회로의 개략적인 구성도를 나타낸다.
도 4를 참조하면, 본 발명의 실시 예에 따른 듀티 보정회로(100)는 보정부(110), 보상부(120), 및 위상 인터폴레이터(130)를 포함한다. 상기 보정부(110)는 출력부(111) 및 제어부(112)를 포함할 수 있다. 상기 출력부(111)는 분주기(111-1), 제1지연수단(111-2), 논리연산수단(111-3), 및 인버터(111-4)를 포함할 수 있다. 상기 제어부(112)는 제2지연수단(112-1), 샘플링 수단(112-2), 및 제어로직(112-3)을 포함할 수 있다.
상기 보상부(120)는 일정한 지연(δ)을 갖는 인버터로 구현될 수 있다.
상기 보정부(110)는 입력신호(Cin)를 수신하여 상기 입력신호(Cin)의 듀티 사이클이 보정된 보정신호(Ca) 및 상기 보정신호(Ca)의 위상이 소정 시간만큼 지연된 지연신호(Ck)를 출력할 수 있다.
상기 보상부(120)는 상기 지연신호(Ck)에 기초하여 상기 지연신호(Ck)의 보상(complementary) 신호(Cb)를 출력할 수 있다. 본 명세서에서 보상신호(Cb)라 함은 어느 한 신호와 상기 보상신호(Cb)의 듀티 싸이클의 합이 100%가 되는 신호를 의미할 수 있다. 즉, 한 주기 동안 상기 어느 한 신호의 제1논리레벨 구간의 길이와 상기 보상신호(Cb)의 제2논리레벨 구간의 길이가 같고, 상기 어느 한 신호의 제2논리레벨 구간의 길이와 상기 보상신호(Cb)의 제1논리레벨 구간의 길이가 같음을 의미할 수 있다.
상기 위상 인터폴레이터(130)는 상기 보상신호(Cb)와 상기 보정신호(Ca)를 위상 인터폴레이션(interpolation) 할 수 있다. 상기 위상 인터폴레이터(130)는 상기 보상신호(Cb)와 상기 보정신호(Ca)의 평균 위상을 갖는 신호를 생성하여 출력할 수 있다.
상기 보정부(110)는 도 1에서 설명한 종래의 듀티 보정회로(1)와 유사한 구조를 갖는다. 본 발명의 실시 예에 따른 듀티 보정회로(100)는 상기 보상부(120)와 상기 위상 인터폴레이터(130)를 더 포함하여 구성되는 특징을 갖는다.
상기 보정부(110)의 분주기(111-1)에 의해 입력신호(Cin)의 분주된 신호(Cref)는 상기 논리연산수단(111-3)의 하나의 입력단자로 입력된다. 상기 분주기(111-1)는 1/2 분주기일 수 있다. 상기 분주된 신호(Cref)는 입력신호(Cin)의 주기만큼의 제1논리 레벨 및 제2논리 레벨을 갖는다. 상기 분주된 신호(Cref)는 상기 제1지연수단(111-2)에 의해 Td 만큼 위상이 지연되어 상기 논리연산수단(111-3)의 다른 입력단자로 입력된다. 상기 논리연산수단(111-3)에 의해 XOR연산이 수행되면 신호(CoutP)가 생성되며, 생성된 신호(CoutP)는 인버터(111-4)에 의해 보정신호(Ca)가 된다. 도 2에서도 설명한 바와 같이, 상기 보정신호(Ca)는 상기 입력신호(Cin)의 듀티 싸이클이 소정 만큼 보정된 신호가 된다. 상기 보정신호(Ca)의 듀티 싸이클은 상기 지연정도 Td 에 의해 결정된다.
상기 보정신호(Ca)는 상기 제어부(112)로 입력된다. 입력된 상기 보정신호(Ca)는 제2지연수단(112-1)에 의해 위상이 Td 만큼 지연된다. 상기 제2지연수단(112-1)은 상기 보정신호(Ca)를 상기 제1지연수단(111-2)과 동일한 정도(Td)로 지연시키고, 지연신호(Ck)를 출력한다. 상기 샘플링 수단(112-2)은 상기 지연신호(Ck)에 동기화하여 상기 보정신호(Ca)를 샘플링 한다.
도 5a 내지 도 5b는 본 발명의 실시 예에 따른 듀티 보정회로의 듀티 싸이클을 보정하는 과정을 설명하기 위한 도면이다.
도 5a 내지 도 5b를 참조하면, 도 2에서 설명한 바와 같이 본 발명의 실시 예에 따른 듀티 보정회로에서도 보정신호(Ca)와 지연신호(Ck)의 타이밍도는 도 5a 또는 도 5b에 도시된 바와 같을 수 있다.
도 5a에 도시된 타이밍도에서는 지연신호(Ck)의 상승에지에서 보정신호(Ca)가 샘플링된 값은 제2논리레벨(예컨대, '로우')을 갖는다. 샘플링된 값이 제2논리레벨을 갖는다고 함은 지연정도(Td)를 더 작게 해야 함을 의미할 수 있다. 따라서 상기 제어로직(112-3)은 소정의 제어신호를 상기 제1지연수단(111-2)과 상기 제2지연수단(112-1)으로 출력하여 지연정도(Td)를 작게 할 수 있다.
도 5b에 도시된 타이밍도에서는 지연신호(Ck)의 상승에지에서 보정신호(Ca) 가 샘플링된 값은 제1논리레벨(예컨대, '하이')을 갖는다. 샘플링된 값이 제1논리레벨을 갖는다고 함은 지연정도(Td)를 더 크게 해야 함을 의미할 수 있다. 따라서 상기 제어로직(112-3)은 소정의 제어신호를 상기 제1지연수단(111-2)과 상기 제2지연수단(112-1)으로 출력하여 지연정도(Td)를 크게 할 수 있다.
상기 제1지연수단(111-2) 및 상기 제2지연수단(112-1)은 딜레이 라인(delay line)으로 구현될 수 있다. 딜레이 라인은 직렬로 연결된 다수의 지연 셀들로 구성될 수 있다.
이처럼 상기 제어로직(112-3)은 지연신호(Ck)에 기초하여 보정신호(Ca)의 샘플링 된 값에 따라 원하는 듀티 싸이클을 조절하는 스텝을 수행한다. 이러한 스텝을 진행하면서 상기 제어로직(112-3)은 듀티 싸이클이 50%가 되면 지연정도(Td)를 락킹(locking)할 수 있다.
도 6은 본 발명의 실시 예에 따른 듀티 보정회로의 제어로직의 락킹 알고리즘을 설명하기 위한 도면이다.
도 6을 참조하면, 상기 제어로직(112-3)은 락킹 과정이 시작되면 보정신호(Ca)의 샘플 값을 테스트한다(S10). 테스트 결과가 제2논리레벨(0)인 경우, 상기 제어로직(112-3)은 지연정도(Td)를 감소시킨다(S20). 이를 위해 상기 제어로직(112-3)은 소정의 제어신호를 제1지연수단(111-2) 및 제2지연수단(112-1)으로 출력할 수 있다. 그 후, 다시 상기 제어로직(112-3)은 샘플 결과를 테스트할 수 있다(S40). 테스트 결과가 제2논리레벨(0)인 경우에는 다시 지연정도(Td)를 감소시킨다(S20). 테스트 결과가 제1논리레벨(1)인 경우 즉, 샘플링 값의 논리레벨이 변화 되는 경우에는 상기 제어로직(112-3)은 지연정도(Td)를 락킹한다(S60). 상기 제어로직(112-3)은 샘플링 값의 논리 레벨이 변화될 때까지 테스트 과정(S40)과 지연정도(Td)를 감소시키는 과정(S20)를 반복할 수 있다.
한편, 테스트 결과가 제1논리레벨(1)인 경우, 상기 제어로직(112-3)은 지연정도(Td)를 증가시킨다(S30). 이를 위해 상기 제어로직(112-3)은 소정의 제어신호를 제1지연수단(111-2) 및 제2지연수단(112-1)으로 출력할 수 있다. 그 후, 다시 상기 제어로직(112-3)은 샘플 결과를 테스트할 수 있다(S50). 테스트 결과가 제1논리레벨(1)인 경우에는 다시 지연정도(Td)를 증가시킨다(S30). 테스트 결과가 제2논리레벨(0)인 경우 즉, 샘플링 값의 논리레벨이 변화되는 경우에는 상기 제어로직(112-3)은 지연정도(Td)를 락킹한다(S60). 상기 제어로직(112-3)은 샘플링 값의 논리 레벨이 변화될 때까지 테스트 과정(S50)과 지연정도(Td)를 증가시키는 과정(S30)을 반복할 수 있다.
이처럼 상기 제어로직(112-3)이 지연정도(Td)를 락킹한 후의 타이밍도는 도 7에 도시된다.
도 7은 본 발명의 실시 예에 따른 락킹 후의 보정신호(Ca) 및 지연신호(Ck)의 타이밍도를 나타내는데, 도 7에 도시된 바와 같이 상기 제어로직(112-3)이 지연정도(Td)를 락킹하면 상기 보정 신호(Ca)는 50%의 듀티 싸이클을 갖게 됨을 알 수 있다.
하지만, 도 7에 도시된 바와 같이 정확히 50%의 듀티 싸이클이 되었을 때 락킹을 하기 위해서는 단위 지연정도(Td)의 값이 매우 정밀해야 함을 알 수 있다. 즉, 지연정도(Td)를 한 단위씩 증가 또는 감소 시킬 때 그 단위의 크기가 큰 경우에는 정확히 50%의 듀티 싸이클을 이루기가 어렵다. 따라서 본 발명의 실시 예에 따른 보정부(110)만으로 듀티 보정회로를 구성하는 경우에는 딜레이 라인의 레절루션(resolution)이 높아야 한다.
하지만 본 발명의 실시 예에 따른 듀티 보정회로(100)는 보상부(120) 및 위상 인터폴레이터(130)를 추가로 포함함으로써 이러한 단점을 극복할 수 있다.
도 10은 본 발명의 실시 예에 따른 듀티 보정회로의 신호들의 타이밍도를 나타낸다.
도 4 및 도 10을 참조하면, 코어스(coarse) 한 지연수단 즉, 딜레이 라인을 사용하는 경우 도 10에 도시된 바와 같이 보정신호(Ca)는 정확히 50%의 듀티 싸이클을 갖지 않을 수 있다. 따라서 지연신호(Ck) 역시 듀티 싸이클이 50%가 되지 않을 수 있다.
상기 보상부(120)는 상기 보정신호(Ca)의 보상신호(Cb)를 생성할 수 있다. 상기 보상부(120)는 자체적으로 지연도(δ)를 가진다. 따라서, 상기 보상신호(Cb)의 파형은 도 10에 도시된 바와 같을 수 있다.
도 10에 도시된 바와 같이 보정신호(Ca)의 상승에지와 보상신호(Cb)의 상승에지의 간격은 δ가 되고, 보정신호(Ca)의 하강에지와 보상신호(Cb)의 하강에지의 간격은 T-2*Td-δ가 됨을 알 수 있다.
한편, 상기 위상 인터폴레이터(130)는 상기 보정신호(Ca)와 상기 보상신호(Cb)의 위상을 인터폴레이션 한다. 즉, 상기 위상 인터폴레이터(130)는 도 10에 도시된 바와 같이 상기 보정신호(Ca)와 상기 보상신호(Cb)의 평균 위상 지연을 갖는 신호를 생성할 수 있다.
상기 위상 인터폴레이터(130)의 구성은 도 8에 도시된 바와 같을 수 있다.
도 8은 본 발명의 실시 예에 따른 위상 인터폴레이터의 개략적인 구성을 나타내는데, 도 8을 참조하면, 상기 위상 인터폴레이터(130)는 상기 보정신호(Ca) 및 상기 보상신호(Cb) 를 각각 입력받고 출력단자(134)가 공통 연결되는 제1인버터(131) 및 제2인버터(132)를 포함하며, 입력단자가 상기 출력단자(134)에 연결되는 제3인버터(133)를 포함한다. 따라서, 상기 위상 인터폴레이터(130)의 출력신호(ФAB)의 상승에지 및 하강에지 각각은 두 개의 입력신호(ФA, ФB)의 상승에지 사이 및 하강에지 사이에서 생성될 수 있다.
한편, 상기 위상 인터폴레이터(130)의 토러런스(tolerance)가 tinv 인 경우, 상기 위상 인터폴레이터(130)의 두 개의 입력신호의 위상차는 상기 tinv 보다 작아야 한다.
도 9a 내지 도 9c는 본 발명의 실시 예에 따른 위상 인터폴레이터의 토러런스와 입력신호들의 위상차를 설명하기 위한 도면이다.
도 9a는 상기 위상 인터폴레이터(130)의 토러런스(tinv)가 위상차(tAB)보다 큰 경우를 나타내며, 도 9b는 상기 위상 인터폴레이터(130)의 토러런스(tinv)가 위상차(tAB)와 동일한 경우를 나타낸다. 또한, 도 9c는 상기 위상 인터폴레이터(130)의 토러런스(tinv)가 위상차(tAB)보다 작은 경우를 나타낸다. 도 9c를 참조하면 알 수 있듯이, 상기 위상 인터폴레이터(130)의 토러런스(tinv)가 위상차(tAB)보다 작은 경우에는 출력신호(ФAB)의 위상이 상기 두 개의 입력신호(ФA, ФB)의 위상의 중간지점이 되지 않음을 알 수 있다.
따라서, 다시 도 10을 참조하면 상기 보정신호(Ca)의 상승에지와 보상신호(Cb)의 상승에지의 간격(δ) 및 상기 보정신호(Ca)의 하강에지와 보상신호(Cb)의 하강에지의 간격(T-2*Td-δ)의 차이는 상기 위상 인터폴레이터(130)의 토러런스(tinv)보다 작아야 함을 알 수 있다.
즉,
T-2*Td-δ <　tinv 및
δ <　tinv
를 만족해야 한다.
수학식 1과 수학식 2를 만족하면, 위상이 인터폴레이션된 출력신호(Cout)의 파형은 도 10에 도시된 바와 같다.
즉, 출력신호(Cout)의 상승에지(A)의 위상은 δ/2가 되고, 하강에지(B)의 위상은 [(T-Td)+(Td+δ)]/2가 된다. 또한, 재상승에지(C)의 위상은 [(T+δ)+T]/2가 된다.
따라서, 상기 출력신호(Cout)의 제1논리레벨 구간의 길이는 수학식 3을 만족한다.
High phase of Cout = B -　A
= [(T-Td)+(Td+δ)]/2 -　[δ/2]
= T/2
또한, 상기 출력신호(Cout)의 제2논리레벨 구간의 길이는 수학식 4를 만족한다.
Low phase of Cout = C -　B
= [(T+δ)+T]/2 -　[(T-Td)+(Td+δ)]/2
= T/2　
수학식 3 및 4에서 알 수 있듯이, 상기 출력신호(Cout)의 듀티 싸이클은 50%로 보정되었음을 알 수 있다. 즉, 상기 보정부(110)에서 락킹된 지연정도(Td)가 세밀하지 않아서, 상기 보정부(110)에서 출력되는 보정신호(Ca)의 듀티 싸이클이 정확히 50%가 되지 않더라도, 상기 보상부(120) 및 상기 위상 인터폴레이터(130)에 의해 듀티 싸이클이 정확히 50%로 보정됨을 알 수 있다.
따라서, 본 발명의 실시 예에 따른 듀티 보정회로(100)에 의하면, 코어스(coarse)한 딜레이 라인을 이용하는 경우, 즉 딜레이 라인이 짧은 경우에도 듀티 싸이클의 보정이 정확히 이루어질 수 있다. 또한, 딜레이 라인이 짧으므로 락킹 타임이 짧아질 수 있는 효과가 있으며, 상기 수학식 1 및 2를 만족하는 지연정도(Td)만 되면 락킹을 해도 정확히 듀티 싸이클이 보정된다.
또한, 온도의 변화에 따라 락킹된 지연정도(Td)가 도 3에 도시된 바와 같이 Td±△로 변화된다고 하더라도, 수학식 3 및 수학식 4를 보면 알 수 있듯이 출력신호(Cout)의 제1논리레벨 및 제2논리레벨의 구간의 길이는 지연정도(Td)와는 무관하게 T/2임을 알 수 있다.
따라서, 수학식 5를 만족하기만 하면, 일정 정도의 온도변화에 무관하게(insensitive) 듀티 싸이클의 보정을 할 수 있다.
T-2*(Td±△)-δ <　tinv
즉, 수학식 5를 만족하기만 하면, 온도가 변화되어 지연정도가 변화되더라도 다시 보정부(110)에서 락킹 과정을 수행하지 않아도 듀티 싸이클이 50%로 유지될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 피드백 듀티 보정회로를 나타낸다.
도 2는 도 1에 도시된 듀티 보정회로의 타이밍도를 나타낸다.
도 3a 내지 도3b는 온도의 변화에 따라 지연수단의 지연정도가 달라지는 것을 설명하기 위한 도면이다.
도 4는 본 발명의 실시 예에 따른 듀티 보정회로의 개략적인 구성도를 나타낸다.
도 5a 내지 도 5b는 본 발명의 실시 예에 따른 듀티 보정회로의 듀티 싸이클을 보정하는 과정을 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 듀티 보정회로의 제어로직의 락킹 알고리즘을 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 락킹 후의 보정신호(Ca) 및 지연신호(Ck)의 타이밍도를 나타낸다.
도 8은 본 발명의 실시 예에 따른 위상 인터폴레이터의 개략적인 구성을 나타낸다.
도 9a 내지 도 9c는 본 발명의 실시 예에 따른 위상 인터폴레이터의 토러런스와 입력신호들의 위상차를 설명하기 위한 도면이다.
도 10은 본 발명의 실시 예에 따른 듀티 보정회로의 신호들의 타이밍도를 나 타낸다.

Claims (7)

  1. 입력신호를 수신하여 상기 입력신호의 듀티 사이클이 보정된 보정신호를 출력하고, 상기 보정신호의 위상이 소정 시간만큼 지연된 지연신호를 출력하는 보정부;
    상기 지연신호에 기초하여 상기 지연신호의 보상(complementary) 신호를 출력하는 보상부; 및
    상기 보상신호와 상기 보정신호를 위상 인터폴레이션하는 위상 인터폴레이터 (interpolator)를 포함하고,
    상기 보정신호의 상승 에지와 상기 보상신호의 상승 에지 사이의 간격과 상기 보정신호의 하강 에지와 상기 보상신호의 하강 에지 사이의 간격의 차이는 상기 위상 인터폴레이터의 토러런스보다 작은 듀티 보정회로.
  2. 제 1항에 있어서, 상기 보상부는,
    인버터를 포함하는 듀티 보정회로.
  3. 제 1항에 있어서, 상기 위상 인터폴레이터는,
    상기 보정신호 및 상기 보상신호를 각각 입력받고 출력단자가 공통 연결되는 제1인버터 및 제2인버터; 및
    입력단자가 상기 출력단자에 연결되는 제3인버터를 포함하는 듀티 보정회로.
  4. 제 1항에 있어서, 상기 보정부는,
    상기 입력신호를 수신하여 미리 결정된 값만큼 듀티 사이클이 보정된 상기 보정신호를 출력하는 출력부; 및
    상기 보정신호의 위상이 소정의 시간만큼 지연된 지연신호를 출력하고, 상기 보정신호의 듀티 사이클을 보정하기 위한 제어신호를 상기 출력부로 출력하는 제어부를 포함하는 듀티 보정회로.
  5. 제 4항에 있어서, 상기 제어부는,
    상기 보정신호의 위상을 제1시간만큼 지연시켜 상기 지연신호를 출력하기 위한 제1지연수단;
    상기 지연신호에 동기화되어 상기 보정신호를 샘플링하기 위한 샘플링 수단; 및
    상기 샘플링 수단으로부터 출력된 샘플링 값에 기초하여 상기 제어신호를 상기 출력부 및 상기 제1지연수단으로 출력하기 위한 제어로직을 포함하는 듀티 보정회로.
  6. 제 5항에 있어서, 상기 출력부는,
    상기 입력신호를 분주하여 분주신호를 출력하는 분주기;
    상기 분주신호의 위상을 상기 제1시간만큼 지연시켜 출력하는 제2지연수단;
    상기 분주신호와 상기 제2지연수단의 출력신호를 논리 연산하는 논리연산수단; 및
    상기 논리연산수단으로부터 출력된 신호를 반전하여 상기 보정신호를 출력하는 제4인버터를 포함하는 듀티 보정회로.
  7. 입력신호의 듀티 사이클이 소정 만큼 보정된 보정신호에 대한 보상신호를 출력하는 보상부; 및
    상기 보상신호와 상기 보정신호를 위상 인터폴레이션하는 위상 인터폴레이터를 포함하고,
    상기 보정신호의 상승 에지와 상기 보상신호의 상승 에지 사이의 간격과 상기 보정신호의 하강 에지와 상기 보상신호의 하강 에지 사이의 간격의 차이는 상기 위상 인터폴레이터의 토러런스보다 작은 듀티 보정회로.
KR1020080103828A 2008-10-22 2008-10-22 듀티 보정회로 KR101564282B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080103828A KR101564282B1 (ko) 2008-10-22 2008-10-22 듀티 보정회로
US12/603,717 US7990195B2 (en) 2008-10-22 2009-10-22 Duty cycle correction circuits having short locking times that are relatively insensitive to temperature changes

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080103828A KR101564282B1 (ko) 2008-10-22 2008-10-22 듀티 보정회로

Publications (2)

Publication Number Publication Date
KR20100044622A KR20100044622A (ko) 2010-04-30
KR101564282B1 true KR101564282B1 (ko) 2015-10-29

Family

ID=42108171

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080103828A KR101564282B1 (ko) 2008-10-22 2008-10-22 듀티 보정회로

Country Status (2)

Country Link
US (1) US7990195B2 (ko)
KR (1) KR101564282B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101022674B1 (ko) * 2008-12-05 2011-03-22 주식회사 하이닉스반도체 지연고정루프회로 및 그 동작방법
KR101027679B1 (ko) * 2008-12-23 2011-04-12 주식회사 하이닉스반도체 Ｄｌｌ 회로
US8686776B2 (en) * 2012-07-24 2014-04-01 International Business Machines Corporation Phase rotator based on voltage referencing
KR102323569B1 (ko) 2015-09-30 2021-11-08 삼성전자주식회사 샘플링 포인트를 독립적으로 조절할 수 있는 데이터 처리 회로와 이를 포함하는 데이터 처리 시스템
US9692403B2 (en) * 2015-10-30 2017-06-27 Texas Instruments Incorporated Digital clock-duty-cycle correction
KR102548858B1 (ko) * 2017-11-27 2023-06-28 삼성전자주식회사 듀티 사이클 보정기 및 그 동작 방법
TWI681632B (zh) * 2018-06-19 2020-01-01 瑞昱半導體股份有限公司 時脈調整電路及時脈調整方法
US10715038B1 (en) * 2019-11-29 2020-07-14 Realtek Semiconductor Corp. Apparatus and method for frequency quintupling

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU1841895A (en) * 1994-02-15 1995-08-29 Rambus Inc. Delay-locked loop
KR100486256B1 (ko) * 2002-09-04 2005-05-03 삼성전자주식회사 듀티사이클 보정회로를 구비하는 반도체 메모리 장치 및상기 반도체 메모리 장치에서 클럭신호를 보간하는 회로
KR100673885B1 (ko) 2004-04-27 2007-01-26 주식회사 하이닉스반도체 반도체 기억 소자의 듀티 싸이클 교정 장치 및 그 방법
US7005904B2 (en) * 2004-04-30 2006-02-28 Infineon Technologies Ag Duty cycle correction
KR100641703B1 (ko) 2004-08-06 2006-11-03 학교법인 포항공과대학교 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로
US7298193B2 (en) * 2006-03-16 2007-11-20 International Business Machines Corporation Methods and arrangements to adjust a duty cycle

Also Published As

Publication number Publication date
KR20100044622A (ko) 2010-04-30
US7990195B2 (en) 2011-08-02
US20100097112A1 (en) 2010-04-22

Similar Documents

Publication Publication Date Title
KR101564282B1 (ko) 듀티 보정회로
KR100486256B1 (ko) 듀티사이클 보정회로를 구비하는 반도체 메모리 장치 및상기 반도체 메모리 장치에서 클럭신호를 보간하는 회로
US8138799B2 (en) Inter-phase skew detection circuit for multi-phase clock, inter-phase skew adjustment circuit, and semiconductor integrated circuit
US7772898B2 (en) Phase interpolator with adaptive delay adjustment
US5619148A (en) Digital variable in-lock range phase comparator
CN106059574B (zh) 用于数字化相位差的电路、pll电路及用于其的方法
US10158352B2 (en) Delay signal generating apparatus using glitch free digitally controlled delay line and associated delay signal generating method
US7176734B2 (en) Clock signal generation circuits and methods using phase mixing of even and odd phased clock signals
US7414451B2 (en) Clock generator for semiconductor memory apparatus
US10033392B2 (en) Clock generation circuit and semiconductor apparatus and electronic system using the same
US20100013530A1 (en) DLL-Based Multiplase Clock Generator
US20110102029A1 (en) Delay lines, methods for delaying a signal, and delay lock loops
KR19990086677A (ko) 클럭보정회로
KR20110102736A (ko) 스큐드 게이트 타입 듀티 교정회로를 갖는 디지털 지연 동기 루프 및 그의 듀티 교정방법
KR20110099562A (ko) 2상 딜레이 라인과 듀티 교정회로를 갖는 지연 동기 루프 및 그의 듀티 교정방법
KR102468261B1 (ko) 듀티 보정 회로
KR20080003023A (ko) 지연 고정 루프 장치
US9104181B1 (en) Time-to-digital converter
CN111416619B (zh) 一种延时测量电路、延时测量方法、电子设备及芯片
KR20220096555A (ko) 기준 클록 생성 회로를 포함하는 듀티 사이클 보정 회로
US20140118044A1 (en) Duty cycle tuning circuit and method thereof
KR101024243B1 (ko) 버스트 트래킹 지연고정루프
Kang et al. Process variation tolerant all-digital multiphase DLL for DDR3 interface
US7015725B1 (en) Delay-locked loop device capable of anti-false-locking
KR20120027850A (ko) 듀티 검출기를 포함하는 듀티 보정 회로, 이를 포함하는 지연동기루프 회로 및 듀티 보정 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180927

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190930

Year of fee payment: 5