TWI693796B - 訊號產生電路、記憶體儲存裝置及訊號產生方法 - Google Patents

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Abstract

本發明的範例實施例一種訊號產生電路，其包括相位控制電路、偏壓控制電路及相位內插電路。所述相位控制電路用以根據相位調整訊號產生相位控制訊號。所述偏壓控制電路用以根據所述相位控制訊號產生偏壓電壓。所述相位內插電路用以根據所述相位控制訊號與所述偏壓電壓產生時脈訊號。所述偏壓電壓用以調整所述相位內插電路的電流以校正所述時脈訊號的誤差。

Description

訊號產生電路、記憶體儲存裝置及訊號產生方法
本發明是有關於一種訊號處理技術，且特別是有關於一種訊號產生電路、記憶體儲存裝置及訊號產生方法。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，訊號接收端普遍設置有時脈資料回復電路，以對資料訊號與時脈訊號進行同步。某些時脈資料回復電路是藉由相位內插電路來實現時脈訊號的相位調整。例如，相位內插電路可藉由IQ時脈來合成出具有任意相位的時脈訊號。但是，實務上，受到硬體設計的限制，相位內插電路所輸出的時脈訊號往往不夠精準。
本發明提供一種訊號產生電路、記憶體儲存裝置及訊號產生方法，可產生較為準確的時脈訊號。
本發明的範例實施例一種訊號產生電路，其包括相位控制電路、偏壓控制電路及相位內插電路。所述相位控制電路用以根據相位調整訊號產生相位控制訊號。所述偏壓控制電路耦接至所述相位控制電路並用以根據所述相位控制訊號產生偏壓電壓。所述相位內插電路耦接至所述相位控制電路與所述偏壓控制電路並用以根據所述相位控制訊號與所述偏壓電壓產生時脈訊號。所述偏壓電壓用以調整所述相位內插電路的電流以校正所述時脈訊號的誤差。
在本發明的一範例實施例中，所述偏壓控制電路包括編碼電路與偏壓電路。所述編碼電路耦接至所述相位控制電路並用以根據所述相位控制訊產生偏壓控制訊號。所述偏壓電路耦接至所述編碼電路並用以根據所述偏壓控制訊號產生第一偏壓電壓。
在本發明的一範例實施例中，所述偏壓控制電路更包括濾波電路。所述濾波電路耦接至所述偏壓電路與所述相位內插電路並用以對所述第一偏壓電壓進行濾波以產生所述偏壓電壓。
在本發明的一範例實施例中，所述相位內插電路包括驅動電路與相位內插器。所述相位內插器耦接至所述驅動電路。所述驅動電路用以接收所述相位控制訊號與所述偏壓電壓並根據所述相位控制訊號與所述偏壓電壓提供所述電流至所述相位內插器，並且所述相位內插器用以根據所述電流產生所述時脈訊號。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組、記憶體控制電路單元及時脈資料回復電路。所述連接介面單元用以耦接至主機系統。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述時脈資料回復電路設置於所述連接介面單元、所述可複寫式非揮發性記憶體模組或所述記憶體控制電路單元中。所述時脈資料回復電路包括訊號產生電路。所述訊號產生電路用以根據相位調整訊號產生相位控制訊號。所述訊號產生電路更用以根據所述相位控制訊號產生偏壓電壓。所述訊號產生電路更用以根據所述相位控制訊號與所述偏壓電壓產生時脈訊號。所述偏壓電壓用以調整所述相位內插電路的電流以校正所述時脈訊號的誤差。
在本發明的一範例實施例中，所述訊號產生電路包括編碼電路與偏壓電路。所述編碼電路用以根據所述相位控制訊產生偏壓控制訊號。所述偏壓電路耦接至所述編碼電路並用以根據所述偏壓控制訊號產生第一偏壓電壓。
在本發明的一範例實施例中，所述偏壓電路包括電流源與至少一開關電路。所述至少一開關電路串接至所述電流源並用以響應於所述偏壓控制訊號調整所述至少一開關電路的導通狀態以調整所述偏壓電壓。
在本發明的一範例實施例中，所述訊號產生電路更包括濾波電路。所述濾波電路耦接至所述偏壓電路並用以對所述第一偏壓電壓進行濾波以產生所述偏壓電壓。
在本發明的一範例實施例中，所述訊號產生電路包括驅動電路與相位內插器。所述相位內插器耦接至所述驅動電路。所述驅動電路用以接收所述相位控制訊號與所述偏壓電壓並根據所述相位控制訊號與所述偏壓電壓提供所述電流至所述相位內插器，並且所述相位內插器用以根據所述電流產生所述時脈訊號。
在本發明的一範例實施例中，響應於第一目標相位，所述偏壓電壓用以根據第一放大比例調整所述時脈訊號的電壓，響應於第二目標相位，所述偏壓電壓用以根據第二放大比例調整所述時脈訊號的所述電壓，所述第一目標相位不同於所述第二目標相位，且所述第一放大比例不同於所述第二放大比例。
本發明的範例實施例另提供一種訊號產生方法，其用於記憶體儲存裝置。所述訊號產生方法包括：根據相位調整訊號產生相位控制訊號；根據所述相位控制訊號產生偏壓電壓；以及根據所述相位控制訊號與所述偏壓電壓產生時脈訊號。所述偏壓電壓用以調整相位內插電路的電流以校正所述時脈訊號的誤差。
在本發明的一範例實施例中，根據所述相位控制訊號產生所述偏壓電壓的步驟包括：根據所述相位控制訊產生偏壓控制訊號；以及根據所述偏壓控制訊號產生第一偏壓電壓。
在本發明的一範例實施例中，根據所述偏壓控制訊號產生所述第一偏壓電壓的步驟包括：響應於所述偏壓控制訊號調整至少一開關電路的導通狀態以調整所述偏壓電壓。
在本發明的一範例實施例中，根據所述相位控制訊號產生所述偏壓電壓的步驟更包括：對所述第一偏壓電壓進行濾波以產生所述偏壓電壓。
在本發明的一範例實施例中，根據所述相位控制訊號與所述偏壓電壓產生所述時脈訊號的步驟包括：根據所述相位控制訊號與所述偏壓電壓提供所述電流至相位內插器；以及由所述相位內插器根據所述電流產生所述時脈訊號。
在本發明的一範例實施例中，所述偏壓電壓影響所述電流的電流值。
在本發明的一範例實施例中，所述的訊號產生方法更包括：響應於第一目標相位，根據所述偏壓電壓與第一放大比例調整所述時脈訊號的電壓；以及響應於第二目標相位，根據所述偏壓電壓與第二放大比例調整所述時脈訊號的所述電壓。所述第一目標相位不同於所述第二目標相位，且所述第一放大比例不同於所述第二放大比例。
基於上述，相位控制電路可根據相位調整訊號產生相位控制訊號，且偏壓控制電路可根據相位控制訊號產生偏壓電壓。此偏壓電壓可用以調整相位內插電路的電流，進而有效對相位內插電路產生的時脈訊號進行校正。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下提出多個範例實施例來說明本發明，然而本發明不僅限於所例示的多個範例實施例。又範例實施例之間也允許有適當的結合。在本案說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。此外，「訊號」一詞可指至少一電流、電壓、電荷、溫度、資料、或任何其他一或多個訊號。
圖1是根據本發明的一範例實施例所繪示的訊號產生電路的示意圖。請參照圖1，訊號產生電路10可根據訊號(亦稱為相位調整訊號)PAS產生訊號(亦稱為時脈訊號)CLK。例如，訊號PAS可帶有與訊號CLK之相位有關的資訊及/或可用於調整訊號CLK之相位的資訊。根據訊號PAS，訊號產生電路10可藉由相位內插的方式來產生具有特定相位及/或特定頻率的訊號CLK。
訊號產生電路10包括相位控制電路11、偏壓控制電路12及相位內插電路13。相位控制電路11耦接至偏壓控制電路12與相位內插電路13。相位控制電路11可接收訊號PAS並根據訊號PAS產生訊號PCS(1)與PCS(2)。訊號PCS(1)與PCS(2)亦可統稱為相位控制訊號。偏壓控制電路12可接收訊號PCS(1)並根據訊號PCS(1)產生偏壓電壓V(Bias)。偏壓電壓V(Bias)的電壓值會受到訊號PCS(1)控制。偏壓電壓V(Bias)可用以驅動相位內插電路13。相位內插電路13可接收訊號PCS(2)與偏壓電壓V(Bias)並根據訊號PCS(2)與偏壓電壓V(Bias)執行相位內插以產生訊號CLK。
須注意的是，所產生的訊號CLK的相位主要是由訊號PCS(1)與PCS(2)指定，而偏壓電壓V(Bias)則可根據所指定的相位來調整相位內插電路13的電流，進而校正訊號CLK的誤差。例如，此誤差可以是指相位誤差及/或振幅誤差。換言之，偏壓控制電路12可根據訊號PCS(1)來微調偏壓電壓V(Bias)。根據調整後的偏壓電壓V(Bias)之驅動，相位內插電路13可產生更精準的訊號CLK。
圖2是根據本發明的一範例實施例所繪示的相位內插的示意圖。請參照圖2，假設相位內插是以訊號X I與X Q作為基底進行波形合成以產生具有相位Ø的訊號Y，則訊號X I、X Q及Y可分別藉由以下方程式(1.1)至(1.3)來表示。
X I=Asin(wt) (1.1)
X Q=Asin(wt-π/2)=-Acos(wt) (1.2)
Y=Asin(wt-Ø)=cos(Ø)X I+sin(Ø)X Q=a 1X I+a 2X Q (1.3)
在方程式(1.1)至(1.3)中，A代表訊號X I、X Q及Y的振幅。在理想狀態下，參數a 1與a 2需滿足a 1 2+a 2 2=1的條件，以產生具有完美波形的訊號Y。須注意的是，實務上往往是以a 1+a 2=1來取代a 1 2+a 2 2=1，以降低電路設計的複雜度與成本，但是也因此造成了相位內插的非線性失真。在圖1的一範例實施例中，偏壓電壓V(Bias)的調整可用以改善此非線性失真，從而讓相位內插電路13產生的訊號CLK更接近所期待的完美波形。
圖3A與圖3B是根據本發明的多個範例實施例所繪示的校正時脈訊號的非線性失真的示意圖。請參照圖3A，虛線301用以表示條件a 1(0)+a 2(0)=1，且虛線302用以表示條件a 1(1)+a 2(1)=1+e(1)。在圖1的相位內插電路13的預設運作下，相位內插電路13可以訊號X I與X Q作為基底進行波形合成以產生具有相位Ø(1)的訊號Y(1)。例如，訊號Y(1)可為圖1的訊號CLK。
須注意的是，若未藉由調整圖1的偏壓電壓V(Bias)來對訊號Y(1)進行校正與補償，則所產生的訊號Y(1)會符合虛線301所對應的條件(即a 1(0)+a 2(0)=1)，且訊號Y(1)會存在上述非線性失真的問題。然而，在圖3A的範例實施例中，若藉由調整圖1的偏壓電壓V(Bias)來對訊號Y(1)進行校正與補償，則所產生的訊號Y(1)可符合虛線302所對應的條件(即a 1(1)+a 2(1)=1+e(1))。例如，參數e(1)可為0.5(即a 1(1)+a 2(1)=1.5)。須注意的是，參數e(1)是藉由調整偏壓電壓V(Bias)而自動產生，以補償訊號Y(1)的非線性失真。因此，相較於未經校正的訊號Y(1)，經校正的訊號Y(1)更符合理想狀態下a 1(1) 2+a 2(1) 2=1的條件。
請參照圖3B，虛線301同樣用以表示條件a 1(0)+a 2(0)=1，且虛線303用以表示條件a 1(2)+a 2(2)=1+e(2)。在圖1的相位內插電路13的預設運作下，相位內插電路13可以訊號X I與X Q作為基底進行波形合成以產生具有相位Ø(2)的訊號Y(2)。例如，訊號Y(2)可為圖1的訊號CLK。
須注意的是，若未藉由調整圖1的偏壓電壓V(Bias)來對訊號Y(2)進行校正與補償，則所產生的訊號Y(2)會符合虛線301所對應的條件(即a 1(0)+a 2(0)=1)，且訊號Y(2)會存在上述非線性失真的問題。然而，在圖3B的範例實施例中，若藉由調整圖1的偏壓電壓V(Bias)來對訊號Y(2)進行校正與補償，則所產生的訊號Y(2)可滿足虛線303所對應的條件(即a 1(2)+a 2(2)=1+e(2))。例如，參數e(2)可為0.3(即a 1(2)+a 2(2)=1.3)。須注意的是，參數e(2)也是藉由調整偏壓電壓V(Bias)而自動產生，以補償訊號Y(2)的非線性失真。在圖3B的範例實施例中，相較於未經校正的訊號Y(2)，經校正的訊號Y(2)更符合理想狀態下a 1(2) 2+a 2(2) 2=1的條件。此外，用於補償圖3A的範例實施例中的訊號Y(1)的偏壓電壓V(Bias)可不同於用於補償圖3B的範例實施例中的訊號Y(2)的偏壓電壓V(Bias)。
從另一角度來看，在圖3A的一範例實施例中，響應於目標相位(亦稱為第一目標相位)Ø(1)，所產生的偏壓電壓V(Bias)可用以根據一個放大比例(亦稱為第一放大比例)調整訊號Y(1)的電壓(或振福)，從而對訊號Y(1)進行校正與補償。此外，在圖3B的一範例實施例中，響應於另一目標相位(亦稱為第二目標相位)Ø(2)，所產生的偏壓電壓V(Bias)則可用以根據另一個放大比例(亦稱為第二放大比例)調整訊號Y(2)的電壓(或振福)，從而對訊號Y(2)進行校正與補償。第一目標相位不同於第二目標相位。第一放大比例不同於第二放大比例。
圖4是根據本發明的一範例實施例所繪示的訊號產生電路的示意圖。請參照圖4，訊號產生電路40包括相位控制電路41、偏壓控制電路42及相位內插電路43。相位控制電路41可根據訊號PAS產生訊號PCS(1)與PCS(2)。偏壓控制電路42可根據訊號PCS(1)產生偏壓電壓V(Bias)。偏壓電壓V(Bias)的電壓值會受到訊號PCS(1)控制。相位內插電路43可根據訊號PCS(2)與偏壓電壓V(Bias)執行相位內插以產生訊號CLK。
在一範例實施例中，偏壓控制電路42包括編碼電路401、偏壓電路402及濾波電路403。偏壓電路402耦接至編碼電路401與濾波電路403。編碼電路401可接收訊號PCS(1)並根據訊號PCS(1)產生訊號(亦稱為偏壓控制訊號)VCS。例如，訊號VCS可對應一個數位碼。偏壓電路402可接收訊號VCS並根據訊號VCS產生偏壓電壓(亦稱為第一偏壓電壓)V(Bias)’。濾波電路403可接收偏壓電壓V(Bias)’並對偏壓電壓V(Bias)’進行濾波(例如低通濾波)以產生偏壓電壓V(Bias)。須注意的是，濾波電路403可使得偏壓電壓V(Bias)的改變更為連續及/或平滑。在另一範例實施例中，亦可不設置濾波電路403於訊號產生電路40中，而直接以偏壓電壓V(Bias)’來驅動相位內插電路43。在一範例實施例中，直接以偏壓電壓V(Bias)’來驅動相位內插電路43亦可達到類似於圖3A與圖3B所呈現的校正效果。
圖5是根據本發明的一範例實施例所繪示的經校正的時脈訊號的示意圖。請參照圖5，在設置圖4的濾波電路403之前提下，在調整所產生的訊號Y(i)的相位時，由於偏壓電壓V(Bias)的改變較為連續及/或平滑，故訊號Y(i)可更趨近於理想狀態下，條件a 1(i) 2+a 2(i) 2=1所對應的圓形邊界501。須注意的是，在其他範例實施例中，訊號Y(i)還可以具有其他不同角度的相位，本發明不加以限制。
圖6是根據本發明的一範例實施例所繪示的偏壓控制電路的示意圖。請參照圖6，在一範例實施例中，偏壓電路402包括電流源I(REF)與開關電路(亦稱為第一開關電路)601(1)~601(n)。開關電路601(i)包括開關SW(i)與電晶體N1(i)。i可為1至n。電晶體N1(i)可跨接開關SW(i)的兩端。此外，開關電路601(1)~601(n)彼此串接。開關電路601(1)~601(n)具體的耦接關係可如圖6所示。
在一範例實施例中，訊號VCS可用以控制開關SW(1)~SW(n)中每一者的導通狀態為導通或切斷。因此，開關電路601(1)~601(n)可根據訊號VCS調整開關SW(1)~SW(n)的導通狀態以調整偏壓電壓V(Bias)’。例如，透過增加或減少開關SW(1)~SW(n)中經導通者的總數，偏壓電壓V(Bias)’的電壓值可相應改變。此外，濾波電路403可包括由至少一個電阻R與至少一個電容C組成的RC電路，如圖6所示。偏壓電壓V(Bias)’可經過濾波電路403之濾波以產生偏壓電壓V(Bias)。
圖7是根據本發明的一範例實施例所繪示的相位內插電路的示意圖。請參照圖7，在一範例實施例中，相位內插電路43包括驅動電路71與相位內插器72。驅動電路71耦接至相位內插器72。驅動電路71用以接收訊號PCS(2)與偏壓電壓V(Bias)並根據訊號PCS(2)與偏壓電壓V(Bias)提供電流I(X I)與I(X Q)至相位內插器72。
在一範例實施例中，驅動電路71包括電晶體N2(0)~N2(m)、N3(0)~N3(m)及N4(0)~N4(m)。訊號PCS(2)可包含多個子訊號S(0)~S(m)與Sb(0)~Sb(m)。子訊號S(0)~S(m)可分別提供至電晶體N3(0)~N3(m)的閘極端，以調整電晶體N3(0)~N3(m)中每一者的導通狀態。子訊號Sb(0)~Sb(m)可分別提供至電晶體N4(0)~N4(m)的閘極端，以調整電晶體N4(0)~N4(m)中每一者的導通狀態。此外，偏壓電壓V(Bias)可提供至電晶體N2(0)~N2(m)的閘極端，以調整電晶體N2(0)~N2(m)中每一者的導通狀態。電晶體N2(0)~N2(m)、N3(0)~N3(m)及N4(0)~N4(m)具體的耦接關係可如圖7所示，且本發明不限於此。藉此，驅動電路71除了可根據子訊號S(0)~S(m)與Sb(0)~Sb(m)來分別調整電流I(X I)與I(X Q)外，還可根據偏壓電壓V(Bias)的變化來進一步增加或降低電流I(X I)與I(X Q)的電流值。
相位內插器72可用以接收電流I(X I)與I(X Q)並根據電流I(X I)與I(X Q)產生訊號CLK。須注意的是，在產生訊號CLK的操作中，電流I(X I)與I(X Q)可分別影響方程式(1.3)中的參數a 1與a 2。例如，參數a 1可正相關於電流I(X I)的電流值，且參數a 2可正相關於電流I(X Q)的電流值。或者，以圖5為例，藉由偏壓電壓V(Bias)來調整(例如加大)電流I(X I)與I(X Q)，參數a 1(i)與a 2(i)可自動被調整(例如加大)。藉此，相位內插器72所產生的訊號Y(i)可更趨近於理想狀態下，條件a 1(i) 2+a 2(i) 2=1所對應的圓形邊界501。
圖8是根據本發明的一範例實施例所繪示的時脈資料回復電路的示意圖。請參照圖8，在一範例實施例中，時脈資料回復電路80包括相位偵測電路81、相位調整電路82及訊號產生電路83。訊號產生電路83可包含圖1的訊號產生電路10或圖4的訊號產生電路40。
相位偵測電路81可用以接收訊號(亦稱為第一訊號或資料訊號)DATA與訊號(亦稱為時脈訊號或還原時脈訊號)CLK。相位偵測電路81可偵測訊號DATA與訊號CLK之間的相位相對關係(例如相位差)並產生訊號(亦稱為相位訊號)PS。例如，訊號PS可反映在某一時間點，訊號DATA的相位是領先或落後訊號CLK的相位。例如，訊號PS可包括第一訊號與第二訊號。第一訊號可反映訊號DATA的相位領先訊號CLK的相位。第二訊號可反映訊號DATA的相位落後訊號CLK的相位。
相位調整電路82耦接至相位偵測電路81與訊號產生電路83。相位調整電路82可根據訊號PS產生訊號(亦稱為相位控制訊號)PAS。例如，相位調整電路82可根據訊號PS中第一訊號及/或第二訊號的出現次數及/或頻率來產生訊號PAS。例如，訊號PAS可用以指示訊號產生電路83產生具有某一特定相位的訊號CLK。
在一範例實施例中，時脈資料回復電路80可藉由相位偵測電路81、相位調整電路82及訊號產生電路83的共同運作而逐漸將訊號CLK的相位與訊號DATA的相位保持同步。當訊號DATA的相位發生變化時，時脈資料回復電路80可再次將訊號CLK的相位與訊號DATA的相位保持同步。在一範例實施例中，使訊號CLK的相位與訊號DATA的相位保持同步之操作亦稱為鎖相。在一範例實施例中，圖8的訊號產生電路83、圖1的訊號產生電路10及/或圖4的訊號產生電路40亦可稱為相位內插器模組或相位內插電路模組。
在一範例實施例中，圖1的訊號產生電路10、圖4的訊號產生電路40及/或圖8的時脈資料回復電路80可設置於記憶體儲存裝置中。在另一範例實施例中，圖1的訊號產生電路10、圖4的訊號產生電路40及/或圖8的時脈資料回復電路80亦可設置於其他類型的電子裝置中，而不限於記憶體儲存裝置。
圖9是根據本發明的一範例實施例所繪示的記憶體儲存裝置的示意圖。請參照圖9，記憶體儲存裝置90例如是固態硬碟(Solid State Drive, SSD)等包含可複寫式非揮發性記憶體模組93的記憶體儲存裝置。記憶體儲存裝置90可以與一主機系統一起使用，而主機系統可將資料寫入至記憶體儲存裝置90或從記憶體儲存裝置90中讀取資料。例如，所提及的主機系統為可實質地與記憶體儲存裝置90配合以儲存資料的任意系統，例如，桌上型電腦、筆記型電腦、數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等。
記憶體儲存裝置90包括連接介面單元91、記憶體控制電路單元92及可複寫式非揮發性記憶體模組93。連接介面單元91用於將記憶體儲存裝置90連接至主機系統。在一範例實施例中，連接介面單元91是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元91亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準或其他適合的標準。連接介面單元91可與記憶體控制電路單元92封裝在一個晶片中，或者連接介面單元91也可以是佈設於一包含記憶體控制電路單元92之晶片外。
記憶體控制電路單元92用以根據主機系統的指令在可複寫式非揮發性記憶體模組93中進行資料的寫入、讀取與抹除等運作。在一範例實施例中，記憶體控制電路單元92亦稱為記憶體控制器或快閃記憶體控制器。
可複寫式非揮發性記憶體模組93是耦接至記憶體控制電路單元92並且用以儲存主機系統所寫入之資料。可複寫式非揮發性記憶體模組93可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Qual Level Cell，QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
在一範例實施例中，圖1的訊號產生電路10、圖4的訊號產生電路40及/或圖8的時脈資料回復電路80可設置於連接介面單元91、記憶體控制電路單元92及/或可複寫式非揮發性記憶體模組93中。
值得一提的是，圖1、圖4及圖6至圖8所繪示的電子電路結構僅為部分範例實施例中訊號產生電路與時脈資料回復電路的示意圖，而非用以限定本發明。在部分未提及的應用中，更多的電子元件可以被加入至所述訊號產生電路及/或所述時脈資料回復電路中或替換部分電子元件，以提供額外、相同或相似的功能。此外，在部分未提及的應用中，所述訊號產生電路及/或所述時脈資料回復電路內部之電路布局及/或元件耦接關係也可以被適當地改變，以符合實務上的需求。
圖10是根據本發明的一範例實施例所繪示的訊號產生方法的流程圖。請參照圖10，在步驟S1001中，根據相位調整訊號產生相位控制訊號。在步驟S1002中，根據所述相位控制訊號產生偏壓電壓。在步驟S1003中，根據所述相位控制訊號與所述偏壓電壓產生時脈訊號。須注意的是，所述偏壓電壓用以調整相位內插電路的電流以校正所述時脈訊號的誤差。
然而，圖10中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖10中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖10的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，在根據相位控制訊號產生偏壓電壓後，此偏壓電壓可用以調整相位內插電路的電流，進而有效對相位內插電路產生的時脈訊號進行校正。例如，在一範例實施例中，經調整的偏壓電壓可用以加大相位內插電路的電流，使得經相位內插產生的時脈訊號的波形更趨近於完美波形。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、40:訊號產生電路 11、41:相位控制電路 12、42:偏壓控制電路 13、43:相位內插電路 301、302、303:虛線 401:編碼電路 402:偏壓電路 403:濾波電路 501:邊界 601(1)~601(n):開關電路 I(REF):電流源 SW(1)~SW(n):開關 R:電阻 C:電容 N1(1)~N1(n)、N2(1)~N2(m)、N3(1)~N3(m)、N4(1)~N4(m):電晶體 80:時脈資料回復電路 81:相位偵測電路 82:相位調整電路 83:訊號產生電路 90:記憶體儲存裝置 91:連接介面單元 92:記憶體控制電路單元 93:可複寫式非揮發性記憶體模組 PAS、PCS(1)、PCS(2)、CLK、Y、X I、X Q、Y(1)、Y(2)、Y(i)、VCS:訊號 V(Bias)、V(Bias)’:偏壓電壓 a 1、a 2、a 1(0)、a 1(1)、a 1(2)、a 2(0)、a 2(1)、a 2(2):參數 Ø、Ø(1)、Ø(2):相位 S1001:步驟(根據相位調整訊號產生相位控制訊號) S1002:步驟(根據所述相位控制訊號產生偏壓電壓) S1003:步驟(根據所述相位控制訊號與所述偏壓電壓產生時脈訊號)
圖1是根據本發明的一範例實施例所繪示的訊號產生電路的示意圖。 圖2是根據本發明的一範例實施例所繪示的相位內插的示意圖。 圖3A與圖3B是根據本發明的多個範例實施例所繪示的校正時脈訊號的非線性失真的示意圖。 圖4是根據本發明的一範例實施例所繪示的訊號產生電路的示意圖。 圖5是根據本發明的一範例實施例所繪示的經校正的時脈訊號的示意圖。 圖6是根據本發明的一範例實施例所繪示的偏壓控制電路的示意圖。 圖7是根據本發明的一範例實施例所繪示的相位內插電路的示意圖。 圖8是根據本發明的一範例實施例所繪示的時脈資料回復電路的示意圖。 圖9是根據本發明的一範例實施例所繪示的記憶體儲存裝置的示意圖。 圖10是根據本發明的一範例實施例所繪示的訊號產生方法的流程圖。
10:訊號產生電路
11:相位控制電路
12:偏壓控制電路
13:相位內插電路
PAS、PCS(1)、PCS(2)、CLK:訊號
V(Bias):偏壓電壓

Claims (19)

  1. 一種訊號產生電路，包括：一相位控制電路，用以根據一相位調整訊號產生一相位控制訊號；一偏壓控制電路，耦接至該相位控制電路並用以根據該相位控制訊號產生一偏壓電壓；以及一相位內插電路，耦接至該相位控制電路與該偏壓控制電路並用以根據該相位控制訊號與該偏壓電壓產生一時脈訊號，其中該偏壓電壓用以調整該相位內插電路的一電流以校正該時脈訊號的一誤差，其中響應於一第一目標相位，該偏壓電壓用以根據一第一放大比例調整該時脈訊號的電壓，響應於一第二目標相位，該偏壓電壓用以根據一第二放大比例調整該時脈訊號的該電壓，該第一目標相位不同於該第二目標相位，且該第一放大比例不同於該第二放大比例。
  2. 如申請專利範圍第1項所述的訊號產生電路，其中該偏壓控制電路包括：一編碼電路，耦接至該相位控制電路並用以根據該相位控制訊產生一偏壓控制訊號；以及一偏壓電路，耦接至該編碼電路並用以根據該偏壓控制訊號產生一第一偏壓電壓。
  3. 如申請專利範圍第2項所述的訊號產生電路，其中該偏壓電路包括：一電流源；以及至少一開關電路，串接至該電流源並用以響應於該偏壓控制訊號調整該至少一開關電路的一導通狀態以調整該偏壓電壓。
  4. 如申請專利範圍第2項所述的訊號產生電路，其中該偏壓控制電路更包括：一濾波電路，耦接至該偏壓電路與該相位內插電路並用以對該第一偏壓電壓進行濾波以產生該偏壓電壓。
  5. 如申請專利範圍第1項所述的訊號產生電路，其中該相位內插電路包括：一驅動電路；以及一相位內插器，耦接至該驅動電路，其中該驅動電路用以接收該相位控制訊號與該偏壓電壓並根據該相位控制訊號與該偏壓電壓提供該電流至該相位內插器，並且該相位內插器用以根據該電流產生該時脈訊號。
  6. 如申請專利範圍第5項所述的訊號產生電路，其中該偏壓電壓影響該電流的一電流值。
  7. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組；一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組；以及一時脈資料回復電路，設置於該連接介面單元、該可複寫式非揮發性記憶體模組或該記憶體控制電路單元中，其中該時脈資料回復電路包括一訊號產生電路，該訊號產生電路用以根據一相位調整訊號產生一相位控制訊號，該訊號產生電路更用以根據該相位控制訊號產生一偏壓電壓，該訊號產生電路更用以根據該相位控制訊號與該偏壓電壓產生一時脈訊號，並且該偏壓電壓用以調整該相位內插電路的一電流以校正該時脈訊號的一誤差。
  8. 如申請專利範圍第7項所述的記憶體儲存裝置，其中該訊號產生電路包括：一編碼電路，用以根據該相位控制訊產生一偏壓控制訊號；以及一偏壓電路，耦接至該編碼電路並用以根據該偏壓控制訊號產生一第一偏壓電壓。
  9. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該偏壓電路包括：一電流源；以及至少一開關電路，串接至該電流源並用以響應於該偏壓控制訊號調整該至少一開關電路的一導通狀態以調整該偏壓電壓。
  10. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該訊號產生電路更包括：一濾波電路，耦接至該偏壓電路並用以對該第一偏壓電壓進行濾波以產生該偏壓電壓。
  11. 如申請專利範圍第7項所述的記憶體儲存裝置，其中該訊號產生電路包括：一驅動電路；以及一相位內插器，耦接至該驅動電路，其中該驅動電路用以接收該相位控制訊號與該偏壓電壓並根據該相位控制訊號與該偏壓電壓提供該電流至該相位內插器，並且該相位內插器用以根據該電流產生該時脈訊號。
  12. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該偏壓電壓影響該電流的一電流值。
  13. 如申請專利範圍第7項所述的記憶體儲存裝置，其中響應於一第一目標相位，該偏壓電壓用以根據一第一放大比例調整 該時脈訊號的電壓，響應於一第二目標相位，該偏壓電壓用以根據一第二放大比例調整該時脈訊號的該電壓，該第一目標相位不同於該第二目標相位，且該第一放大比例不同於該第二放大比例。
  14. 一種訊號產生方法，用於一記憶體儲存裝置，且該訊號產生方法包括：根據一相位調整訊號產生一相位控制訊號；根據該相位控制訊號產生一偏壓電壓；根據該相位控制訊號與該偏壓電壓產生一時脈訊號，其中該偏壓電壓用以調整一相位內插電路的一電流以校正該時脈訊號的一誤差；響應於一第一目標相位，根據該偏壓電壓與一第一放大比例調整該時脈訊號的電壓；以及響應於一第二目標相位，根據該偏壓電壓與一第二放大比例調整該時脈訊號的該電壓，其中該第一目標相位不同於該第二目標相位，且該第一放大比例不同於該第二放大比例。
  15. 如申請專利範圍第14項所述的訊號產生方法，其中根據該相位控制訊號產生該偏壓電壓的步驟包括：根據該相位控制訊產生一偏壓控制訊號；以及根據該偏壓控制訊號產生一第一偏壓電壓。
  16. 如申請專利範圍第15項所述的訊號產生方法，其中根據該偏壓控制訊號產生該第一偏壓電壓的步驟包括： 響應於該偏壓控制訊號調整至少一開關電路的一導通狀態以調整該偏壓電壓。
  17. 如申請專利範圍第15項所述的訊號產生方法，其中根據該相位控制訊號產生該偏壓電壓的步驟更包括：對該第一偏壓電壓進行濾波以產生該偏壓電壓。
  18. 如申請專利範圍第14項所述的訊號產生方法，其中根據該相位控制訊號與該偏壓電壓產生該時脈訊號的步驟包括：根據該相位控制訊號與該偏壓電壓提供該電流至一相位內插器；以及由該相位內插器根據該電流產生該時脈訊號。
  19. 如申請專利範圍第18項所述的訊號產生方法，其中該偏壓電壓影響該電流的一電流值。
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