JP4250707B2 - パルス遅延回路 - Google Patents
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- 230000000630 rising effect Effects 0.000 claims description 10
- 230000003111 delayed effect Effects 0.000 claims description 6
- 101100219315 Arabidopsis thaliana CYP83A1 gene Proteins 0.000 description 8
- 101000806846 Homo sapiens DNA-(apurinic or apyrimidinic site) endonuclease Proteins 0.000 description 8
- 101000835083 Homo sapiens Tissue factor pathway inhibitor 2 Proteins 0.000 description 8
- 101100269674 Mus musculus Alyref2 gene Proteins 0.000 description 8
- 101100140580 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) REF2 gene Proteins 0.000 description 8
- 102100026134 Tissue factor pathway inhibitor 2 Human genes 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
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Description
本発明は、基準パルス列のパルスの各エッジを連続的に変化する遅延量で遅延して出力するジッタ付加パルス生成回路に関し、特に高速の基準パルス列に対しても安定した動作が可能なジッタ付加パルス生成回路に関する。
デジタル信号処理が行われる回路においては、入力される複数のパルスの列（以下、パルス列と呼ぶ）が常に理想的な状態とは限らず、外部からのノイズなどによって、ジッタが生じてしまう場合もある。そこで、パルス列中のパルスにジッタがある程度含まれていても、正常に動作できるように回路を設計しておく必要がある。そして回路の試作段階では、ジッタを含んだパルス列を実際に試作回路に流し、ジッタを含むパルス列が入力されても回路が正常に動作するか否かを検証しておくことも必要である。こうした試験をジッタ耐性試験と呼ぶ。
ジッタ耐性試験を行うには、ジッタを含んだ試験信号（パルス列）を用意する必要がある。この試験信号は、被試験デジタル回路に通常供給される正常なパルス列を基準（この意味で以下では基準パルス列と呼ぶ）として、これにジッタを付加して生成できれば、正常な信号と対比しながら試験できる点で効果的である。このとき、エッジにジッタを付加するには、具体的には、基準となるパルスのエッジに遅延を付加し、更にその遅延量を連続的に可変させれば良い。
特開２００４−２３６２７９号公報は、従来のジッタ付加回路の一例を開示している。この発明では、２つの遅延パスを交互に切り替えて基準パルス列を受け、設定した遅延量を付加して出力する。このとき、使用していない方の遅延パスでは、その遅延量の設定を変更している。２つの遅延パスで順次遅延量を変更することで、２つの遅延パスから交互に出力されるパルス列には全体としてジッタが含まれることになる。
図１は、こうした遅延パスの構成例を示すブロック図である。また、図２は、各回路が出力する信号の波形図である。バッファ回路１０は、基準パルス列を受けて、非反転及び反転出力端子からローパス・フィルタ（ＬＰＦ）１２及び１４にパルス列を供給する。ＬＰＦ１２及び１４は、入力された非反転及び反転パルス列の高周波数成分を除去することで、その各パルスの立ち上がりエッジ及び立ち下がりエッジ（以下、まとめて両エッジとも呼ぶ）をなまらせる。比較器１６及び１８は、ＬＰＦ１２及び１４からのエッジのなまったパルス列を受けて、夫々基準電圧ＶREF1及びＶREF2と比較する。これによって、比較器１６及び１８が出力するパルス列は、入力された基準パルス列と比較して遅延した位置に各パルスのエッジの位置が変化する（図２のｄ及びｅ）。この意味でＬＰＦと比較器は、遅延手段として機能している。ワンショット・パルス回路２０及び２２は、対応する比較器１６及び１８からのパルスをワンショット・パルスに変換する。これによって、ＳＲフリップフロップ２４のＳ及びＲ入力端子に入力されるパルスが同時にハイになる状態を防止し、ＳＲフリップフロップ２４の動作が不安定になるのを防止する。
ＳＲフリップフロップ２４のＱ出力端子からの出力パルスの両エッジの位置は、夫々ワンショット・パルス回路２０及び２２からのワンショット・パルスの立ち上がりエッジの位置で定まり、これらはＶREF1及びＶREF2で制御される。そこで、ＶREF1及びＶREF2を連続的に変化させれば、ＳＲフリップフロップ２４の出力パルスの両エッジの位置も連続的に変化し、基準パルス列に対してジッタが付加されたパルス列が生成される。
特開２００４−２３６２７９号公報
ＳＲフリップフロップ２４のＳ及びＲ端子に入力される２つのワンショット・パルスのエッジ間のタイミングは、上述のようにＶREF1及びＶREF2の制御で変化するが、ジッタ付加の際にはこのタイミングが変動するので、この変動があってもＳ及びＲ端子が同時にハイとならないように、ワンショット・パルスがタイミング的に重ならないようにする必要がある。更に言えば、ＳＲフリップフロップのセットアップ・タイム及びホールド・タイムがあるので、その分も加味する必要がある。逆に言えば、ワンショット・パルスの幅と、ＳＲフリップフロップのセットアップ・タイム及びホールド・タイムを考慮しなければならないため、ジッタの幅が制限される。このため、入力される基準パルス列が高速になってＳ及びＲ端子夫々に入力される２つのワンショット・パルスの間隔が狭くなってくると、付加できるジッタの幅（可変遅延量）も小さくなってしまうという問題がある。そこで、こうした制約をなくし、より高速な基準パルス列にもより大きなジッタを付加できるようにすることが望ましい。
本発明によるジッタ付加パルス生成回路は、基準パルス列を受けて、非反転パルス及び反転パルスを供給する手段と、非反転パルスを連続的に変化する遅延量で遅延する第１遅延手段と、第１遅延手段における遅延量から独立して連続的に変化する遅延量で反転パルスを遅延する第２遅延手段と、遅延された非反転パルス及び反転パルスを夫々分周する第１及び第２分周手段と、第１及び第２分周手段が夫々出力する分周パルスの排他的論理和を生成する排他的論理和回路とを具える。これによって、排他的論理和回路の出力パルスの立ち上がりエッジ及び立ち下がりエッジにはジッタが付加される。排他的論理和回路の出力パルスの立ち上がりエッジは、一方の分周手段の分周パルスの両エッジで定まり、また、同立ち下がりエッジは他方の分周手段の分周パルスの両エッジで定まるので、従来のようにワンショット・パルスの幅、ＳＲフリップフロップのセットアップ・タイム及びホールド・タイムによって、付加できるジッタの幅（可変遅延量）が制約されることがない。
本発明では、基準パルス列から生成された２つの遅延されたパルス列を元にして、ＳＲフリップフロップではなく、排他的論理和回路によって、基準パルス列に対してジッタの付加されたパルス列を再生するようにした。このため、上述したようなワンショット・パルスの幅、ＳＲフリップフロップのセットアップ・タイム及びホールド・タイムによって、付加できるジッタの幅（可変遅延量）が制約されることがない。
図３は、本発明の実施に適したジッタ付加パルス生成回路のブロック図である。図示しないが、この回路は、周知のマイクロプロセッサ、ハードディスク、キーボード等から構成される制御手段と接続されている。回路制御のためのプログラムは、例えば、ハードディスクなどの記憶手段に記憶されている。以下では、従来と対応するブロックには、同じ符号を付して説明する。
バッファ回路１０は、基準パルス列を受けて、非反転及び反転出力端子からローパス・フィルタ（ＬＰＦ）１２に非反転のパルス、ＬＰＦ１４に反転したパルスを供給する。ＬＰＦ１２及び１４は、入力されたパルス列の高周波数成分を除去することで、その各パルスの立ち上がりエッジ及び立ち下がりエッジをなまらせる。比較器１６及び１８は、ＬＰＦ１２及び１４からのエッジのなまったパルス列を受けて、夫々基準電圧ＶREF1及びＶREF2と比較する。これによって、比較器１６及び１８が出力するパルス列は、入力された基準パルス列と比較して遅延した位置に各パルスのエッジの位置が変化する（図４のｄ及びｅ）。この意味でＬＰＦと比較器は、遅延手段として機能している。ここまでは、図１の従来例と同様である。
図３に加えて、図４の（ｉ）〜（ｋ）を参照すると、分周回路３０及び３２は、夫々対応する比較器１６及び１８が出力するパルス列を分周比２で分周する。即ち、入力されるパルスの立ち上がりエッジが来るたびに、その出力パルスのハイとローが入れ替わる。分周回路３０及び３２から夫々出力される分周パルスは、排他的論理和回路３４で排他的論理和が取られて出力される。この例では、分周回路３０の両エッジで排他的論理和回路３４の出力パルスの立ち上がりエッジの位置が定まり、同様に分周回路３２の両エッジで排他的論理和回路３４の出力パルスの立ち下がりエッジの位置が定まる。
分周回路３０及び３２の両エッジの位置は、ＶREF1及びＶREF2を夫々変化させることで独立に変化させることができるので、排他的論理和回路３４の出力パルスの両エッジの位置（遅延量）は、ＶREF1及びＶREF2を制御することで夫々独立に制御できる。このため、ＶREF1及びＶREF2を連続的に変化させれば、基準パルス列の両エッジにジッタを付加したパルス列を生成できる。なお、図３に示す回路を直列に複数段接続することにより、より大きなジッタが付加されたパルス列を生成することが可能になる。
以上のように、本発明では、ＳＲフリップフロップを用いず、遅延及び分周したパルス列の排他的論理和を取ることで、ワンショット・パルスの幅、ＳＲフリップフロップのセットアップ・タイム及びホールド・タイムによって、付加できるジッタの幅（可変遅延量）が制約されない。このため、従来より高速な基準パルス列を受けて、そのパルスの立ち上がりエッジ及び立ち下がりエッジにジッタを付加したパルス列を生成するのに適している。
１０ バッファ回路
１２ ＬＰＦ
１４ ＬＰＦ
１６ 比較器
１８ 比較器
２０ ワンショット・パルス回路
２２ ワンショット・パルス回路
２４ ＳＲフリップフロップ
３０ 分周回路
３２ 分周回路
３４ 排他的論理和回路
１２ ＬＰＦ
１４ ＬＰＦ
１６ 比較器
１８ 比較器
２０ ワンショット・パルス回路
２２ ワンショット・パルス回路
２４ ＳＲフリップフロップ
３０ 分周回路
３２ 分周回路
３４ 排他的論理和回路
Claims (1)
- 基準パルス列を受けて、非反転パルス及び反転パルスを供給する手段と、
上記非反転パルスを連続的に変化する遅延量で遅延する第１遅延手段と、
該第１遅延手段における上記遅延量から独立して連続的に変化する遅延量で上記反転パルスを遅延する第２遅延手段と、
遅延された上記非反転パルス及び上記反転パルスを夫々分周する第１及び第２分周手段と、
上記第１及び第２分周手段が夫々出力する分周パルスの排他的論理和を生成する排他的論理和回路とを具え、
該排他的論理和回路の出力パルスの立ち上がりエッジ及び立ち下がりエッジにジッタが付加されることを特徴とするジッタ付加パルス生成回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004278568A JP4250707B2 (ja) | 2004-09-24 | 2004-09-24 | パルス遅延回路 |
| US11/231,412 US7215168B2 (en) | 2004-09-24 | 2005-09-20 | Widening jitter margin for faster input pulse |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004278568A JP4250707B2 (ja) | 2004-09-24 | 2004-09-24 | パルス遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006094243A JP2006094243A (ja) | 2006-04-06 |
| JP4250707B2 true JP4250707B2 (ja) | 2009-04-08 |
Family
ID=36098336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004278568A Expired - Fee Related JP4250707B2 (ja) | 2004-09-24 | 2004-09-24 | パルス遅延回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7215168B2 (ja) |
| JP (1) | JP4250707B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100776903B1 (ko) * | 2006-04-24 | 2007-11-19 | 주식회사 하이닉스반도체 | 지연 고정 루프 |
| TWI348826B (en) * | 2008-01-28 | 2011-09-11 | Prolific Technology Inc | Filter and filtering method |
| US11394377B2 (en) * | 2016-02-18 | 2022-07-19 | The Johns Hopkins University | Pulse ratio modulation |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5889435A (en) * | 1997-06-30 | 1999-03-30 | Sun Microsystems, Inc. | On-chip PLL phase and jitter self-test circuit |
| US6518809B1 (en) * | 2001-08-01 | 2003-02-11 | Cypress Semiconductor Corp. | Clock circuit with self correcting duty cycle |
| US6737927B2 (en) * | 2001-12-04 | 2004-05-18 | Via Technologies, Inc. | Duty cycle correction circuit for use with frequency synthesizer |
| JP4113447B2 (ja) * | 2002-12-02 | 2008-07-09 | テクトロニクス・インターナショナル・セールス・ゲーエムベーハー | ジッタ付加回路及び方法並びにパルス列生成回路及び方法 |
-
2004
- 2004-09-24 JP JP2004278568A patent/JP4250707B2/ja not_active Expired - Fee Related
-
2005
- 2005-09-20 US US11/231,412 patent/US7215168B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20060066371A1 (en) | 2006-03-30 |
| JP2006094243A (ja) | 2006-04-06 |
| US7215168B2 (en) | 2007-05-08 |
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Legal Events
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|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
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|
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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