JPH05110552A - データ伝送装置 - Google Patents
データ伝送装置Info
- Publication number
- JPH05110552A JPH05110552A JP3292273A JP29227391A JPH05110552A JP H05110552 A JPH05110552 A JP H05110552A JP 3292273 A JP3292273 A JP 3292273A JP 29227391 A JP29227391 A JP 29227391A JP H05110552 A JPH05110552 A JP H05110552A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- frequency
- clock signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【構成】 受信信号から分離したデータ信号をバッファ
回路に書込み、受信信号から抽出したクロック信号に基
づいて発生した読み出し信号により該バッファ回路から
データを読み出す方式のデータ伝送装置において、該受
信信号から抽出された、データクロック信号に同期した
伝送クロック信号を入力されて１／Ｍ分周する第１分周
器41ａと、入力信号を１／Ｎ分周する第２分周器42とを
含む位相同期回路４ａを備え、該第１および第２の分周
器41ａ、42が、伝送クロックｆ1 およびデータクロック
ｆ2 に対して下記の式１を満たすように設定されてい
る。 ｆ1 ／Ｍ＝ｆ2 ／Ｎ・・・式１
回路に書込み、受信信号から抽出したクロック信号に基
づいて発生した読み出し信号により該バッファ回路から
データを読み出す方式のデータ伝送装置において、該受
信信号から抽出された、データクロック信号に同期した
伝送クロック信号を入力されて１／Ｍ分周する第１分周
器41ａと、入力信号を１／Ｎ分周する第２分周器42とを
含む位相同期回路４ａを備え、該第１および第２の分周
器41ａ、42が、伝送クロックｆ1 およびデータクロック
ｆ2 に対して下記の式１を満たすように設定されてい
る。 ｆ1 ／Ｍ＝ｆ2 ／Ｎ・・・式１
Description
【０００１】
【産業上の利用分野】本発明は、データ伝送装置に関す
る。より詳細には、本発明は、ディジタル信号を多重化
して伝送するデータ伝送装置の新規な構成に関する。
る。より詳細には、本発明は、ディジタル信号を多重化
して伝送するデータ伝送装置の新規な構成に関する。
【０００２】
【従来の技術】図３は、本発明において取り扱うデータ
伝送装置の基本的な構成を示す図である。
伝送装置の基本的な構成を示す図である。
【０００３】同図に示すように、この回路は、入力信号
を受ける信号受信部１と、信号受信部１の出力するデー
タ信号を一旦格納するバッファ部３と、信号受信部１か
ら出力されるデータクロック信号に基づいて書込み信号
を発生する書込み信号生成部２と、信号受信部１の出力
するデータクロック信号を受けてデータクロック信号を
平滑化する位相同期回路（以下、 "ＰＬＬ回路" と記載
する）４と、ＰＬＬ回路４の出力を受けて読み出し信号
を発生する読み出し信号生成部５とを備えている。
を受ける信号受信部１と、信号受信部１の出力するデー
タ信号を一旦格納するバッファ部３と、信号受信部１か
ら出力されるデータクロック信号に基づいて書込み信号
を発生する書込み信号生成部２と、信号受信部１の出力
するデータクロック信号を受けてデータクロック信号を
平滑化する位相同期回路（以下、 "ＰＬＬ回路" と記載
する）４と、ＰＬＬ回路４の出力を受けて読み出し信号
を発生する読み出し信号生成部５とを備えている。
【０００４】以上のように構成された分離回路において
は、まず、信号受信部１において、受信信号からデータ
クロック信号が抽出される。ただし、受信信号にデータ
信号が重畳されていない期間はデータクロック信号は抽
出されず、データクロック信号はいわゆる歯抜け状態と
なる。書込み信号生成部２は、上記データクロック信号
を取り込み、これに基づいて書込み信号を生成する。信
号受信部１から出力されるデータ信号は、バッファ部３
内の、書込み信号に指示されたアドレスに格納される。
は、まず、信号受信部１において、受信信号からデータ
クロック信号が抽出される。ただし、受信信号にデータ
信号が重畳されていない期間はデータクロック信号は抽
出されず、データクロック信号はいわゆる歯抜け状態と
なる。書込み信号生成部２は、上記データクロック信号
を取り込み、これに基づいて書込み信号を生成する。信
号受信部１から出力されるデータ信号は、バッファ部３
内の、書込み信号に指示されたアドレスに格納される。
【０００５】一方、信号受信部１が出力するデータクロ
ック信号は、ＰＬＬ回路４にも入力される。ＰＬＬ回路
４は、歯抜け状態の期間を含むデータクロック信号を平
滑化して読み出しクロック信号を生成する。読み出しク
ロック信号は読み出し信号生成部５に与えられ、読み出
し信号生成部５からバッファ部３に対して読み出し信号
が供給される。バッファ部３に格納された受信データ
は、この読み出し信号に従って読み出される。
ック信号は、ＰＬＬ回路４にも入力される。ＰＬＬ回路
４は、歯抜け状態の期間を含むデータクロック信号を平
滑化して読み出しクロック信号を生成する。読み出しク
ロック信号は読み出し信号生成部５に与えられ、読み出
し信号生成部５からバッファ部３に対して読み出し信号
が供給される。バッファ部３に格納された受信データ
は、この読み出し信号に従って読み出される。
【０００６】図４は、上述のようなデータ伝送装置にお
いて使用されるＰＬＬ回路４の典型的な構成を示す図で
ある。
いて使用されるＰＬＬ回路４の典型的な構成を示す図で
ある。
【０００７】同図に示すように、ＰＬＬ回路４は、１対
の分周カウンタ41、42と、各分周カウンタ41、42の出力
を受ける位相比較器43と、位相比較器43の出力を受ける
ループフィルタ44と、ループフィルタ44の出力により制
御される電圧制御発振器45とから主に構成されている。
また、電圧制御水晶発振器45の出力は、分周カウンタ42
の入力に帰還されている。
の分周カウンタ41、42と、各分周カウンタ41、42の出力
を受ける位相比較器43と、位相比較器43の出力を受ける
ループフィルタ44と、ループフィルタ44の出力により制
御される電圧制御発振器45とから主に構成されている。
また、電圧制御水晶発振器45の出力は、分周カウンタ42
の入力に帰還されている。
【０００８】以上のように構成されたＰＬＬ回路４で
は、分周カウンタ41が出力するデータクロック信号を１
／Ｎ分周した信号と、分周カウンタ42が出力する自身に
対する入力信号を１／Ｎ分周した信号とが位相比較器43
に入力され、これらの位相差に対応した信号がループフ
ィルタ44を介して電圧制御水晶発振器45の制御端子に印
加される。従って、ＰＬＬ回路４からは、データクロッ
ク信号に基づいて発生された連続した読み出しクロック
信号が出力される。
は、分周カウンタ41が出力するデータクロック信号を１
／Ｎ分周した信号と、分周カウンタ42が出力する自身に
対する入力信号を１／Ｎ分周した信号とが位相比較器43
に入力され、これらの位相差に対応した信号がループフ
ィルタ44を介して電圧制御水晶発振器45の制御端子に印
加される。従って、ＰＬＬ回路４からは、データクロッ
ク信号に基づいて発生された連続した読み出しクロック
信号が出力される。
【０００９】
【発明が解決しようとする課題】上述のように構成され
また動作するデータ伝送装置において、受信信号にデー
タが重畳されていない期間が集中して発生した場合、デ
ータクロック信号が長期間に渡って欠落することにな
る。このため、データクロック信号に基づいて読み出し
クロック信号を発生するＰＬＬ回路４の出力には大きな
ジッタが発生するという問題がある。
また動作するデータ伝送装置において、受信信号にデー
タが重畳されていない期間が集中して発生した場合、デ
ータクロック信号が長期間に渡って欠落することにな
る。このため、データクロック信号に基づいて読み出し
クロック信号を発生するＰＬＬ回路４の出力には大きな
ジッタが発生するという問題がある。
【００１０】そこで、本発明は、上記従来技術の問題点
を解決し、長期間にわたってデータが重畳されていない
受信信号を受信した場合にもジッタが発生することのな
い新規なデータ伝送装置を提供することをその目的とし
ている。
を解決し、長期間にわたってデータが重畳されていない
受信信号を受信した場合にもジッタが発生することのな
い新規なデータ伝送装置を提供することをその目的とし
ている。
【００１１】
【課題を解決するための手段】即ち、本発明に従うと、
受信信号を受けてデータ信号とクロック信号とに分離す
る信号受信部と、該信号受信部の出力するデータ信号を
格納するバッファ部と、該信号受信部からデータクロッ
ク信号を受けて書込み信号を生成する書込み信号生成部
と、該信号受信部から所定のクロック信号を受けて読み
出しクロック信号を発生する位相同期回路と、該読み出
しクロック信号を受けて読み出し信号を生成する読み出
し信号生成部とを備え、該書込み信号生成部の出力に従
って該バッファ部にデータを格納し、該読み出し信号に
従って該バッファに格納したデータを出力するように構
成されたデータ伝送装置において、該位相同期回路が、
該受信信号から抽出された、データクロック信号に同期
した伝送クロック信号を入力されて１／Ｍ分周する第１
分周器と、入力信号を１／Ｎ分周する第２分周器と、該
第１および第２の分周器の出力を入力されてそれらの位
相差に対応した信号を出力する位相比較器と、ループフ
ィルタを介して該位相比較器の出力を受ける電圧制御水
晶発振器とを備え、該電圧制御水晶発振器の出力が該第
２分周回路の入力に帰還されるように構成されており、
且つ、該第１および第２の分周器が、伝送クロックｆ1
およびデータクロックｆ2 に対して下記の式１を満たす
ように設定されていることを特徴とするデータ伝送装置
が提供される。 ｆ1 ／Ｍ＝ｆ2 ／Ｎ・・・式１
受信信号を受けてデータ信号とクロック信号とに分離す
る信号受信部と、該信号受信部の出力するデータ信号を
格納するバッファ部と、該信号受信部からデータクロッ
ク信号を受けて書込み信号を生成する書込み信号生成部
と、該信号受信部から所定のクロック信号を受けて読み
出しクロック信号を発生する位相同期回路と、該読み出
しクロック信号を受けて読み出し信号を生成する読み出
し信号生成部とを備え、該書込み信号生成部の出力に従
って該バッファ部にデータを格納し、該読み出し信号に
従って該バッファに格納したデータを出力するように構
成されたデータ伝送装置において、該位相同期回路が、
該受信信号から抽出された、データクロック信号に同期
した伝送クロック信号を入力されて１／Ｍ分周する第１
分周器と、入力信号を１／Ｎ分周する第２分周器と、該
第１および第２の分周器の出力を入力されてそれらの位
相差に対応した信号を出力する位相比較器と、ループフ
ィルタを介して該位相比較器の出力を受ける電圧制御水
晶発振器とを備え、該電圧制御水晶発振器の出力が該第
２分周回路の入力に帰還されるように構成されており、
且つ、該第１および第２の分周器が、伝送クロックｆ1
およびデータクロックｆ2 に対して下記の式１を満たす
ように設定されていることを特徴とするデータ伝送装置
が提供される。 ｆ1 ／Ｍ＝ｆ2 ／Ｎ・・・式１
【００１２】
【作用】本発明に従うデータ伝送装置は、そのＰＬＬ回
路が、読み出しクロック信号の生成を伝送クロックに基
づいて行うように構成されている点にその主要な特徴が
ある。
路が、読み出しクロック信号の生成を伝送クロックに基
づいて行うように構成されている点にその主要な特徴が
ある。
【００１３】即ち、従来のデータ伝送装置においては、
歯抜け状態を含むデータクロック信号に基づいて読み出
しクロック信号の生成を行っていたので、歯抜け状態の
期間が長くなるとジッタの発生を回避することができな
かった。
歯抜け状態を含むデータクロック信号に基づいて読み出
しクロック信号の生成を行っていたので、歯抜け状態の
期間が長くなるとジッタの発生を回避することができな
かった。
【００１４】これに対して、本発明に係るデータ伝送装
置においては、データクロック信号と同期した伝送クロ
ック信号に基づいて読み出しクロック信号を発生するこ
とができる。伝送クロックは、データクロック信号と異
なり、歯抜け状態が発生することはないので、読み出し
クロック信号にジッタが発生することもない。
置においては、データクロック信号と同期した伝送クロ
ック信号に基づいて読み出しクロック信号を発生するこ
とができる。伝送クロックは、データクロック信号と異
なり、歯抜け状態が発生することはないので、読み出し
クロック信号にジッタが発生することもない。
【００１５】ここで、本発明に係るデータ伝送装置にお
いては、読み出しクロック信号を生成するＰＬＬ回路の
構成に重要な特徴がある。
いては、読み出しクロック信号を生成するＰＬＬ回路の
構成に重要な特徴がある。
【００１６】即ち、前述のように、ＰＬＬ回路は１対の
分周回路を備えており、その一方が受信信号に基づく伝
送クロックを分周する。この伝送クロックを分周する分
周回路が、入力された伝送クロック信号を１／Ｍ分周す
るものであり、他方の分周回路が入力信号を１／Ｎ分周
するものであるとすると、本発明に係るデータ伝送装置
では、ＭとＮとは下記の式１を満たすように設定され
る。 ｆ1 ／Ｍ＝ｆ2 ／Ｎ・・・式１ 但し、式１において、ｆ1 は伝送クロック周波数であ
り、ｆ2 はデータクロック周波数である。
分周回路を備えており、その一方が受信信号に基づく伝
送クロックを分周する。この伝送クロックを分周する分
周回路が、入力された伝送クロック信号を１／Ｍ分周す
るものであり、他方の分周回路が入力信号を１／Ｎ分周
するものであるとすると、本発明に係るデータ伝送装置
では、ＭとＮとは下記の式１を満たすように設定され
る。 ｆ1 ／Ｍ＝ｆ2 ／Ｎ・・・式１ 但し、式１において、ｆ1 は伝送クロック周波数であ
り、ｆ2 はデータクロック周波数である。
【００１７】このような設定でＰＬＬ回路に伝送クロッ
ク信号を入力することにより、ＰＬＬ回路は、受信信号
のオーバヘッド、固定スタッフに起因するジッタの無
い、連続したデータクロック信号を出力する。
ク信号を入力することにより、ＰＬＬ回路は、受信信号
のオーバヘッド、固定スタッフに起因するジッタの無
い、連続したデータクロック信号を出力する。
【００１８】以下、実施例を挙げて本発明をより具体的
に説明するが、以下の開示は本発明の一実施例に過ぎ
ず、本発明の技術的範囲を何ら限定するものではない。
に説明するが、以下の開示は本発明の一実施例に過ぎ
ず、本発明の技術的範囲を何ら限定するものではない。
【００１９】
【実施例】図１は、本発明に係るデータ伝送装置の基本
的な構成を示す図である。
的な構成を示す図である。
【００２０】同図に示すように、信号受信部１ａ、バッ
ファ部３、書込み信号生成部２、ＰＬＬ回路４および読
み出し信号生成部５をそれぞれ備えているという点で
は、図３に示した従来のデータ伝送装置と類似してい
る。但し、この装置では、信号受信部１ａが、受信信号
からデータクロック信号と共に伝送クロック信号も抽出
するように構成されている。抽出されたデータクロック
信号は、従来の装置と同様に書込み信号生成部２に供給
されるが、ＰＬＬ回路４ａに対しては、データクロック
信号ではなく伝送クロック信号が入力される。
ファ部３、書込み信号生成部２、ＰＬＬ回路４および読
み出し信号生成部５をそれぞれ備えているという点で
は、図３に示した従来のデータ伝送装置と類似してい
る。但し、この装置では、信号受信部１ａが、受信信号
からデータクロック信号と共に伝送クロック信号も抽出
するように構成されている。抽出されたデータクロック
信号は、従来の装置と同様に書込み信号生成部２に供給
されるが、ＰＬＬ回路４ａに対しては、データクロック
信号ではなく伝送クロック信号が入力される。
【００２１】図２は、本発明に係るデータ伝送装置にお
いて使用されるＰＬＬ部の具体的な構成例を示す図であ
る。
いて使用されるＰＬＬ部の具体的な構成例を示す図であ
る。
【００２２】同図に示すように、ＰＬＬ回路４ａは、１
対の分周カウンタ41ａ、42と、各分周カウンタ41、42の
出力を受ける位相比較器43と、位相比較器43の出力を受
けるループフィルタ44と、ループフィルタ44の出力によ
り制御される電圧制御発振器45とから主に構成されてい
る。また、電圧制御水晶発振器45の出力は、分周カウン
タ42の入力に帰還されている。これらの基本的な構成
は、図４に示した従来のデータ伝送装置におけるＰＬＬ
回路４の構成と同じである。但し、分周回路41ａは、デ
ータクロック信号ではなく、データクロック信号に同期
した伝送クロック信号を受けるように構成されている点
で従来のデータ伝送装置と異なる構成となっている。
対の分周カウンタ41ａ、42と、各分周カウンタ41、42の
出力を受ける位相比較器43と、位相比較器43の出力を受
けるループフィルタ44と、ループフィルタ44の出力によ
り制御される電圧制御発振器45とから主に構成されてい
る。また、電圧制御水晶発振器45の出力は、分周カウン
タ42の入力に帰還されている。これらの基本的な構成
は、図４に示した従来のデータ伝送装置におけるＰＬＬ
回路４の構成と同じである。但し、分周回路41ａは、デ
ータクロック信号ではなく、データクロック信号に同期
した伝送クロック信号を受けるように構成されている点
で従来のデータ伝送装置と異なる構成となっている。
【００２３】このＰＬＬ回路４ａでは、伝送クロック信
号を受ける分周回路41ａは入力信号を１／Ｍ分周する分
周回路である。また、分周回路42は入力信号を１／Ｎ分
周する分周回路である。ここで、Ｍ、Ｎは、下記の式１
を満たすように設定されている。 ｆ1 ／Ｍ＝ｆ2 ／Ｎ・・・式１ ただし、式１において、ｆ1 は伝送クロック周波数であ
り、ｆ2はデータクロック周波数である。
号を受ける分周回路41ａは入力信号を１／Ｍ分周する分
周回路である。また、分周回路42は入力信号を１／Ｎ分
周する分周回路である。ここで、Ｍ、Ｎは、下記の式１
を満たすように設定されている。 ｆ1 ／Ｍ＝ｆ2 ／Ｎ・・・式１ ただし、式１において、ｆ1 は伝送クロック周波数であ
り、ｆ2はデータクロック周波数である。
【００２４】従って、例えば、伝送クロック周波数ｆ1
が155.52ＭHz、データクロック周波数ｆ2 が150.336 Ｍ
Hzであるとすると、Ｍ＝30、Ｎ＝29となるように分周回
路を設定すればよい。
が155.52ＭHz、データクロック周波数ｆ2 が150.336 Ｍ
Hzであるとすると、Ｍ＝30、Ｎ＝29となるように分周回
路を設定すればよい。
【００２５】上述のように構成されたデータ伝送装置に
おいては、データが重畳されていない受信信号を受信し
た際にデータクロック信号が歯抜け状態になっていて
も、ＰＬＬ回路に入力される伝送クロック信号は連続し
ているので、ＰＬＬ回路４ａから出力される読み出しク
ロック信号にジッタが生じることがない。
おいては、データが重畳されていない受信信号を受信し
た際にデータクロック信号が歯抜け状態になっていて
も、ＰＬＬ回路に入力される伝送クロック信号は連続し
ているので、ＰＬＬ回路４ａから出力される読み出しク
ロック信号にジッタが生じることがない。
【００２６】
【発明の効果】以上説明したように、本発明に係るデー
タ伝送装置は、その独自の構成により、受信信号のオー
バヘッドあるいは固定スタッフに起因するジッタが原理
的に発生しないので、高品質なデータ信号を分離するこ
とができる。
タ伝送装置は、その独自の構成により、受信信号のオー
バヘッドあるいは固定スタッフに起因するジッタが原理
的に発生しないので、高品質なデータ信号を分離するこ
とができる。
【図１】本発明に係るデータ伝送装置の基本的な構成を
示す図である。
示す図である。
【図２】図１に示すデータ伝送装置において従来使用さ
れていたＰＬＬ部の典型的な構成を示す図である。
れていたＰＬＬ部の典型的な構成を示す図である。
【図３】データ伝送装置の基本的な構成を示す図であ
る。
る。
【図４】図３に示すデータ伝送装置において従来使用さ
れていたＰＬＬ部の典型的な構成を示す図である。
れていたＰＬＬ部の典型的な構成を示す図である。
１、１ａ 信号受信部、 ２ 書込み信号生成部、 ３ バッファ部、 ４、４ａ ＰＬＬ回路、 ５ 読み出し信号生成部、 41、41ａ、42 分周回路、 43 位相比較器、 44 ループフィルタ、 45 電圧制御水晶発振器
Claims (1)
- 【請求項１】受信信号を受けてデータ信号とクロック信
号とに分離する信号受信部と、該信号受信部の出力する
データ信号を格納するバッファ部と、該信号受信部から
データクロック信号を受けて書込み信号を生成する書込
み信号生成部と、該信号受信部から所定のクロック信号
を受けて読み出しクロック信号を発生する位相同期回路
と、該読み出しクロック信号を受けて読み出し信号を生
成する読み出し信号生成部とを備え、該書込み信号生成
部の出力に従って該バッファ部にデータを格納し、該読
み出し信号に従って該バッファに格納したデータを出力
するように構成されたデータ伝送装置において、 該位相同期回路が、該受信信号から抽出された、データ
クロック信号に同期した伝送クロック信号を入力されて
１／Ｍ分周する第１分周器と、入力信号を１／Ｎ分周す
る第２分周器と、該第１および第２の分周器の出力を入
力されてそれらの位相差に対応した信号を出力する位相
比較器と、ループフィルタを介して該位相比較器の出力
を受ける電圧制御水晶発振器とを備え、該電圧制御水晶
発振器の出力が該第２分周回路の入力に帰還されるよう
に構成されており、且つ、 該第１および第２の分周器が、伝送クロックｆ1 および
データクロックｆ2 に対して下記の式１を満たすように
設定されていることを特徴とするデータ伝送装置。 ｆ1 ／Ｍ＝ｆ2 ／Ｎ・・・式１
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3292273A JPH05110552A (ja) | 1991-10-11 | 1991-10-11 | データ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3292273A JPH05110552A (ja) | 1991-10-11 | 1991-10-11 | データ伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110552A true JPH05110552A (ja) | 1993-04-30 |
Family
ID=17779619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3292273A Withdrawn JPH05110552A (ja) | 1991-10-11 | 1991-10-11 | データ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110552A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013197808A (ja) * | 2012-03-19 | 2013-09-30 | Fujitsu Ltd | 位相同期回路および位相比較方法 |
-
1991
- 1991-10-11 JP JP3292273A patent/JPH05110552A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013197808A (ja) * | 2012-03-19 | 2013-09-30 | Fujitsu Ltd | 位相同期回路および位相比較方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2593598B2 (ja) | デジタル位相ロックトループ | |
| US5534822A (en) | Parallel phase-locked loop oscillator circuits with average frequency calculation of input stage loop | |
| US6166606A (en) | Phase and frequency locked clock generator | |
| JPH04207883A (ja) | クロック同期方式 | |
| JPH05110552A (ja) | データ伝送装置 | |
| JP2000040956A (ja) | 同期制御方式 | |
| JP2697371B2 (ja) | スタッフ多重通信受信回路 | |
| KR0177237B1 (ko) | 디지탈 비디오카세트레코더에 있어서 락드모드용 오디오계의 클럭생성기 | |
| JP3353372B2 (ja) | 液晶表示装置 | |
| JPH11237489A (ja) | 基準周波数発生装置 | |
| JP3034388B2 (ja) | 位相同期発振器 | |
| JPH07273648A (ja) | Ｐｌｌ回路 | |
| JP2630057B2 (ja) | ディジタル同期網のデスタッフ回路 | |
| KR960011426B1 (ko) | 시스템 클럭 통합 장치 | |
| JP2573727B2 (ja) | ビデオ信号用ｐｌｌ回路 | |
| KR970011589B1 (ko) | 동기신호 발생장치 | |
| JPH05292071A (ja) | データ伝送装置 | |
| JPH01180151A (ja) | 自走周波数安定度補償式ｐｌｌ回路 | |
| JP2571146B2 (ja) | デジタルテープレコーダーの同期システム | |
| KR100346725B1 (ko) | 위상동기루우프회로 | |
| JPH0151104B2 (ja) | ||
| JPH088888A (ja) | クロック選択回路 | |
| JPH04291819A (ja) | 位相同期ループ回路及び基準信号選択回路 | |
| JPH04225408A (ja) | 情報処理装置 | |
| JPS62271522A (ja) | クロツク抽出回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |