KR19990057163A - 레이크 수신 시스템에서의 읽기 클럭 제어 장치 및 방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

본 발명은 레이크 수신 시스템에서의 읽기 클럭 제어 장치 및 방법에 관한 것임.

2. 발명이 해결하려고 하는 기술적 과제

본 발명은 기준 클럭이 흔들렸을 경우 PN 클럭 추적 장치를 이용하여 클럭을 맞추어야 하는데 PN 클럭 추적 장치의 구현이 어려움.

3. 발명의 해결방법의 요지

본 발명은 PN 클럭 추적 장치를 사용하지 않고, 기준 신호 및 국부 신호의 심벌 갯수를 카운트하여 각각의 값을 비교하여 비교 결과에 따라 읽기 클럭을 보정함.

4. 발명의 중요한 용도

본 발명은 CDMA 통신에 이용됨.

Description

레이크 수신 시스템에서의 읽기 클럭 제어 장치 및 방법

본 발명은 레이크 수신 시스템에서의 읽기 클럭 제어 장치 및 방법에 관한 것으로, 특히 코드 분할 다중 접속(CDMA) 방식에서 사용되는 레이크(rake)

레이크 수신 시스템에서의 읽기 클럭 제어 장치 및 방법에 관한 것이다.

일반적으로, 레이크 수신기를 통과한 L개(단, L은 자연수)의 핑거들로부터의 신호들 L개는 최대의 신호를 복원해내기 위해 서로 합산된다. 이러한 과정에서 각 핑거들의 출력신호가 서로 시간적으로 다르게 합성기로 입력되기 때문에 마지막 신호까지 입력되기를 기다렸다가 한꺼번에 출력시킨다. 여기에서 가장 빨리 입력된 신호와 가장 늦게 입력된 신호 사이의 시간 간격을 최대 R개(단, R은 자연수) 심벌이라 가정하였고 L개의 수신된 다중경로 신호중 가정 먼저 수신된 신호를 기준 신호로 선정하였다.

기준 신호의 선정은 L개의 다중경로 신호들중 어느것을 선정하여도 문제되지 않으나, LOS(Line of Sight) 신호가 가장 먼저 도착하게 되며 또한 국부적으로 생성되는 심벌클럭의 제어를 위해서는 될수록 긴 시간이 필요하기 때문에, 가장 먼저 수신된 신호를 신호 합산에 필요한 기준 신호로 잡은 것이다.

이때, 기준이 되는 판독 클럭이 흔들렸을 경우, 이 R개의 심벌시간 동안에 재추적을 하여야 한다. 여기서 클럭이 흔들린다는 것은 수신된 기준 신호의 클럭과 국부적으로 생성된 심벌 클럭이 일치하지 않게되는 것을 의미한다.

따라서, 국부 심벌클럭을 제어하여 수신된 기준 신호와 일치시켜야만 하는데, 이는 출력의 시점은 판독 클럭을 기준으로 한다. 만일, 이 판독 클럭이 시간적으로 흔들리게 되면 올바른 신호 합산 및 검출이 어려워지고 성능 열화의 원인이 되기 때문이다.

신호 합산은 프레임(M 심벌) 주기로 행해질 수 있는데, 이때 시스템 카운터가 M개의 심벌이 한 판독 클럭 주기동안에 제대로 들어오고 있는지 계속적으로 검색하게 된다. 검색 시점은 프레임 끝에서 R개의 심벌전에 검색하게 된다.

특히, 종래의 경우는 다중경로 신호의 추출 및 합산과정에서 이용되는 기준 시간이 흔들렸을 경우, 이를 추적하기 위한 별도의 메카니즘을 합성기 자체내에 구비시켜 놓아야만 했기 때문에, 합성기의 구성이 복잡해지고, 제작단가가 상승되는 요인이 되었을뿐만 아니라, PN 클럭을 추적하는 것은 매우 어렵다는 문제점을 내포하고 있다.

상기 문제점을 해결하기 위하여 안출된 본 발명은 기준 클럭을 추적하지 않고 기준 심벌클럭 및 심벌 갯수를 카운트하여 기준 시간을 맞출 수 있는 레이크 수신 시스템에서의 읽기 클럭 제어 장치 및 방법을 제공하는데 그 목적이 있다.

도1은 본 발명의 일실시예에 따른 레이크 수신 시스템에서의 읽기 클럭 제어 장치의 구성도.

도2는 상기 도1의 본 발명에 따른 읽기 클럭 조절부의 일실시예 세부도.

도3은 상기 도2의 본 발명에 따른 클럭 조절기의 일실시예 동작 타이밍도.

* 도면의 주요 부분에 대한 부호 설명

1: 기준 신호 선택부 2, 3, 4: 피포(FIFO) 조절부

4: 읽기 클럭 조절부 6. 7, 8: 버퍼

9: 심볼 합성부

상기 목적을 달성하기 위하여 본 발명은, 다수의 핑거 신호를 입력받아 합성하는 레이크 수신 장치에 있어서, 상기 다수의 핑거 신호들중 하나를 기준 신호로 선택하기 위한 기준 신호 선택 수단; 상기 다수의 핑거 신호들을 입력받아 핑거가 실패한 경우는 심벌을 삭제하기 위한 버퍼 메모리 조절 수단; 상기 기준 신호 선택수단에서 선택된 상기 기준 신호와 국부 클럭을 비교하여, 비교 결과에 따라 상기 국부 클럭을 보정하기 위한 읽기 클럭 조절 수단; 상기 버퍼 메모리 조절 수단으로부터 입력받은 심벌을 저장하였다가 상기 읽기 클럭 조절 수단으로부터 입력받은 읽기 클럭에 따라 저장된 상기 심벌을 출력하기 위한 버퍼링 수단; 및 상기 버퍼링 수단으로부터 입력받은 심벌을 상기 읽기 클럭에 따라 출력하기 위한 심벌 합성 수단을 포함한다.

또한, 본 발명은 상기 목적을 달성하기 위하여, 다수의 핑거 신호를 입력받아 합성하는 레이크 수신 시스템에서의 읽기 클럭 제어 방법에 있어서, 상기 다수의 핑거 신호들중 하나를 기준 신호로 선택하는 제1 단계; 상기 다수의 핑거 신호들을 입력받아 핑거가 실패한 경우는 심벌을 삭제하기 위한 제2 단계; 상기 기준 신호와 국부 신호를 비교하여, 비교 결과에 따라 상기 읽기 클럭을 보정하여 출력하는 제3 단계; 상기 다수의 핑거 신호의 심벌을 기록하고 저장하였다가 상기 읽기 클럭에 따라 저장된 상기 심벌을 출력하는 제4 단계; 및 상기 다수의 심벌을 상기 읽기 클럭에 따라 합성하여 출력하는 제5 단계를 포함한다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.

도1은 본 발명의 일실시예에 따른 레이크 수신 시스템에서의 읽기 클럭 제어 장치의 구성도를 도시한 것이다.

기준 신호 선택부(10)는 다수의 핑거 신호를 입력받아 그중 하나를 기준 신호로 선택한다. 본 도면에서는 핑거 신호가 3개, 핑거1 신호가 기준 신호로 선택된 것으로 가정한다. 일반적으로 가장 먼저 입력된 신호를 기준 신호로 선택한다.

버퍼 메모리 조절부(20)는 피포(FIFO) 조절기(21, 23, 25)를 구비하며, 는 외부의 핑거1, 핑거2, 핑거3으로부터 신호 및 심볼을 입력받아 해당 핑거 신호가 실패(out-of-lock)되었을 경우, 즉 타이밍이 맞지 않을때 이 심벌을 심벌 합성부(40)에서 입력되지 않도록 제어하여 비정상적인 값의 합산을 막는다.

버퍼 메모리부(30)는 세개의 피포(31, 32, 33)를 구비하며, 서로 다른 시간에 입력된 3개의 핑거신호들을 버퍼에 저장하고 3개중 가장 나중 신호까지 입력되면 이때 기준 읽기 클럭에 의해 심벌 합성부(40)로 입력된다.

읽기 클럭 조절부(50)는 핑거 3개로부터 신호를 입력받아 3개의 신호중 기준 신호를 선택한다. 기준 신호의 심벌의 갯수를 카운팅하여 수신 시스템의 심벌 합성부(40)에서 생성한 국부 신호의 심벌의 갯수와 동일한지의 여부를 비교한다. 심벌의 갯수가 동일하면 버퍼 메모리부(30) 및 심벌 합성부(40)에 읽기 클럭을 제공한다. 만약 심벌의 갯수가 동일하지 않으면 심벌 갯수만큼 읽기 클럭을 이동시켜 기준 신호와 일치시킨후, 버퍼 메모리부(30) 및 심벌 합성부(40)에 읽기 클럭을 제공한다. 읽기 클럭 조절 과정을 도3을 참조하여 이후에 상세히 설명한다.

심벌 합성부(40)는 버퍼 메모리부(30)로부터 신호를 입력받아 합성하여 합성된 심벌을 출력한다.

도2는 상기 도1의 본 발명에 따른 읽기 클럭 조절부의 일실시예 상세도를 도시한 것이다.

기준 신호 선택부(10)로부터 입력받은 기준 신호의 심벌 갯수를 카운트하는 제1 카운터(51), 심벌 합성부(40)로부터 입력받은 국부 신호의 심벌 갯수를 카운트하는 제2 카운터(52), 제1 카운터(51)의 출력값과 제2 카운터(52)의 출력값을 비교하기 위한 비교기(53), 및 비교기(53)로부터 출력된 비교 결과에 따라 국부 신호의 클럭을 보정하기 위한 클럭 조절 신호를 심벌 합성부(40)로 제공하기 위한 클럭 조절기(54)를 구비한다.

도3은 본 발명에 따른 클럭 조절부의 일실시예 동작 타이밍도이다.

(A)의 경우는 수신된 기준 클럭이 국부 심벌 클럭보다 한 심벌이상 앞서가는 경우를 나타낸다. 읽기 클럭 조절부(4) 내부의 카운터(12)가 프레임의 시작점에서 R개의 심벌이전까지 누적된 심벌의 갯수를 카운트하여 (M-R-2)개의 심벌만이 입력되었음을 감지한다. 정상적인 입력일 경우는 (M-R-1)개의 심벌이 입력되었어야 했으므로 국부적으로 생성시키는 심벌 클럭을 한 심벌만큼 빨리 움직여줘야만 한다.

(a)로 지시된 점선 원을 주목하면, (a) 이후부터 클럭의 간격이 좁혀지고, (c)부터 클럭이 정상적으로 새롭게 시작한다. 이는 지금까지의 수신된 심벌의 갯수를 파악하여 수신 및 국부 클럭의 차이만큼을 보정하기 위한 초기 작업이다. 이러한 클럭 수정 과정이 마지막 R개의 심벌시간 동안에 일어나게 되며 그후 새로운 프레임이 시작되는 시점에서는 수신된 입력의 기준 신호와 국부적으로 생성된 심벌 클럭이 일치하게 된다. 따라서 이 심벌 클럭의 슬루잉(slewing)이 행해지고 나면 새로이 판독할때에는 새로운 프레임의 첫번째 심벌부터 합산을 해 나가게 된다.

(B)의 경우는 수신된 기준 클럭이 국부 심벌 클럭보다 한 심벌이상 뒤져 있는 예인데 이 때는 시스템 카운터가 프레임의 끝에서 R개의 심벌 이전까지 누적된 심벌의 갯수를 카운트하여 (M-R+1)개의 심벌이 입력되었다는 것을 즉, 정상적으로 수신된 경우보다 두개의 심벌이 미리 더 입력되었음을 감지한다. 따라서 (B)의 타이밍도에서 볼 수 있듯이 국부적으로 합성기에서 생성되는 심벌클럭 신호가 이에 대응하여 두 심벌 늦춰져야만 한다.

물론 (b)에서 볼 수 있듯이 기준 클럭의 PN 롤(roll)이 발생되면 판독 클럭은 새로이 리셋되고 이때부터 클럭의 보정이 이루어진다. 프레임중 마지막 R개의 심벌동안 심벌 클럭 슬루잉이 이루어지고 나면 새로운 프레임이 시작될 때(c)는 수신된 신호의 클럭과 국부적으로 생성시킨 심벌 클럭이 일치하게 된다.

도4는 본 발명의 일실시예에 따른 레이크 수신 시스템에서의 읽기 클럭 제어 방법의 흐름도이다.

도1 내지 도3을 참조하여 상기한 바와 같이, L개의 핑거로부터 신호를 입력받아(61), 기준 신호 선택부(10)에서 L개의 신호중 기준 신호를 선택한다(62). 기준 신호의 심벌을 카운트하여(63), 기준 신호의 심벌 갯수가 원하는 심벌 갯수인지 판단한다(64). 심벌의 갯수가 원하는 갯수이면 심벌 합성부(40)로 읽기 클럭 조절 신호를 출력하고(66), 그렇지 않으면 읽기 클럭 조절부(50)를 이용하여 클럭을 조절한(65)후 읽기 클럭 조절 신호를 심벌 합성부(40)에 제공하여 최적의 레이크 수신기 출력 신호를 생성한다(66). 클럭 조절 동작은 도3을 참조하여 앞에서 상세히 설명되었으므로, 여기서는 생략한다.

상기된 바와 같은 레이크 수신 시스템에서의 읽기 클럭 제어 장치 및 방법은 다중 경로가 존재할 때 페이딩으로 인하여 기준 시간이 맞지 않을 경우에 사용될 수 있으며, 핸드오프(handoff)가 수행될 경우 다른 셀의 신호를 기준 시간을 다시 설정해야 할 경우에 특히 유용하게 사용될 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기된 바와 같은 레이크 수신 시스템에서의 읽기 클럭 제어 장치 및 방법을 이용하면, 심벌의 갯수만을 카운트하여 기준 시간을 설정함으로써, 클럭 추적 회로를 용이하게 구현할 수 있으며, 따라서 비용을 크게 감소시킬 수 있는 효과가 있다.

Claims (4)

1. 다수의 핑거 신호를 입력받아 합성하는 레이크 수신 장치에 있어서,

   상기 다수의 핑거 신호들중 하나를 기준 신호로 선택하기 위한 기준 신호 선택 수단;

   상기 다수의 핑거 신호들을 입력받아 핑거가 실패한 경우는 심벌을 삭제하기 위한 다수의 피포 조절 수단;

   상기 기준 신호 선택수단에서 선택된 상기 기준 신호와 국부 클럭을 비교하여, 비교 결과에 따라 상기 국부 클럭을 보정하기 위한 버퍼 메모리 조절 수단;

   상기 버퍼 메모리 조절 수단으로부터 입력받은 심벌을 저장하였다가 상기 읽기 클럭 조절 수단으로부터 입력받은 읽기 클럭에 따라 저장된 상기 심벌을 출력하기 위한 버퍼링 수단; 및

   상기 다수의 버퍼링 수단으로부터 입력받은 심벌을 상기 읽기 클럭에 따라 출력하기 위한 심벌 합성 수단

   을 포함하여 이루어진 레이크 수신 시스템에서의 읽기 클럭 제어 장치.
2. 제1항에 있어서,

   상기 읽기 클럭 조절 수단은,

   상기 기준 신호의 심벌 갯수를 카운트하기 위한 제1 카운팅 수단;

   상기 국부 신호의 심벌 갯수를 카운트하기 위한 제2 카운팅 수단;

   상기 제1 카운팅 수단으로부터 출력된 값을 상기 제2 카운팅 수단으로부터 출력된 값과 비교하여 비교 결과를 출력하기 위한 비교 수단; 및

   상기 비교 수단의 상기 비교 결과값이 음이면, 상기 기준 신호와 상기 국부 신호의 클럭차만큼 상기 국부 신호의 심벌 클럭을 빨리 동작시키고, 그렇지 않으면 상기 기준 신호와 상기 국부 신호의 클럭차만큼 상기 국부 신호를 심벌 클럭을 천천히 동작시키는 클럭 조절 수단

   을 포함하는 것을 특징으로 하는 레이크 수신 시스템에서의 읽기 클럭 제어 장치.
3. 다수의 핑거 신호를 입력받아 합성하는 레이크 수신 시스템에서의 읽기 클럭 제어 방법에 있어서,

   상기 다수의 핑거 신호들중 하나를 기준 신호로 선택하는 제1 단계;

   상기 다수의 핑거 신호들을 입력받아 핑거가 실패한 경우는 심벌을 삭제하기 위한 제2 단계;

   상기 기준 신호와 국부 신호를 비교하여, 비교 결과에 따라 상기 읽기 클럭을 보정하여 출력하는 제3 단계;

   상기 다수의 핑거 신호의 심벌을 기록하고 저장하였다가 상기 읽기 클럭에 따라 저장된 상기 심벌을 출력하는 제4 단계; 및

   상기 다수의 심벌을 상기 읽기 클럭에 따라 합성하여 출력하는 제5 단계

   를 포함하는 레이크 수신 시스템에서의 읽기 클럭 제어 방법.
4. 제3항에 있어서,

   상기 제3 단계는,

   상기 기준 신호의 심벌 갯수를 카운트하는 제6 단계;

   상기 국부 신호의 심벌 갯수를 카운트하는 제7 단계;

   상기 제6 단계에서 카운트된 값이 상기 제7 단계에서 카운트된 값을 비교하여 그 비교 결과를 출력하기 위한 제8 단계; 및

   상기 제8 단계의 상기 비교 결과값이 음이면 상기 기준 신호와 상기 국부 신호의 클럭차만큼 상기 국부 신호의 심벌 클럭을 빨리 동작시키고, 그렇지 않으면 상기 기준 신호와 상기 국부 신호의 클럭차만큼 상기 국부 신호를 심벌 클럭을 천천히 동작시키는 제9 단계

   를 포함하는 것을 특징으로 하는 레이크 수신 시스템에서의 읽기 클럭 제어 방법.